KR20130119995A - 감소된 전력 소비를 갖는 프로세서, 전력 소비 감소 방법, 집적 회로 및 전자 시스템 - Google Patents

감소된 전력 소비를 갖는 프로세서, 전력 소비 감소 방법, 집적 회로 및 전자 시스템 Download PDF

Info

Publication number
KR20130119995A
KR20130119995A KR1020137027440A KR20137027440A KR20130119995A KR 20130119995 A KR20130119995 A KR 20130119995A KR 1020137027440 A KR1020137027440 A KR 1020137027440A KR 20137027440 A KR20137027440 A KR 20137027440A KR 20130119995 A KR20130119995 A KR 20130119995A
Authority
KR
South Korea
Prior art keywords
buffer
analog front
back end
digital
digital back
Prior art date
Application number
KR1020137027440A
Other languages
English (en)
Other versions
KR101422438B1 (ko
Inventor
닐스 그래프
Original Assignee
에이저 시스템즈 엘엘시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이저 시스템즈 엘엘시 filed Critical 에이저 시스템즈 엘엘시
Publication of KR20130119995A publication Critical patent/KR20130119995A/ko
Application granted granted Critical
Publication of KR101422438B1 publication Critical patent/KR101422438B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10527—Audio or video recording; Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10037—A/D conversion, D/A conversion, sampling, slicing and digital quantisation or adjusting parameters thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3221—Monitoring of peripheral devices of disk drive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10527—Audio or video recording; Data buffering arrangements
    • G11B2020/1062—Data buffering arrangements, e.g. recording or playback buffers
    • G11B2020/1075—Data buffering arrangements, e.g. recording or playback buffers the usage of the buffer being restricted to a specific kind of data
    • G11B2020/10759—Data buffering arrangements, e.g. recording or playback buffers the usage of the buffer being restricted to a specific kind of data content data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B2220/00—Record carriers by type
    • G11B2220/20—Disc-shaped record carriers
    • G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
    • G11B2220/2508—Magnetic discs
    • G11B2220/2516—Hard disks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

감소된 전력 소비를 갖는 프로세서는 프로세서 회로에 제공되는 아날로그 신호를 수신하고 상기 아날로그 신호를 나타내는 디지털 신호를 생성하도록 동작하는 아날로그 프런트 엔드를 포함한다. 프로세서는 상기 아날로그 프런트 엔드에 의해 생성되는 상기 디지털 신호의 함수로서 디지털 출력 신호를 생성하도록 동작하는 디지털 백 엔드를 더 포함한다. 버퍼는 상기 아날로그 프런트 엔드와 상기 디지털 백 엔드 사이에 연결된다. 제 1 동작 모드에서, 상기 디지털 백 엔드는 상기 아날로그 프런트 엔드와는 실질적으로 동일한 데이터 레이트로 동작하며 상기 버퍼는 바이패스된다. 제 2 동작 모드에서, 상기 디지털 백 엔드는 상기 아날로그 프런트 엔드보다 높은 데이터 레이트로 동작하며 상기 버퍼는 상기 아날로그 프런트 엔드의 출력을 저장하는데 사용된다.

Description

감소된 전력 소비를 갖는 프로세서, 전력 소비 감소 방법, 집적 회로 및 전자 시스템{PROCESSOR HAVING REDUCED POWER CONSUMPTION}
본 발명은 일반적으로 전기 및 전자 기술에 관한 것으로, 보다 구체적으로는 신호 프로세서에 관한 것이다.
특정 애플리케이션에서 다수의 데이터 레이트를 지원하는 예컨대, 디지털 신호 프로세서(DSP)와 같은 신호 프로세서의 사용은 잘 알려져 있다. 그러한 애플리케이션은 예컨대, 디스크가 등각속도로 회전하므로 데이터 레이트의 넓은 범위를 지원하는 하드 디스크 드라이브에 대한 판독 채널, 다중 데이터 레이트(예컨대, 1×, 2×, 4×, 8× 판독 레이트)를 지원하는 광학 저장장치에 대한 판독 채널, 및 다수의 데이터 레이트(예컨대, 기가비트 이더넷에 대한 초당 10/100/1000/10000 메가비트(Mb/s))를 지원하는 이더넷 또는 LAN 송수신기를 포함할 수 있다.
다수의 데이터 처리 회로에서, DSP는 회로 내 전력 소비의 주요 원인이다. 특정 애플리케이션, 특히, 휴대용 애플리케이션 있어서, 전력 소비를 감소시키는 것이 중요하다. 데이터 처리 회로에서 전력 소비를 감소시키는 종래의 방법은 일반적으로 DSP를 낮은 데이터 레이트로 낮은 공급 전압에서 작동시키는 것을 수반한다. 그러나, DSP를 낮은 공급 전압에서 작동시키는 것은 몇몇 단점을 갖는다. 예컨대, DSP를 낮은 데이터 레이트로 낮은 공급 전압에서 작동시키는 것은 비싼 전압 조절기의 사용을 필요로 한다. 또한, 공급 전압이 감소할 수 있는 양은 회로 내의 최악의 경우의 트랜지스터 임계치 전압 레벨(예컨대, 집적 회로 프로세스 기술에 따라 약 0.85 볼트) 및 회로에서 필요한 오버드라이브(용어 "오버드라이브"는 일반적으로 주어진 트랜지스터 장치에 필요한 임계치 전압보다 높은 게이트 전압의 레벨을 지칭함)의 양에 의해 제한된다.
따라서, 종래의 DSP 회로와 연관되는 전술된 문제 중 하나 이상을 겪지않는 DSP 회로에서 전력 소비를 감소시키는 기술이 필요하다.
본 발명이 예시적인 실시예는 성능 및/또는 영역에 상당한 영향을 주지 않으면서 프로세서 내의 누설 전력을 이롭게 감소시키는 기술을 제공함으로써 전술한 필요성을 충족시킨다. 이를 달성하기 위해, 본 발명의 실시예는 아날로그 프런트 엔드, 디지털 백 엔드 및 아날로그 프런트 엔드와 디지털 백 엔드 사이에 접속된 버퍼를 포함하는 프로세서를 제공한다. 디지털 백 엔드는 아날로그 프런트 엔드의 최고 데이터 레이트로 동작하도록 허용된다. 아날로그 프런트 엔드가 디지털 백 엔드보다 낮은 데이터 레이트로 동작하고 있는 경우에, 아날로그 프런트 엔드에 의해 생성된 데이터는 버퍼에 저장된다. 버퍼가 채워지고 있는 동안, 디지털 백 엔드는 전력을 보존하도록 턴오프된다. 버퍼가 충만한 경우에, 디지털 백 엔드는 턴온되고 버퍼에 저장된 데이터는 버퍼가 고갈될 때까지(또는 적어도 더 이상 충만하지 않을 때까지) 최고 데이터 레이트로 판독되며, 그 시점에 디지털 백 엔드는 다시 턴오프되고 프로세스는 반복된다. 디지털 백 엔드가 데이터가 버퍼에 저장되고 있는 시간의 적어도 일부 동안 턴오프되므로, 프로세서 내의 누설 전력은 유리하게 감소한다.
본 발명의 일 양상에 따르면, 감소한 전력 소비를 가진 프로세서는 프로세서에 공급된 아날로그 신호를 수신하고, 아날로그 신호를 나타내는 디지털 신호를 생성하도록 동작가능한 아날로그 프런트 엔드를 포함한다. 프로세서는 아날로그 프런트 엔드에 의해 생성된 디지털 신호의 함수로서 디지털 출력 신호를 생성하도록 동작하는 디지털 백 엔드를 더 포함한다. 버퍼는 아날로그 프런트 엔드와 디지털 백 엔드 사이에 연결된다. 제 1 동작 모드에서, 디지털 백 엔드는 아날로그 프런트 엔드와 실질적으로 동일한 데이터 레이트로 동작하고, 버퍼는 바이패스된다. 제 2 동작 모드에서, 디지털 백 엔드는 아날로그 프런트 엔드보다 높은 데이터 레이트로 동작하고, 버퍼는 아날로그 프런트 엔드의 출력을 저장하는 데 사용된다.
본 발명의 다른 양상에 따르면, 아날로그 프런트 엔드 및 디지털 백 엔드를 포함하는 프로세서에서 전력 소비를 감소시키는 방법은 디지턱 백 엔드의 데이터 레이트에 관하여 아날로그 프런트 엔드의 데이터 레이트를 검출하는 단계와, 아날로그 프런트 엔드의 데이터 레이트가 디지털 백 엔드의 데이터 레이트 미만인 경우에 대응하는 제 1 동작 모드에서 아날로그 프런트 엔드의 출력와 연관된 데이터를 버퍼에 저장하는 단계와, 아날로그 프런트 엔드의 데이터 레이트가 디지털 백 엔드의 데이터 레이트와 실질적으로 동일한 경우에 대응하는 제 2 동작 모드에서 버퍼를 바이패스하는 단계를 포함한다.
본 발명의 또 다른 양상에 따르면, 전자 시스템은 감소된 전력 소비를 가진 적어도 하나의 프로세서를 포함하는 적어도 하나의 집적 회로를 포함한다. 프로세서는 프로세서에 공급된 아날로그 신호를 수신하고 아날로그 신호를 나타내는 디지털 신호를 생성하도록 동작하는 아날로그 프런트 엔드와, 아날로그 프런트 엔드에 의해 생성된 디지털 신호의 함수로서 디지털 출력 신호를 생성하도록 동작하는 디지털 백 엔드와, 아날로그 프런트 엔드와 디지털 백 엔드 사이에 연결된 버퍼를 포함한다. 제 1 동작 모드에서, 디지털 백 엔드는 아날로그 프런트 엔드와 실질적으로 동일한 데이터 레이트로 동작하고 버퍼는 바이패스된다. 제 2 동작 모드에서, 디지털 백 엔드는 아날로그 프런트 엔드보다 높은 데이터 레이트로 동작하고 버퍼는 아날로그 프런트 엔드의 출력을 저장하는 데 사용된다.
본 발명의 이들 및 다른 특징, 양상 및 이점은 첨부 도면과 관련하여 읽혀지는 후속하는 본 발명의 예시적인 실시예의 상세한 설명으로부터 자명해질 것이다.
도 1은 본 발명의 실시예에 따라 형성되는 감소한 전력 소비를 가진 예시적인 프로세서 회로의 적어도 일부를 도시하는 블록도이다.
도 2는 본 발명의 실시예에 따라 도 1의 프로세서 회로에서 이용될 수 있는 예시적인 버퍼 회로의 적어도 일부를 도시하는 개략도이다.
본 발명은 DSP 회로와 같은 예시적인 프로세서 회로 및 그 내부에서 사용할 예시적인 버퍼 회로의 관점에서 본 명세서에 설명될 것이다. 그러나, 본 발명의 기술은 본 명세서에 도시되고 설명된 회로로 제한되지 않음을 알아야 한다. 오히려, 본 발명의 실시예는 회로의 성능 및/또는 영역에 크게 영향을 주지 않으면서, 프로세서 회로에서 전력 소비를 감소시키는 기술에 관한 것이다. 본 발명의 바람직한 실시예는 실리콘 웨이퍼 내에 제조될 수 있지만, 본 발명의 실시예는 비화 갈륨(GaAs), 인화 인듐(InP) 등을 포함하지만 이것으로 제한되지 않는 다른 물질을 포함하는 웨이퍼 내에 제조될 수 있다.
도 1을 참조하면, 블록도는 본 발명의 실시예에 따라, 감소한 전력 소비를 가진 예시적인 신호 처리 시스템(100)의 적어도 일부를 도시한다. 신호 처리 시스템(100)은 아날로그 소스(104) 및 디지털 싱크(106)에 연결된 DSP 회로(102) 또는 다른 프로세서를 포함한다. DSP 회로(102)는 바람직하게 아날로그 소스(104)로부터 아날로그 신호를 입력으로서 수신하고, 아날로그 신호의 함수로서 디지털 싱크(106)에 공급된 디지털 신호를 DSP 회로의 출력으로서 생성하도록 동작한다.
전술한 바와 같이, 특정 애플리케이션은 다수의 데이터 레이트를 지원하는 DSP 회로를 필요로 할 수 있다. 본 발명의 기술이 이롭게 이용될 수 있는 다수의 데이터 레이트 애플리케이션의 전형적인 예는 하드 다스크 드라이브에 대한 판독 채널이다. 보다 구체적으로, CD 또는 DVD 드라이브와 달리 하드 디스크 드라이브는 등각속도로 회전하므로 내부 트랙에 액세스하는 것보다 외부 트랙에 액세스하는 데 더 높은 판독 주파수가 요구되므로, 하드 디스크 드라이브 내의 판독 채널은 광범위한 데이터 레이트를 지원할 수 있다. DSP 회로에서 전력 소비를 감소시키는 종래의 방법은 흔히 회로로의 공급 전압을 낮추는 것을 수반한다. 그러나, 이 방안은 DSP 시스템의 성능 및/또는 신뢰도에 악영향을 줄 수 있으므로 바람직하지 않다. 또한, 공급 전압이 DSP 회로에서 낮아질 수 있는 양은 일반적으로 회로의 최악의 경우의 트랜지스터 임계치 전압 요구조건에 의해 제한된다.
DSP 회로(102)에서 전력 소비를 감소시키기 위해, DSP 회로는 아날로그 프런트 엔드(AFE)(108), 디지털 백 엔드(DBE)(110) 및 버퍼(112) 또는 아날로그 프런트 엔드와 디지털 백 엔드 사이에 접속된 다른 저장 요소를 포함한다. 본 명세서에서 사용된 용어 "아날로그 프런트 엔드"는 대체로 아날로그 소스(104)와 DSP 회로(102) 사이에서 인터페이싱하도록 동작하는 회로를 지칭하도록 의도된다. 마찬가지로, 본 명세서에서 사용된 용어 "디지털 백 엔드"는 대체로 DSP 회로(102)와 디지털 싱크(106) 사이에서 인터페이싱하도록 동작하는 회로를 지칭하도록 의도된다. 아날로그 프런트 엔드(108)와 디지털 백 엔드(110)의 적어도 일부는 DSP 회로(102) 내에 존재한다.
아날로그 프런트 엔드(108)는 바람직하게 아날로그-디지털 변환기(ADC)(109) 또는 다른 데이터 변환 회로를 포함하고, 이에 관하여 다른 회로(예컨대, 샘플 앤드 홀드 회로, 전압 참조, 비교기 등)(명확하게 도시되지 않음)를 포함할 수 있으며, 이는 당업자에게 자명해질 것이다. ADC(109)는 아날로그 소스(104)에 의해 공급된 아날로그 입력 신호를 수신하고 아날로그 신호를 나타내는 디지털 신호를 생성하도록 동작한다. ADC(109)에 의해 생성된 디지털 신호는 예컨대, 아날로그 입력 신호의 디지털 워드를 포함할 수 있다. 디지털 백 엔드(110)는 바람직하게 아날로그 프런트 엔드(108) 내의 ADC(109)에 의해 생성된 디지털 신호의 함수로서 DSP 회로(102)의 디지털 출력 신호를 생성하도록 동작한다.
아날로그 프런트 엔드(108)는 바람직하게 다수의 데이터 레이트에서 동작하도록 구성된다. 아날로그 프런트 엔드(108)로 공급된 클록 신호(aclock)은 아날로그 프런트 엔드의 사전정의된 최저 데이터 레이트에 대응하는 최소 클록 주파수(fmin)와 아날로그 프런트 엔드의 사전정의된 최고 데이터 레이트에 대응하는 최대 클록 주파수(fmax) 사이에서 변할 수 있다. 하드 디스크 드라이브에 대한 판독 채널과 관련해서, 예컨대, 아날로그 프런트 엔드(108)는 하드 디스크의 내부 트랙에 액세스할 때 최저 데이터 레이트로 동작할 수 있고, 하드 디스크의 외부 트랙에 액세스할 때 최고 데이터 레이트로 동작할 수 있다. 디지털 백 엔드(110)는 바람직하게 아날로그 프런트 엔트(108)의 최고 데이터 레이트와 적어도 동일한(예컨대, 같거나 더 큰) 실질적으로 일정한 데이터 레이트로 동작한다. 따라서, 본 발명의 실시예에서, 디지털 백 엔드(110)는 아날로그 프런트 엔드(108)의 최대 클록 주파수(fmax)와 적어도 동일한 클록 신호(dclock)을 수신한다. 이러한 방식으로, 디지털 백 엔드(110)는 아날로그 프런트 엔드(108)의 최고 처리율로 데이터를 처리할 수 있다.
디지털 백 엔드(110)가 발생할 수 있는 아날로그 프런트 엔드(108)에 관하여 최고 데이터 레이트로 구동중일 때, 예컨대, DSP 회로(102)가 하드 디스크 상의 내부 트랙에 액세스하고 있을 때, 2 개의 데이터 레이트를 동작가능하게 매칭하기 위해 버퍼(112)가 이용되며, 이는 더 상세히 후술될 것이다. 이와 관련하여, 각각 판독 및 기록 클록 신호(fread 및 fwrite)를 수신하기 위한 2 개의 개별 클록 입력에 의해 입증되는 바와 같이, 버퍼(112)는 상이한 판독 및 기록 데이터 레이트를 지원할 수 있다. 본 발명의 예시적인 실시예에서, 버퍼(112)에 공급된 기록 클록(fwrite)은 아날로그 프런트 엔드(108)에 공급된 클록 신호(aclock)와 동일하고, 버퍼에 공급된 판독 클록(fread)은 디지털 백 엔드(110)에 공급된 클록 신호(dclock)와 동일하다. 디지털 백 엔드(110)가 아날로그 프런트 엔드(108)와 실질적으로 동일한 속도로 구동하고 있을 때, 예컨대, 하드 디스크 상의 외부 트랙에 액세스할 때, 디지털 백 엔드는 아날로그 프런트 엔드가 데이터를 생성하는 것만큼 빨리 데이터를 처리하고 있으므로, 본질적으로 버퍼(112)는 필요하지 않다. 따라서, DSP 회로(102)는 바람직하게 적어도 2 개의 모드 중 하나에서 동작한다.
높은 데이터 레이트 모드일 수 있는 제 1 동작 모드에서, 버퍼(112)는 바이패스되고 디지털 백 엔드(110)는 생성되고 있는 데이터를 아날로그 프런트 엔드(108)로부터 직접 수신한다. 이 제 1 모드에서, ADC(109)의 데이터 처리율(dADC)은 디지털 백 엔드(110)의 데이터 처리율(dDBE)과 실질적으로 동일하다. 바이패스될 때, 버퍼(112)는 전력을 보존하도록 턴오프될 수 있다. 낮은 데이터 레이트 모드일 수 있는 제 2 동작 모드에서, 디지털 백 엔드(110)의 데이터 처리율은 아날로그 프런트 엔드(108) 내의 ADC(109)의 데이터 처리율보다 크다(즉, dDBE＞dADC). 이 제 2 모드에서, 아날로그 프런트 엔드(108)에 의해 생성된 데이터는 버퍼(112)에 저장된다. 버퍼(112)가 채워지고 있을 때, 전력을 보존하도록 디지털 백 엔드(110)는 바람직하게 턴오프된다. 일단 버퍼(112)가 가득 차면, 디지털 백 엔드(110)는 턴온되고 높은 데이터 레이트로 버퍼로부터 데이터 판독을 시작한다. (이 시나리오에서 아날로그 프런트 엔드가 버퍼에 기록할 수 있는 것보다 빠르게 디지털 백 엔드가 버퍼로부터 판독할 수 있으므로) 버퍼(112)가 비어있을 때 또는 버퍼가 더 이상 가득 차지 않도록 적어도 버퍼 콘텐츠가 사전정의된 임계치 미만일 때, 디지털 백 엔드(110)는 다시 턴오프되고 프로세스는 반복된다.
본 명세서에 설명된 본 발명의 방법을 사용하면, 주로 디지털 백 엔드(110)가 디지털 백 엔드가 여전히 온 상태이고 아날로그 프런트 엔드(108)와 동일한 데이터 레이트로 구동하는 경우에 비해 짧은 시구간 동안 턴온되므로, 예컨대, 누설 전력을 포함하는 정적 전력은 DSP 회로(102)에서 유리하게 보존된다. 예시만을 위해, 1×, 2× 및 4×의 데이터 레이트를 지원하는 DSP 회로의 경우에, 디지털 백 엔드가 본질적으로 아날로그 프런트 엔드와 동일한 데이터 레이트로 구동하고 있는 4× 모드와 비교하여 2× 모드에 대해 약 50 %까지의 낮은 정적 전력의 절감 및 1× 모드에 대해 약 75 %까지의 낮은 정적 전력의 절감이 달성가능하다. 추가된 이점으로서, 본 발명의 기술은 낮은 데이터 레이트 모드에 대해 낮은 지연(및 따라서 높은 성능)을 제공한다. 이는 주로 최고 데이터 레이트로 구동하는 디지털 백 엔드가 디지털 백 엔드의 데이터 레이트가 낮은 데이터 레이트 모드들 중 하나(예컨대, 1× 또는 2× 모드)에서 동작하는 아날로그 프런트 엔드의 낮은 데이터 레이트에 매칭되었던 경우보다 빠르게 데이터를 처리하고 전송하도록 동작하기 때문이다.
DSP 회로(102)는 버퍼(112)와 디지털 백 엔드(110) 사이에 접속된 멀티플렉서(114), 파워 스위치(116) 또는 디지털 백 엔드에 접속된 다른 스위칭 회로 및 제어기(118)를 더 포함한다. 도면으로부터 자명한 바와 같이, 아날로그 프런트 엔드 내의 ADC(109)의 출력은 n 비트 폭의 버스를 포함하고, n은 0보다 큰 정수이며, 따라서 아날로그 프런트 엔드와 디지털 백 엔드(110) 사이의 DSP 회로(102)를 통한 신호 경로 또한 n 비트 폭일 것이다. 단일 블록으로서 도시되지만, 버퍼(112)는 바람직하게 ADC(109)의 출력 데이터 경로의 폭에 대응하는 n 비트 폭이다. 마찬가지로, 멀티플렉서(114)는 n 개의 멀티플렉서 회로를 포함할 수 있으며, 각각의 멀티플렉서 회로는 ADC(109)로부터의 출력 비트들 중 주어진 출력 비트에 대응한다. 그러나, 설명을 아끼기 위해, DSP 회로(102) 내의 데이터 경로는 단일 경로(예컨대, n = 1)로서 처리될 것이다.
멀티플렉서(114)의 제 1 입력(0)은 버퍼(112)의 출력에 접속되고, 멀티플렉서의 제 2 입력(1)은 아날로그 프런트 엔드(108)의 출력에 접속되며, 멀티플렉서의 출력은 디지털 백 엔드(110)의 입력에 접속된다. 멀티플렉서(114)는 멀티플렉서에 제공된 제어 신호(최고 데이터 레이트)의 함수로서 디지털 백 엔드(110)에 출력으로서 제공되도록 버퍼(112) 또는 ADC(109)를 입력 소스로서 선택하도록 동작한다. 예컨대, 신호(최고 데이터 레이트)가 접지(예컨대, 0 볼트)일 수 있는 논리 로우 레벨("0")인 경우에, 멀티플렉서(114)의 제 1 입력은 출력으로서 선택된다. 신호(최고 데이터 레이트)가 최고 사전정의된 데이터 레이트로 구동하는 아날로그 프런트 엔드(108)를 나타내는 양의 공급 전압(예컨대, VDD)일 수 있는 논리 하이 레벨("1")인 경우에, 멀티플렉서의 제 2 입력은 출력으로서 선택되고, 이로써 버퍼(112)를 바이패스한다. 도시된 바와 같이, 제어 신호(최고 데이터 레이트)는 바람직하게 제어기(118)에 의해 생성된다. 이 경우에, 제어기(118)는 예컨대, 아날로그 프런트 엔드로 공급된 클록 신호(aclock)의 주파수를 검출함으로써 아날로그 프런트 엔드(108)의 데이터 레이트를 결정하도록 동작할 수 있다. 이와 달리, 최고 데이터 레이트 신호는 DSP 회로(102) 내에 또는 DSP 회로 외부에 다른 기능 블록에 의해 공급될 수 있다.
버퍼(112)는 바람직하게 버퍼 콘텐츠가 사전정의된 임계치를 초과하였는지 아닌지 여부를 나타내는 제 1 제어 신호(버퍼 충만)를 생성하도록 구성된다. 예컨대, 버퍼 충만은 버퍼(112)가 충만힘을 나타내는 논리 하이 레벨일 수 있고, 버퍼가 충만하지 않음을 나타내는 논리 로우 레벨일 수 있다. 버퍼(112)는 버퍼가 비어있는지 아닌지 여부를 나타내는 제 2 제어 신호(버퍼 고갈)를 선택적으로 생성할 수 있다. 예컨대, 버퍼 고갈은 버퍼(112)가 비어있음을 나타내는 논리 하이 레벨일 수 있고, 버퍼가 비어있지 않음을 나타내는 논리 로우 레벨일 수 있다. 제어기(118)는 바람직하게 제어 신호(버퍼 충만 및 버퍼 고갈)를 수신하고, 버퍼 충만 및 버퍼 고갈 제어 신호의 함수로서 제 3 제어 신호(인에이블)를 생성하도록 동작한다.
제어기(118)에 의해 생성된 제어 신호(인에이블)는 파워 스위치(116)를 통해 디지털 백 엔드(110)를 선택적으로 턴온하는 데 사용된다. 보다 구체적으로, 파워 스위치(116)는 Vdd일 수 있는 공급 전압 소스를 신호(인에이블)의 함수로서 디지털 백 엔드(110)에 선택적으로 접속하도록 동작한다. 본 발명에 의해 파워 스위치(116)의 다양한 구현이 예상된다. 예컨대, 예시적인 실시예에서, 파워 스위치(116)는 전원 접속(Vsup)에 연결된 드레인, Vss일 수 있는 DSP 회로의 공급 리턴에 연결된 소스 및 제어기(118)로부터 신호(인에이블)를 수신하도록 구성된 게이트를 포함하는 NMOS 트랜지스터 장치(명확하게 도시되지 않음)를 포함할 수 있다. 인에이블이 논리 하이 레벨이면, NMOS 장치는 턴온하고 디지털 백 엔드(110)를 Vss에 접속함으로써, 디지털 백 엔드를 턴온한다. 다른 예시적인 실시예에서, 파워 스위치(116)는 디지털 백 엔드(110)의 전원 접속(Vsup)에 연결된 드레인, Vdd일 수 있는 DSP 회로의 전압 공급 소스에 연결된 소스, 및 제어기(118)로부터 신호(인에이블)를 수신하도록 구성된 게이트를 포함하는 PMOS 트랜지스터 장치(명확하게 도시되지 않음)를 포함할 수 있다. 인에이블이 논리 로우 레벨이면, PMOS 장치는 턴온하고 디지털 백 엔드(110)를 Vdd에 접속함으로써 디지털 백 엔드를 턴온한다.
또 다른 실시예에서, 파워 스위치(116)는 신호(인에이블)의 함수로서 제어가능한 정도를 가진 출력 전압을 생성하도록 동작하는 프로그램가능 전압 소스(명확하게 도시되지 않음)를 포함할 수 있다. 따라서, 인에이블이 제 1 레벨(예컨대, 논리 하이)인 경우에, 파워 스위치(116)는 디지털 백 엔드(110)에 제 1 전압(예컨대, Vdd)을 공급하도록 동작하고, 인에이블이 제 2 레벨(예컨대, 논리 로우)인 경우에, 파워 스위치는 디지털 백 엔드에 제 2 전압(예컨대, 0 볼트)을 공급하도록 동작하며 이로써 디지털 백 엔드의 전력을 강하한다. 파워 스위치(116)가 구현되는 방식과 상관없이, 파워 스위치는 주로 디지털 백 엔드가 필요하지 않을 때 디지털 백 엔드(110)를 유리하게 턴오프하도록 기능하며, 이로써 DSP 회로(102) 내의 정적 전력 소비를 감소시킨다.
도 2는 본 발명의 일 실시예에 따라 도 1의 예시적인 DSP 회로(102)에 사용될 수 있는 예시적인 버퍼 회로(200)의 적어도 일부를 도시한 개략도이다. 버퍼 회로(200)는 복수의 래치 스테이지(202, 204 및 206)를 포함하지만, 가령, 메모리 셀과 같은 대체 저장 요소가 사용될 수 있으며, 그러한 경우 버퍼 회로(200)는 메모리 어레이(가령, 다중 포트 메모리)를 포함할 수 있다. M개의 래치 스테이지가 도시되며, 여기서 M은 1보다 큰 임의의 정수이며, 래치 스테이지 M의 개수는 버퍼 회로(200)의 깊이에 대응한다. 각각의 래치 스테이지(202, 204 및 206)는 바람직하게도 버퍼 회로(200)가 사용될 수 있는 DSP 회로의 데이터 경로의 폭에 대응하는 n개 비트의 폭을 갖는다. 본 발명은 버퍼 회로(200)내의 임의의 특정 개수의 래치 스테이지에 국한되는 것이 아니라는 것을 이해해야 한다. 각각의 래치 스테이지(202, 204 및 206)는 데이터 입력(D), 클럭 입력(En) 및 데이터 출력(Q)을 포함하는 D 타입 플립 플롭(DFF)을 포함할 수 있다. 각각의 래치 스테이지(202, 204 및 206)에 저장될 입력 데이터는 n-비트 기록 데이터 버스에 의해 버퍼 회로(200)에 제공된다. 마찬가지로, 버퍼 회로(200)로부터 판독될 출력 데이터는 n-비트 판독 데이터 버스에 의해 제공된다.
전술한 바와 같이, 버퍼 회로(200)는 상이한 판독 및 기록 데이터 레이트를 지원하도록 동작가능하다. 이를 달성하기 위해, 버퍼 회로(200)는 기록 시프트 레지스터(208) 및 판독 시프트 레지스터(210)를 포함하며, 각각의 레지스터는 제각기 그 자신의 고유의 클럭 신호 fwrite 및 fread에 의해 클럭킹된다. 기록 시프트 레지스터(208)에 제공되는 클럭 신호 fwrite는 바람직하게도 아날로그 프런트 엔드(도 1의 108)의 데이터 레이트와 동일하거나 그 데이터 레이트에 비례적으로 관련된다. 판독 시프트 레지스터(210)에 제공되는 클럭 신호 fread는 바람직하게도 디지털 백엔드(도 1의 110)의 데이터 레이트와 동일하거나 그 데이터 레이트에 비례적으로 관련된다. 가령, 본 발명의 예시적인 실시예에서, fwrite는 실질적으로 dADC와 동일하며, fread는 실질적으로 dDBE와 동일하다. 디지털 백엔드의 데이터 레이트는 바람직하게도 DSP 회로의 동작 모드에 따라 아날로그 프런트 엔드의 데이터 레이트와 동일하거나 이보다 크며, 따라서 fread≥fwrite 이 된다. 클럭 신호 fwrite는 아날로그 프런트 엔드(도 1 참조)에 제공되는 클럭 신호(가령, aclock)와 동일할 수 있다. 마찬가지로, 클럭 신호 fread는 디지털 백 엔드(도 1 참조)에 제공되는 클럭 신호(가령, dclock)와 동일할 수 있다. 이 클럭 신호들은 가령 도 1에 도시된 제어기(118)에 의해 생성될 수 있다.
기록 시프트 레지스터(208)는 제각기의 래치 스테이지(202, 204 및 206)의 클럭 입력을 제어하도록 동작가능하다. 판독 시프트 레지스터(210)는 복수의 3상 버퍼(212, 214 및 216)의 인에이블 입력을 제어하도록 동작가능하다. 각각의 3상 버퍼는 래치 스테이지들의 대응하는 스테이지에 접속된다. 특히, 각각의 3상 버퍼(212, 214, 216)는 제각기 래치 스테이지(202, 204, 206)의 대응하는 스테이지의 출력에 접속된 입력과, 판독 데이터 버스에 접속된 출력을 포함한다. 3상 버퍼(212, 214, 216)는 제각기의 인에이블 입력에 제공된 제어 신호의 함수로서 적어도 두 개의 모드 중의 하나의 모드에서 동작가능하다. 제 1 모드(가령, 인에이블 또는 액티브 모드)에서, 주어진 3상 버퍼는 상기 주어진 3상 버퍼에 제공된 입력 신호를 나타내는 출력 신호를 생성하도록 동작가능하다. 제 2 모드(가령, 디스에이블 또는 인액티브 모드)에서, 상기 소정의 3상 버퍼는 하이 임피던스 상태에서 동작가능하며, 여기서 상기 소정의 3상 버퍼의 출력은 필수적으로 플로팅되며 따라서 규정되어 있지 않다. 비록 비반전으로서 도시되지만, 3상 버퍼(212, 214, 216)는 대안으로서 반전일 수 있으며, 그에 따라 소정의 3상 버퍼에 의해 생성된 출력 신호는 그에 제공된 입력 신호의 논리적 보수이다. 이는 아날로그 프런트 엔드에 의해 생성된 디지털 신호의 논리 레벨을 반전시키는 것이 바람직한 소정의 애플리케이션에서는 이점이 될 수 있다.
버퍼 회로(200)는 도 1에 도시된 버퍼(112)의 일 예시적인 구현예를 나타낼 수 있다는 것을 이해해야 하며, 본 발명은 이러한 특정의 버퍼 회로 장치에 국한되지 않는다. 오히려, 대안의 버퍼 회로 장치가 유사하게 DSP 회로에 사용될 수 있으며, 이는 명세서에 개시 내용으로부터 당업자에게는 자명할 것이다.
단지 예로서 그리고 일반성의 상실 없이, 버퍼 회로(200)의 동작이 기술될 것이다. 이러한 예시적인 설명의 목적을 위해, DSP 회로는 6-비트 폭의 신호 경로(가령, n=6)를 사용한다는 것을 가정한다. 본 발명의 기법은 임의의 비트 수의 폭을 갖는 신호 경로를 갖는 버퍼 회로로 연장될 수 있다는 것을 이해해야 한다. (가령, 판독 채널 문맥에서) 데이터의 섹터 또는 패킷의 처리 개시시에, 기록 시프트 레지스터(208) 및 판독 시프트 레지스터(210) 모두는 바람직하게도 데이터, 1,0,...,0.으로 초기화된다. 그 후, fwrite의 각각의 클럭 사이클에 대해, 기록 시프트 레지스터(208)는 데이터를 기록하기 위한 다음 래치 스테이지를 가능하게 하기 위해 그 컨텐츠를 회전시킨다. 판독 시프트 레지스터(210)는 보다 높은 주파수 fread에 의해 클럭킹되는 것을 제외하고는 유사한 방식으로 기능한다. 주목할 것은 도 2에서 fread가 바람직하게도 dDBE와 동일하며(fread와 dDBE 모두는 동일한 크기를 가지며, 이는 1/초, 가령 1GHz=초당 1 기가 샘플임) fwrite가 dADC와 동일하다는 것이다. 보다 일반적인 경우에서, 아날로그 프런트 엔드, 디지털 백 엔드 및/또는 버퍼는 나란히 클럭 사이클 당 1 이상의 샘플(가령, 클럭 사이클 당 2개의 샘플, 이 경우 2·fread=dDBE와 2·fwrite=dADC)을 처리한다.
전술한 바와 같이, 버퍼 회로(200)의 폭은 ADC 출력의 비트 폭(가령, 전술한 예의 경우 6비트)에 의해 결정된다. 버퍼 회로(200)의 깊이는 하드 디스크 섹터 또는 패킷 당 샘플의 수 s의 함수와 비율 fwrite/fread의 함수로서 결정된다. 보다 특히, 버퍼 회로(200)의 필요한 최소 깊이는 다음의 표현에 의해 결정될 수 있다.
Figure pat00001
여기서, fread_max는 판독 시프트 레지스터의 최대 클럭 주파수이며, fwrite_min은 기록 시프트 레지스터의 최소 클럭 주파수다. 가령, fwrite_min이 fread_max보다 50퍼센트 작거나 또는 dADC가 dDBE보다 50퍼센트 작다면, 버퍼 회로의 필요한 깊이는 0.5s가 된다. 따라서, s=1000 샘플에 대해 필요한 최소의 버퍼 깊이는 500일 될 것이다.
본 발명의 회로 및 방법의 적어도 일부는 하나 이상의 집적 회로로 구현될 수 있다. 실시예에서, 가령 집적 회로는 전술한 본 발명의 기법을 구현하도록 동작하는 적어도 하나의 내장형 프로세서를 포함한다. 집적 회로를 형성할 때, 전형적으로 반도체 웨이퍼의 표면 상에서 반복 패턴으로 다이(die)가 제조된다. 각각의 다이는 명세서에서 기술되는 디바이스를 포함하며, 다른 구조 또는 회로를 포함할 수도 있다. 개개의 다이는 웨이퍼로부터 커팅되고 다이싱되며, 그 후 집적 회로로서 패키징된다. 당업자는 웨이퍼를 다이싱하고 다이를 패키징하여 집적 회로를 만드는 방법을 알 수 있을 것이다. 이렇게 제조된 집적 회로는 본 발명의 일부로서 간주된다.
본 발명에 따른 집적 회로는 내장 또는 다른 방식의 프로세서를 사용하는 다양한 애플리케이션 및/또는 전자 시스템에 사용될 수도 있다. 본 발명의 기법을 구현하기 위한 적당한 시스템은 퍼스널 컴퓨터, 통신 네트워크, 인터페이스 네트워크 등을 포함할 수 있지만 이에 국한되는 것은 아니다. 이러한 집적 회로를 포함하는 시스템은 본 발명의 일부로 간주된다. 명세서에 제공되는 본 발명의 개시로부터 당업자는 본 발명의 기법의 다른 구현예 및 애플리케이션을 계획할 수도 있을 것이다.
본 발명의 실시예가 첨부 도면을 참조하여 기술되었지만, 본 발명은 이러한 실시예에 국한되지 않으며 첨부된 특허청구범위의 영역 내에서 당업자는 다양한 변경 및 변형을 가할 수 있다는 것을 이해해야 한다.
100: 신호 처리 시스템 102: DSP 회로
104: 아날로그 소스 106: 디지털 싱크
108: 아날로그 프런트 엔드 110: 디지털 백 엔드

Claims (1)

  1. 감소된 전력 소비를 갖는 프로세서로서,
    상기 프로세서에 제공되는 아날로그 신호를 수신하고 상기 아날로그 신호를 나타내는 디지털 신호를 생성하도록 동작하는 아날로그 프런트 엔드와,
    상기 아날로그 프런트 엔드에 의해 생성되는 상기 디지털 신호의 함수로서 디지털 출력 신호를 생성하도록 동작하는 디지털 백 엔드와,
    상기 아날로그 프런트 엔드와 상기 디지털 백 엔드 사이에 연결된 버퍼와,
    상기 버퍼에 접속되며, 상기 버퍼가 충만(full)일 때 상기 디지털 백 엔드의 적어도 일부를 턴온시키고, 상기 버퍼가 충만이 아닌, 상기 버퍼의 컨텐츠가 사전정의된 임계치 미만일 때 상기 디지털 백 엔드의 적어도 일부를 턴오프시키도록 동작하는 제어기를 포함하되,
    제 1 동작 모드에서, 상기 디지털 백 엔드는 상기 아날로그 프런트 엔드와 실질적으로 동일한 데이터 레이트로 동작하고 상기 버퍼는 바이패스되며, 제 2 동작 모드에서, 상기 디지털 백 엔드는 상기 아날로그 프런트 엔드보다 높은 데이터 레이트로 동작하고 상기 버퍼는 상기 아날로그 프런트 엔드의 출력을 저장하는 데 사용되는
    프로세서.
KR1020137027440A 2008-03-27 2008-03-27 감소된 전력 소비를 갖는 프로세서, 전력 소비 감소 방법, 집적 회로 및 전자 시스템 KR101422438B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2008/058448 WO2009120199A1 (en) 2008-03-27 2008-03-27 Processor having reduced power consumption

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020107021485A Division KR20110002014A (ko) 2008-03-27 2008-03-27 감소된 전력 소비를 갖는 프로세서, 전력 소비 감소 방법, 집적 회로 및 전자 시스템

Publications (2)

Publication Number Publication Date
KR20130119995A true KR20130119995A (ko) 2013-11-01
KR101422438B1 KR101422438B1 (ko) 2014-07-22

Family

ID=39897476

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020107021485A KR20110002014A (ko) 2008-03-27 2008-03-27 감소된 전력 소비를 갖는 프로세서, 전력 소비 감소 방법, 집적 회로 및 전자 시스템
KR1020137027440A KR101422438B1 (ko) 2008-03-27 2008-03-27 감소된 전력 소비를 갖는 프로세서, 전력 소비 감소 방법, 집적 회로 및 전자 시스템

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020107021485A KR20110002014A (ko) 2008-03-27 2008-03-27 감소된 전력 소비를 갖는 프로세서, 전력 소비 감소 방법, 집적 회로 및 전자 시스템

Country Status (7)

Country Link
US (1) US8250386B2 (ko)
JP (1) JP5249407B2 (ko)
KR (2) KR20110002014A (ko)
CN (1) CN101978340B (ko)
GB (1) GB2470693B (ko)
TW (1) TWI444820B (ko)
WO (1) WO2009120199A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101978340B (zh) 2008-03-27 2012-11-21 艾格瑞系统有限公司 具有降低的功耗的处理器
US8730251B2 (en) * 2010-06-07 2014-05-20 Apple Inc. Switching video streams for a display without a visible interruption
US9354679B2 (en) 2012-12-28 2016-05-31 Intel Corporation System and method for causing reduced power consumption associated with thermal remediation
US9407323B2 (en) * 2013-01-18 2016-08-02 Marvell World Trade Ltd. Devices and methods for power consumption control in powerline communications systems and apparatus
US8928505B1 (en) * 2013-03-12 2015-01-06 Semiconductor Components Industries, Llc Method of forming an audio processing system and structure therefor
US9231750B2 (en) * 2013-03-13 2016-01-05 Semtech Corporation Low-power, low-latency architecture for telecom and datacom multiplexers and demultiplexers
CN104146254B (zh) * 2014-08-14 2016-06-15 劲膳美生物科技股份有限公司 高血压全营养配方食品
KR101874762B1 (ko) * 2014-12-05 2018-07-04 미쓰비시덴키 가부시키가이샤 기입 허가 회로, 액세스 전환 회로 및 아날로그 디지털 변환 유닛
EP3144927B1 (en) * 2015-09-15 2020-11-18 Harman Becker Automotive Systems GmbH Wireless noise and vibration sensing
US10394737B1 (en) * 2015-12-18 2019-08-27 Altera Corporation Multichip package with protocol-configurable data paths
CN112235858A (zh) * 2019-06-27 2021-01-15 瑞昱半导体股份有限公司 低功耗的通信方法、信号传送电路及信号接收电路
CN113204188B (zh) * 2021-04-26 2022-07-19 中国人民解放军国防科技大学 多模驱动的快响卫星开关指令系统及其设计与应用方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63163912A (ja) 1986-12-26 1988-07-07 Toshiba Corp マイクロコンピユ−タシステム
US5402200A (en) 1988-02-04 1995-03-28 Conner Peripherals, Inc. Low-power hard disk drive system architecture
JP3230319B2 (ja) * 1992-07-09 2001-11-19 ソニー株式会社 音響再生装置
US5455912A (en) 1993-06-18 1995-10-03 Vtech Industries, Inc. High speed/low overhead bus arbitration apparatus and method for arbitrating a system bus
US5671389A (en) * 1996-01-11 1997-09-23 Quantum Corporation Adaptive compression caching for tape recording
US6281829B1 (en) 1998-08-28 2001-08-28 Globespan, Inc. Multi-mode analog front-end
US6393572B1 (en) * 1999-04-28 2002-05-21 Philips Electronics North America Corporation Sleepmode activation in a slave device
US6424688B1 (en) 1999-10-27 2002-07-23 Advanced Micro Devices, Inc. Method to transfer data in a system with multiple clock domains using clock skipping techniques
US7073079B1 (en) * 2001-12-04 2006-07-04 Ellipsis Digital Systems, Inc. Method, system, and apparatus to apply protocol-driven power management to reduce power consumption of digital communication transceivers
JP2003303469A (ja) * 2002-04-03 2003-10-24 Internatl Business Mach Corp <Ibm> データ記憶装置、ディスク・ドライブ装置、電子機器、ディスク・ドライブ装置の制御方法、電子機器の制御方法およびデータの読み書き方法
US7478260B2 (en) * 2003-10-20 2009-01-13 Hewlett-Packard Development Company, L.P. System and method for setting a clock rate in a memory card
US7213086B2 (en) * 2003-10-28 2007-05-01 Hewlett-Packard Development Company, L.P. System having a storage controller that modifies operation of a storage system based on the status of a data transfer
EP1730622B1 (en) * 2003-12-03 2009-03-25 Koninklijke Philips Electronics N.V. Power saving methode and system
JP2006139459A (ja) * 2004-11-11 2006-06-01 Hitachi Global Storage Technologies Netherlands Bv メディア・ドライブ及びそのパワー・セーブ方法
US7219175B1 (en) * 2005-03-31 2007-05-15 Emc Corporation Method and system for improving the latency in a data transmission system
CN100388267C (zh) * 2005-10-10 2008-05-14 中国人民解放军国防科学技术大学 基于参量模型的周期信号等效采样方法
US20070083685A1 (en) * 2005-10-11 2007-04-12 Pixart Imaging Inc. Data management for a USB device
KR100749752B1 (ko) * 2006-08-01 2007-08-17 삼성전자주식회사 디스크 구동 회로의 리드 회로 및 리드 회로의 신호처리방법
US8023557B2 (en) * 2007-12-31 2011-09-20 Silicon Laboratories Inc. Hardware synchronizer for 802.15.4 radio to minimize processing power consumption
CN101978340B (zh) 2008-03-27 2012-11-21 艾格瑞系统有限公司 具有降低的功耗的处理器

Also Published As

Publication number Publication date
TW200941206A (en) 2009-10-01
US20110060894A1 (en) 2011-03-10
TWI444820B (zh) 2014-07-11
GB201015766D0 (en) 2010-10-27
WO2009120199A1 (en) 2009-10-01
JP5249407B2 (ja) 2013-07-31
GB2470693A (en) 2010-12-01
KR20110002014A (ko) 2011-01-06
GB2470693B (en) 2012-11-14
US8250386B2 (en) 2012-08-21
CN101978340B (zh) 2012-11-21
CN101978340A (zh) 2011-02-16
JP2011518368A (ja) 2011-06-23
KR101422438B1 (ko) 2014-07-22

Similar Documents

Publication Publication Date Title
KR101422438B1 (ko) 감소된 전력 소비를 갖는 프로세서, 전력 소비 감소 방법, 집적 회로 및 전자 시스템
KR101737020B1 (ko) 다중 파워서플라이들 및/또는 다중 저전력 모드들을 갖는 메모리
US7573774B2 (en) Multi-chip semiconductor memory device having internal power supply voltage generation circuit for decreasing current consumption
JP5081902B2 (ja) レベルシフト・ワード線ドライバを伴うメモリ、およびその動作方法
US6822481B1 (en) Method and apparatus for clock gating clock trees to reduce power dissipation
US7904838B2 (en) Circuits with transient isolation operable in a low power state
US9311971B1 (en) Systems and methods of semiconductor memory devices including features of output buffer initialization circuit(s) and/or multiple power-up detection/handling
KR20020025035A (ko) 반도체 집적 회로
EP3206302A1 (en) Reconfigurable semiconductor device
US9916904B2 (en) Reducing leakage current in a memory device
KR101361453B1 (ko) 워드선 구동 회로, 집적 회로 및 누설 전류가 감소된 시스템
US6965261B2 (en) Ultra low-power data retention latch
US8169246B2 (en) Dynamic-to-static converter latch with glitch suppression
US7894285B2 (en) Circuits, systems, and methods for reducing simultaneous switching output noise, power noise, or combinations thereof
Hallmark et al. 0.9-V DSP blocks: a 15-ns 4-k SRAM and a 45-ns 16-b multiply/accumulator
US8717064B2 (en) Semiconductor integrated circuit
US20040062089A1 (en) Memory device
JPH09198870A (ja) マルチポートメモリ
US8199606B2 (en) Semiconductor memory apparatus and method of controlling the same
US7362621B2 (en) Register file with a selectable keeper circuit
JP2004241021A (ja) 記憶装置およびリーク電流低減方法
US7139189B2 (en) State-retentive mixed register file array
KR100421905B1 (ko) 반도체 메모리 장치
CN109088630B (zh) 包括功率门控电路的半导体装置
KR20050018399A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
LAPS Lapse due to unpaid annual fee