JP2011249413A - レーザダイオード駆動回路 - Google Patents

Abstract

【課題】１０Ｇｂ／ｓ以上の高速な通信に利用可能なシャント駆動方式によるレーザダイオード（ＬＤ）駆動回路を提供する。
【解決手段】ＬＤ駆動回路１は、ＬＤ８へのバイアス電流Ｉｂｉａｓのバイパス電流を制御することにより、ＬＤ８の駆動電流を制御するシャント方式のものである。ＬＤ駆動回路１は、バイパス電流を生成するトランジスタ４１，４２を、ＬＤと並列に備え、一方のトランジスタ４２は、他方のトランジスタ４１が生成したバイパス電流を所定時間分遅延させたバイパス電流を生成し、トランジスタ４１，４２が生成したバイパス電流に基づいて、ＬＤの駆動電流を段階的に変化させ、立下り時においては、立下り直後の電流値が、その後のＬＯＷ時の電流値より小さくなるようにしている。
【選択図】図１

Description

本発明は、光通信に用いられるレーザダイオード駆動回路に関する。

光通信におけるレーザダイオード（ＬＤ：Laser Diode）の駆動方式として、低消費電力ドライバを利用可能なシャント駆動方式が知られている（例えば、特許文献１参照）。この方式では、例えば、ＬＤに電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が並列接続され、そのＦＥＴのゲート端子に変調信号が入力され、ソース端子がＬＤのカソードと共通のグラウンド（ＧＮＤ）に接続され、ドレイン端子がＬＤのアノードと接続されている。そして、ゲート＝ソース間の電圧を変化させることによって、ＬＤへのバイアス電流のうちＦＥＴへバイパス（分流）する量を変化させ、ＬＤの光強度を変化させる。

特開２００８−３４４７９号公報

ＦＥＴを使ったシャント駆動方式の駆動回路では、当該回路の前段の面発光レーザ（ＶＣＳＥＬ）ドライバの電圧出力波形を線形に増幅するために、ＦＥＴの入力容量に起因して、変調信号に対するＬＤの駆動電流の応答スピードの劣化が存在する。
立上がり側の上記劣化の光信号への影響は、ＬＤの緩和振動により高速に立上がるため小さいが、立下がり側では、その影響は大きく、１０Ｇｂ／ｓ以上の高速な通信では無視できないほどとなる。

本発明は、上述のような実情に鑑み、１０Ｇｂ／ｓ以上の高速な通信に利用可能なシャント駆動方式によるＬＤ駆動回路を提供することを目的とする。

上記課題を解決するために、本発明のレーザダイオード駆動回路は、レーザダイオードへのバイアス電流のバイパス電流を制御することにより、レーザダイオードの駆動電流を制御するシャント方式のものであって、バイパス電流を生成する第１及び第２のトランジスタを、レーザダイオードと並列に備え、第２のトランジスタは、第１のトランジスタが生成したバイパス電流を所定時間分遅延させたバイパス電流を生成し、第１及び第２のトランジスタが生成したバイパス電流に基づいて、レーザダイオードの駆動電流を段階的に変化させ、立下り時においては、立下り直後の電流値が、その後のＬＯＷ時の電流値より小さくなるようにしたことを特徴とする。

第２のトランジスタが、第１のトランジスタを制御する信号を所定時間分遅延させた信号に基づいて制御されることが好適である。また、上記所定時間とは、例えば、駆動電流の周期の逆数の１０〜２０％であり、第２のトランジスタのバイパス電流の大きさは、例えば、第１のトランジスタのバイパス電流量の大きさの１０〜３０％である。

本発明のＬＤ駆動回路によれば、ＬＤ駆動電流のパルス状の電流信号の立下がり部分を強調するようにしたため、光信号の立下がり部分のなまりの度合いが小さく、１０Ｇｂ／ｓ以上の高速光通信にも利用することができる。

本発明のＬＤ駆動回路の概略構成を示す図である。 本発明のＬＤ駆動回路の動作を説明するタイミングチャートである。 図２（Ｉ）の一部を拡大して示す図である。 図１の差動入力遅延回路の構成例を説明する図である。

以下、図面を参照して、本発明のＬＤ駆動回路の一例について説明する。
本発明のＬＤ駆動回路は、図１の参照符号１で例示するように、エミッタフォロワ回路部２と、差動入力遅延回路３と、シャント式駆動回路部４と、を有する。
ＬＤ駆動回路１には、２つの差動信号（電流）を入力するための入力端子ＩＮＰ，ＩＮＮが設けられており、これら端子の間には、入力終端である抵抗５，６が設けられ、抵抗５，６の間には、電源Ｖｂが供給される電源電位線が接続されている。

エミッタフォロワ回路部２は、バッファとして機能するトランジスタ２１，２２と、定電流源２３，２４と、を有する。
トランジスタ２１のベースは、入力端子ＩＮＰに電気的に接続され、コレクタは、電源Ｖｃｃが供給される電源電位線に電気的に接続され、エミッタは定電流源２３を介して接地されている。一方、トランジスタ２２のベースは、入力端子ＩＮＮに電気的に接続され、コレクタは、電源Ｖｃｃが供給される電源電位線に電気的に接続され、エミッタは定電流源２４を介して接地されている。

この構成により、エミッタフォロワ回路部２は、入力端子ＩＮＰ，ＩＮＮに入力された差動信号に応じた電圧信号ＶＰ，ＶＮを、トランジスタ２１，２２のエミッタからそれぞれ出力する。電圧信号ＶＮは、差動入力遅延回路３とシャント式駆動回路部４の両方に出力され、電圧信号ＶＰは、差動入力遅延回路３にのみ出力される。

差動入力遅延回路３は、入力された差動信号すなわち電圧ＶＰ，ＶＮに基づいて、電圧ＶＰよりτ時間遅延された電圧信号ＶＰ’をシャント式駆動回路部４に出力する。なお、電圧信号ＶＰ’の技術的意味や、差動入力遅延回路の構成例は後述する。

シャント式駆動回路部４は、入力された電圧信号ＶＰ’，ＶＮに応じて、バイアス電流源７からＬＤ８へのバイアス電流のうち当該回路部４からバイパス（分流）する量を変化させ、ＬＤの光強度を変化させるためのものであり、一対のトランジスタ４１，４２と、一対の抵抗４３，４４と、を有する。
トランジスタ４１のベースは、電圧信号ＶＮが供給される電位線に電気的に接続され、トランジスタ４２のベースは、電圧信号Ｖｐ’が供給される電位線に電気的に接続される。また、トランジスタ４１とトランジスタ４２とＬＤ８とは、互いに並列に接続されており、トランジスタ４１，４２のコレクタ及びＬＤ８のアノードは、バイアス電流源に電気的に接続され、トランジスタ４１，４２のエミッタはそれぞれ抵抗４３，４４を介して接地され、ＬＤ８のカソードは直接接地される。

以上のような構成を有するＬＤ駆動回路１における動作を図２及び図３を用いて説明する。図の縦軸は、所定値に対する電圧値や電流値、光出力強度の比を示し、横軸は時間を示す。
ＬＤ駆動回路１は、図２（Ａ），（Ｂ）に示すような差動信号ＩＮＮ，ＩＮＰが入力されると、図２（Ｃ），（Ｄ）に示すような電圧信号ＶＮ，ＶＰをエミッタフォロワ回路部２から、差動入力遅延回路３やシャント式駆動回路部４に出力すると共に、図２（Ｅ）に示すようなＶＰと波形が同じで周期がτ時間遅延された電圧信号ＶＰ’をシャント式駆動回路部４に出力する。

そして、シャント式駆動回路部４では、トランジスタ４１，４２で、ベース電圧すなわち電圧信号ＶＮ，ＶＰ’を電圧電流変換し、図２（Ｆ），（Ｇ）に示すような信号電流Ｉｑ１，Ｉｑ２が発生する。なお、図２（Ｆ），（Ｇ）における縦軸の値は、ＬＤ８へのバイアス電流Ｉｂｉａｓを「１」としたときの値である。これらの図に示すように、Ｉｑ１の電流の大きさ（振幅）は、Ｉｑ２のものに比べ大きい。Ｉｑ１やＩｑ２の電流の振幅はそれぞれ、トランジスタ４１，４２のサイズや、抵抗４３，４４の大きさ、電圧信号ＶＮ，ＶＰ’の大きさで決定される。
また、ＶＰ’は、その周期がＶＮのものよりτだけ時間遅延しているため、Ｉｑ２もＩｑ１よりτ時間遅延した電流信号となる。

ＬＤ８に流れる信号電流ＩＬＤは、バイアス電流Ｉｂｉａｓからトランジスタ４１，４２に流れる電流Ｉｑ１，Ｉｑ２が減じられたものとなるので、図２（Ｈ）に示すような波形となる。より詳細には、本発明のＬＤ駆動回路１においては、バイアス電流Ｉｂｉａｓから差し引かれる２つの信号電流Ｉｑ１，Ｉｑ２の間にτ時間遅延が存在するため、ＬＤ８に流れる信号電流ＩＬＤは、立下り時の先頭部分Ｘ１が強調（プリエンファシス）された形となる。言い換えれば、立下り直後の信号電流ＩＬＤが、その後のＬＯＷ時の定常状態の期間（例えば図のＸ２の期間）における信号電流ＩＬＤより小さくなっている。そのため、ＬＤ駆動回路１で駆動されるＬＤ８からの光信号の立下がりは速くなる。例えば、信号電流ＩＬＤの先頭部分Ｘ１を強調した形態とせずに期間Ｘ２と同じ電流値としたときに比べ、光信号の立下りは速くなる。

上述では、信号電流ＩＬＤの立下り時のことについて述べたが、立上がり時の先頭部分Ｘ３についても強調（プリエンファシス）された形となっており、立上がり直後の信号電流ＩＬＤが、その後のＨＩＧＨ時の定常状態の期間（例えば図のＸ３の期間）における信号電流より大きくなっている。そのため、立下り時ほど顕著ではないが、ＬＤ８からの光信号の立ち上がりは早くなる。

なお、従来のものに比べ、電流Ｉｑ２分もバイパスさせるのであるから、バイアス電流Ｉｂｉａｓの大きさを従来と同等としていては、ＨＩＧＨ時において、信号電流ＩＬＤの平均値が従来のものと比べ小さくなり、光出力の平均値も小さくなる。したがって、バイアス電流Ｉｂｉａｓの大きさを従来のものより大きくすることが好ましい。また、単純にＩｂｉａｓの振幅を大きくしただけでは、ＬＯＷ時において、信号電流ＩＬＤの平均値が従来のものに比べ大きくなり十分な消光比が得られないことが考えられるが、これに対しては、トランジスタ４１を通る電流Ｉｑ１の振幅が大きくなるよう調節することで対処すればよい。

図２（Ｉ）は、ＬＤ駆動回路１を用いた場合におけるＬＤ８からの光出力波形の一例を示す図で、図３はその部分拡大図である。図３においては、ＬＤ駆動回路１を用いて得られる光出力波形を実線で示し、従来のＬＤ駆動回路により得られる光出力波形を破線で示している。図示するように、ＬＤ駆動回路１では、従来のものに比べ、光信号の立下りが急峻であり、１０Ｇｂ／ｓ以上の高速光通信に利用することができる。
信号電流Ｉｑ２の信号電流Ｉｑ１に対する遅延量は、信号電流Ｉｑ１の周波数の逆数の１０〜２０％が好ましい。また、信号電流Ｉｑ２の振幅の大きさは、信号電流Ｉｑ１のものの１０〜２０％が最適であり、３０％程度でも効果を得ることができる。

続いて、差動入力遅延回路３の構成例を図１を参照し図４に基づいて説明する。
差動入力遅延回路３は、図１に示すようにアンプ３１と定電流源３２とを有し、該アンプ３１は、図４に示すように、一対のトランジスタ３１ａ及び３１ｂと、一対の抵抗３１ｃ及び３１ｄを有する。

トランジスタ３１ａのベースは、電圧信号ＶＰを入力するための入力端子と、トランジスタ３１ｂ のベースは、電圧信号ＶＮを入力するための入力端子と、それぞれ電気的に接続されている。トランジスタ３１ａ及び３１ｂ双方のエ ミッタは、電流源３２を介して接地されている。トランジスタ３１ａのコレクタは、抵抗３１ｃを介して、電源Ｖｃｃが供給される電源電位線に電気的に接続される。また、トランジスタ３１ｂのコレクタは、抵抗３１ｄを介して上記電源電位線に電気的に接続されるとともに、図１のトランジスタ４２のベースに電気接続される。

この構成により、差動信号であるＶＮ，ＶＰが入力されると、電圧信号ＶＰ’が図１のトランジスタ４２のベースに電気接続される。また、この構成では、ＶＰ’の出力振幅は、定電流源３２の電流量Ｉｐｋで調整可能であるので、電流量Ｉｐｋを外部から決定することによって、プリエンファシスの強度調整、すなわち、光信号の立下り直後のＬＤ駆動電流Ｉｌｄの大きさの調整ができる。

なお、プリエンファシスの強度調整は、図１のトランジスタ４１，４２のサイズ、抵抗４３，４４の抵抗値を調節することによっても行うことができる。
また、従来に比べ、プリエンファシス用のトランジスタ４２等が設けられた分、消費電力が増大することが懸念されるが、トランジスタ４２のサイズをトランジスタ４１より小さくし、抵抗４４を抵抗４３より大きく設定することにより、消費電力の増大は抑えることができる。

１…ＬＤ駆動回路、２…エミッタフォロワ回路部、３…差動入力遅延回路、４…シャント式駆動回路部、５，６，３１ｃ，３１ｄ，４３，４４…抵抗、７…バイアス電流源、８…ＬＤ、２１，２２，３１ａ，３１ｂ，４１，４２…トランジスタ、２３，２４，３２…定電流源、３１…アンプ。

Claims (4)

1. レーザダイオードへのバイアス電流のバイパス電流を制御することにより、前記レーザダイオードの駆動電流を制御するシャント方式のレーザダイオード駆動回路であって、
   前記バイパス電流を生成する第１及び第２のトランジスタを、前記レーザダイオードと並列に備え、
   前記第２のトランジスタは、前記第１のトランジスタが生成したバイパス電流を所定時間分遅延させたバイパス電流を生成し、
   前記第１及び前記第２のトランジスタが生成したバイパス電流に基づいて、前記レーザダイオードの駆動電流を段階的に変化させ、立下り時においては、立下り直後の電流値が、その後のＬＯＷ時の電流値より小さくなるようにしたことを特徴とするレーザダイオード駆動回路。
2. 前記第２のトランジスタは、前記第１のトランジスタを制御する信号を前記所定時間分遅延させた信号に基づいて制御されることを特徴とする請求項１に記載のレーザダイオード駆動回路。
3. 前記所定時間は、前記駆動電流の周期の逆数の１０〜２０％であることを特徴とする請求項１又は２に記載のレーザダイオード駆動回路。
4. 前記第２のトランジスタのバイパス電流の大きさは、前記第１のトランジスタのバイパス電流量の大きさの１０〜３０％であることを特徴とする請求項１〜３のいずれか１に記載のレーザダイオード駆動回路。

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