JP2011249351A - 記憶素子及び記憶装置 - Google Patents

Abstract

【課題】極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子に大電流を流すことが可能である、データを問題無く書き込み可能な記憶素子、及び、それを備える記憶装置を提供する。
【解決手段】記憶装置２１にマトリクス状に配設された記憶素子３の各々が、極性が正又は負の電気パルスの印加によりその電気抵抗値が変化しかつ該変化した後の電気抵抗値を維持する抵抗変化素子１と、前記抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子２と、を備える記憶素子であって、前記電流抑制素子は、タンタルと窒素を含有するタンタル窒化物を含む第１の導電体層と、前記第1の導電体層の上に、シリコンと窒素を含有するシリコン窒化物を含む半導体層と、前記半導体層の上に、タンタルと窒素を含有するタンタル窒化物を含む第２の導電体層から構成されている。
【選択図】図２

Description

本発明は、高集積化および高速化に適した不揮発性記憶素子に用いる電流抑制素子に関するものであり、より詳細に述べると、導電体／半導体／導電体から構成される電流抑制素子（ＭＳＭダイオード）を用いた抵抗変化型不揮発性記憶素子、ならびに前記記憶素子を用いた記憶装置に関するものである。

近年、抵抗変化素子を不揮発性記憶素子として利用する形態が提案されている。

この抵抗変化素子は、２つの電極間に、主として金属酸化物からなる材料により構成される薄膜を有している。この薄膜に、各電極より電気パルスを印加すると、その抵抗値が変化し、またその変化した後の抵抗値が電気パルスの印加をやめた後も保存される。よって、この薄膜の高抵抗状態と低抵抗状態とを、それぞれ、例えば２値データの“１”と“０”とに対応させると、抵抗変化素子に２値データを記憶させることが可能になる。また、抵抗変化素子の薄膜に印加する電気パルスの振幅やパルス幅は、薄膜の物理的な状態を変化させるには十分であり、薄膜を破壊しない程度であればよい。また、この抵抗変化素子の薄膜には、電気パルスを複数回印加してもよい。

このような抵抗変化素子が、複数のワード線と複数のビット線との各々の立体交差部に複数配設されて構成する記憶装置（いわゆるクロスポイント型の記憶装置）においては、選択された抵抗変化素子にデータを書き込む際に、迂回電流により非選択の抵抗変化素子の抵抗値が変化してしまうという障害（以下、この障害を「書き込みディスターブ」という）が発生する場合がある。従って、このようなクロスポイント型の記憶装置を構成する場合には、書き込みディスターブの発生を防止するための格別な構成を設ける必要がある。

そこで、このような書き込みディスターブの発生を防止することが期待できる記憶装置として、記憶素子が抵抗変化素子とダイオード（電流抑制素子）との直列回路により構成されている記憶装置が提案されている（例えば、特許文献１参照）。

かかる提案された記憶装置では、データを書き込むべき記憶素子（選択記憶素子）以外の記憶素子において、非選択の抵抗変化素子への迂回電流が、非選択記憶素子のダイオードに逆バイアスまたはゼロバイアスを印加するよう、選択／非選択のビット線およびワード線の電圧を調整することにより阻止される。これにより、クロスポイント型の記憶装置において、書き込みディスターブ発生の防止が期待される。ここで、この提案された記憶装置では、抵抗変化素子へのデータの書き込みは、同じ極性の異なる電圧のパルスを抵抗変化素子に印加することにより行われる。すなわち、抵抗変化素子はユニポーラ型である。従って、選択された抵抗変化素子に対して直列に接続された単極性のダイオード（ある極性の閾値以上の電圧をダイオードに印加すると、順バイアスによりダイオードがオンして大電流が流れ、反対の極性の電圧を印加すると、逆バイアスによりダイオードがオフしてほとんど電流が流れない特性を有する）を順バイアスでオンさせてデータの書き込みを行い、非選択時は逆バイアスまたはゼロバイアスでオフさせて、ディスターブを防止できる。
特開２００４−３１９５８７号公報

特許文献１に記載の抵抗変化素子は、上述のようにユニポーラ型であったので、単極性のダイオードを抵抗変化素子に直列に接続することにより、書き込みディスターブを防止することができた。しかしながら、抵抗変化素子には、その抵抗変化機能を有する薄膜を構成する材料に起因して、２値データの“１”と“０”とを、異なる極性の電圧パルスを薄膜に印加することにより書き込むタイプの抵抗変化素子（バイポーラ型）もある。ユニポーラ型の抵抗変化素子は、低抵抗状態から高抵抗状態に変化させる時（いわゆるリセット時）に、逆のセット時よりも長いパルス幅の電気パルス(〜１μｓｅｃ)が必要であるという特性を有するものが多い。一方、バイポーラ型の抵抗変化素子は、セット・リセット時ともに短いパルス幅の電気パルス(１００ｎｓｅｃ以下)で抵抗変化が可能であり、書き込み速度の点でユニポーラ型より優れるものがある。かかる抵抗変化素子を用いる場合、抵抗変化素子に対してダイオードを直列に接続すると、一方の極性の電圧パルスはデータの書き込みに利用することができるが、他方の極性の電圧パルスはデータの書き込みに利用することはできない。従って、このようなバイポーラ型の抵抗変化素子を備えるクロスポイント型の記憶装置では、抵抗変化素子に対してショットキーダイオードのような単極性のダイオードを直列に接続することができないため、書き込みディスターブの発生を防止することができないという課題がある。

この課題は、抵抗変化素子に対して直列に接続するダイオードに「非線形の電気抵抗特性を示し、かつ電流−電圧特性が印加電圧の極性に対して実質的に対称な素子」を用いれば解決することができる。このような特性を備える素子としては、例えば、ＭＩＭダイオード（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁体−金属の意味）、ＭＳＭダイオード（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ；金属−半導体−金属の意味）、あるいはバリスタ等の二端子素子が知られている。これらのダイオードを、ショットキーダイオード等の単極性ダイオードに対して、双極性ダイオードと呼ぶことにする。

図６は電流抑制素子の電圧−電流特性を模式的に示す特性図であって、図６（ａ）は双極性ダイオードの電圧−電流特性図であり、図６（ｂ）はショットキーダイオード等の単極性ダイオードの電圧−電流特性図である。

図６（ｂ）にすように、単極性ダイオードは、非線形の電気抵抗特性を示すものの、その電圧−電流特性は印加電圧の極性に対して全く対称ではない。これに対して、図６（ａ）に示すように、ＭＩＭダイオード、ＭＳＭダイオード、バリスタ等の双極性ダイオードは、非線形の電気抵抗特性を示し、かつ、その電圧−電流特性は印加電圧の極性に対して実質的に対称となる。すなわち、正の印加電圧に対する電流の変化と、負の印加電圧に対する電流の変化とが、原点０に対して実質的に点対称となる。

また、これらの双極性ダイオードでは、印加電圧が第１の臨界電圧（範囲Ａの下限電圧）以下でありかつ第２の臨界電圧（範囲Ｂの上限電圧）以上である範囲（つまり、範囲Ｃ）では電気抵抗が非常に高く、第１の臨界電圧を超えるか、又は、第２の臨界電圧を下回ると、電気抵抗が急激に低下する。即ち、これらの二端子素子は、印加電圧が第１の臨界電圧を超えるか第２の臨界電圧を下回る場合に大電流が流れるという、非線形の電気抵抗特性を有している。

よって、これらの双極性ダイオードをバイポーラ型の記憶素子と組み合わせ、電流抑制素子として利用することにより、バイポーラ型の抵抗変化素子を用いたクロスポイント型の記憶装置において、書き込みディスターブの発生を回避することが期待できると考えられる。

次に、抵抗変化素子へデータを書き込む時、抵抗変化素子に電圧パルスを印加することによりその抵抗値を変化させ、抵抗変化素子の状態を高抵抗状態或いは低抵抗状態とするためには、抵抗変化素子の材料やその構成等にも大きく依存するが、通常、抵抗変化素子に大電流を流す必要がある。例えば、抵抗変化素子の抵抗変化層として金属酸化物材料（具体的には、Ｐｒ−Ｃａ−Ｍｎ−Ｏ系材料、二酸化チタン、酸化ニッケル、酸化銅、等）を使用する場合には、少なくとも１０００μＡ／μｍ^２以上の電流密度で電流を流さないと、抵抗変化素子の抵抗変化特性を得ることができない課題がある。しかし、１０００μＡ／μｍ^２以上の電流密度の電流をダイオードに流そうとした場合、発熱等の影響によりダイオードがブレークダウン（所定以上の電流が流れることによって極性の異なる電圧パルスをかけても電流抑制素子が非線形の電気抵抗特性を示さなくなる現象）しやすいという課題もあらたに発生する。

また、クロスポイント構造を有する抵抗変化素子へデータを書き込むとき、記憶素子において、データを書き込むべき記憶素子（以下、選択記憶素子という）には、オン電圧を印加し、データを書き込まない記憶素子（以下、非選択記憶素子という）には、オフ電圧を印加する。例えば、抵抗変化素子の抵抗変化層として金属酸化物材料（具体的には、ＰＲＰｒ−Ｃａ−Ｍｎ−Ｏ系材料、二酸化チタン、酸化ニッケル、酸化銅、等）を使用する場合には、選択記憶素子には２．０Ｖの印加電圧、すなわちオン電圧が２．０Ｖが必要であり、非選択記憶素子には１．０Ｖの印加電圧、すなわちオフ電圧が１．０Ｖが必要である。バイポーラ型の抵抗変化素子を用いたクロスポイント型の記憶装置において、書き込みディスターブの発生を確実に回避し、さらにセンスアンプによる読み出し時の、読み出しマージンを大きくするためには、このオン電圧時に流れる電流（以下、この電流を「オン電流」という）とオフ電圧時に流れる電流（以下、この電流を「オフ電流」という）の差が大きい方が好ましい。ここで、オフ電流に対するオン電流の比、すなわちオン電流をオフ電流で割ったオン／オフ電流比（以下、この比を「オン／オフ電流比」という）を定義すると、オン／オフ電流比が大きければ大きい程よく、実デバイスの動作上は、オン／オフ電流比は少なくとも５０以上必要である課題がある。

本発明は、上記従来の課題を解決するためになされたものであって、バイポーラ型の抵抗変化素子に直列に接続させる電流抑制素子において、抵抗変化素子の抵抗変化に必要である１０００μＡ／μｍ²以上の電流を流すと共に、オン／オフ電流比が少なくとも５０以上となることを実現して、書き込みディスターブの発生の防止と読み出しマージンの拡大が期待できる不揮発性記憶素子、およびそれを備える記憶装置を提供することを目的とするものである。

上記課題を解決するために、本発明に係る記憶素子は、極性が正又は負の電気パルスの印加によりその電気抵抗値が変化し、また変化した後の電気抵抗値を維持する抵抗変化素子と、前記抵抗変化素子に前記電気パルスの印加時に流れる電流を抑制する電流抑制素子と、を備える記憶素子であって、前記電流抑制素子は、第１の導電体層と、前記第１の導電体層の上に備える半導体層と、前記半導体層の上に構える第２の導電体層とを備え、前記第１の導電体層または第２の導電体層がタンタルと窒素を含有するタンタル窒化物を含み、また前記半導体層がシリコンと窒素を含有するシリコン窒化物を含む。

前記電流抑制素子の導電体層に用いられるタンタル窒化物は、半導体分野において、銅配線のバリア層として使用実績のある材料であり、また、前記電流抑制素子の半導体層に用いられるシリコン窒化物も使用実績のある材料である。したがって、これらの材料を用いて電流抑制素子を構成すれば、電流抑制素子を作製する半導体製造ラインの保守保全や、成膜あるいはエッチング等に関する既存の設備あるいは処理条件の転用が容易であり、生産性に優れた記憶素子を提供することが可能になる。

また、第1の導電体層または第２の導電体層に用いられるタンタル窒化物をＴａＮ_ｘと表した場合、ｘの値は０．５≦ｘ≦１．６７であることが好ましい。

さらには、第１の導電体層または第２の導電体層に用いられるタンタル窒化物は、Ｔａ_２Ｎ，あるいはＴａ_３Ｎ_５であることが、より好ましい。

本発明に係る記憶装置は、本発明に係る上述した記憶素子を複数備え、複数のビット線と、前記複数のビット線に各々立体交差する複数のワード線と、を備え、前記記憶素子は前記抵抗変化素子と前記電流抑制素子との直列回路を備え、前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、前記各々の部分において、前記直列回路の一端がその対応する前記ビット線に、前記直列回路の他端がその対応する前記ワード線に、各々接続されている。

かかる構成とすることにより、上述した本発明に係る記憶素子を備えているので、記憶装置における電子回路、あるいは、記憶素子の動作方法に追加回路や追加動作を加えることなく、書き込みディスターブがなく、読み出しマージンの広い好適な記憶装置を提供することが可能になる。

本発明における記憶素子及び記憶装置の構成は、極性の異なる電気パルスを印加して抵抗変化を起こさせるバイポーラ型の抵抗変化素子に、本発明にかかるＭＳＭ型の電流抑制素子を組み合わせることにより、抵抗変化素子の抵抗変化に必要である１０００μＡ／μｍ^２以上の電流を流すと共にブレークダウンの発生を抑制し、かつオン／オフ電流比が少なくとも５０以上となることを実現でき、書き込みディスターブの発生を防止と読み出しマージンの拡大が期待できる電流抑制素子を有する記憶素子、及び、それを備える記憶装置を提供することができるという効果を奏する。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。

図１は、本発明の実施の形態に係る双極性の電流抑制素子とバイポーラ型抵抗変化素子を直列に配設した記憶素子をアレイ状に備える記憶装置の構成を模式的に示すブロック図である。尚、図１では、本発明を説明するために必要となる構成要素のみを図示し、その他の構成要素については図示を省略している。

図１に示すように、本実施の形態に係る記憶装置２１は、いわゆるクロスポイント型の記憶装置である。そして、この記憶装置２１は、記憶素子アレイ２０と、この記憶素子アレイ２０を駆動するための周辺回路（後述する、ビット線デコーダ４、読み出し回路５、ワード線デコーダ６，７）とを構成している。

実際の記憶素子アレイは、通常、複数のビット線と複数のワード線とを有しているが、本明細書では、図１に示すように、記憶素子アレイの構成を容易に理解可能とするために、４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３とを備える記憶素子アレイ２０を例示している。

本実施の形態に係る記憶素子アレイ２０では、４本のビット線ＢＬ０〜ＢＬ３と、４本のワード線ＷＬ０〜ＷＬ３とが、互いに直角に立体交差するように配設されている。そして、これらの４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３との立体交差部１１の各々には、記憶素子３（所謂、セル）が配設されている。

言い換えれば、本実施の形態に係る記憶素子アレイ２０では、記憶素子３が４行４列のマトリクス状に配設されている。ここで、記憶素子３の各々は、抵抗変化素子１と、この抵抗変化素子１に対して直列に接続された電流抑制素子２との直列回路により構成されている。そして、この直列回路の一端及び他端が、各々、その立体交差部１１に対応するビット線ＢＬ０〜ＢＬ３及びワード線ＷＬ０〜ＷＬ３に接続されている。

そして、図１に示すように、４本のビット線ＢＬ０〜ＢＬ３の一端が、ビット線デコーダ４に接続されている。又、ビット線ＢＬ０〜ＢＬ３の他端が、読み出し回路５に接続されている。一方、４本のワード線ＷＬ０〜ＷＬ３の両端が、ワード線デコーダ６，７に接続されている。

このように、２つのワード線デコーダ６，７をワード線ＷＬ０〜ＷＬ３の両端に配設することにより、例えば、偶数番目のワード線をワード線デコーダ６に接続し、奇数番目のワード線をワード線デコーダ７に接続するというように、ワード線ＷＬ０〜ＷＬ３をワード線デコーダ６とワード線デコーダ７とに交互に接続することができる。本実施の形態では、図１では具体的には図示してはいないが、このような接続形態が採用されている。かかる構成とすることにより、ワード線ＷＬ０〜ＷＬ３の間隔を小さくすることができると共に、ワード線デコーダ６，７の回路配置に関する自由度を大きくすることができる。

かかる記憶装置２１では、ビット線デコーダ４が、制御器（図示せず）からの指令に応じて、ビット線ＢＬ０〜ＢＬ３を選択する。又、ワード線デコーダ６，７は、制御器からの指令に応じて、ワード線ＷＬ０〜ＷＬ３を選択する。そして、ビット線デコーダ４とワード線デコーダ６，７とは、制御器からの指令がデータの書き込みであるか、またはデータの読み出しであるかに応じて、ビット線ＢＬ０〜ＢＬ３における選択されたビット線とワード線ＷＬ０〜ＷＬ３における選択されたワード線との間に、その電圧が所定の書き込み電圧Ｖｗである電気パルス（正確には、電圧パルス）、またはその電圧が所定の読み出し電圧Ｖｒである電気パルス（正確には、電圧パルス）を印加する。一方、読み出し時、読み出し回路５は、ビット線ＢＬ０〜ＢＬ３における選択されたビット線に流れる電流値を検出して、選択された記憶素子３に記憶されたデータを読み出し、これを制御器に向けて出力する。ここで、図２に示すビット線デコーダ４、読み出し回路５、ワード線デコーダ６，７等の周辺回路は、例えば、ＭＯＳＦＥＴにより構成される。又、記憶装置２１は、通常、半導体の製造プロセスにより作製される。

次に、本実施の形態に係る抵抗変化素子の構成について詳細に説明する。

図１に示す抵抗変化素子１は、対向する一対の電極層（図示せず）の間に抵抗変化材料からなる薄膜（以下、この薄膜を「抵抗変化薄膜」という）が配設され構成されている。この抵抗変化薄膜に、前記一対の対抗電極より所定の電気パルスを印加すると、低抵抗状態と高抵抗状態との間で、前記一対の対抗電極間の抵抗値が遷移する。ここで、この抵抗変化薄膜は、所定の電気パルスを印加しない限り、その遷移した後の状態を維持する。本実施の形態では、この低抵抗状態と高抵抗状態とに、各々、２値データの“０”及び“１”の何れか一方及び他方が割り当てられており、抵抗変化薄膜の状態を低抵抗状態と高抵抗状態との間で遷移させるために、極性の異なる電気パルスを印加する。このような、抵抗変化薄膜を構成するための抵抗変化材料としては、ペロブスカイト型遷移金属酸化物や、典型金属又は遷移金属の酸化物等を用いることができる。

具体的には、抵抗変化薄膜を構成するための抵抗変化材料としては、Ｐｒ_{（１−ｘ）}Ｃａ_ｘＭｎＯ_３（０＜ｘ＜１）、ＴｉＯ_２、ＮｉＯ_ｘ（ｘ＞０）、Ｃｕ_ｘＯ（ｘ＞０）等や、これらの置換体、又は、これらの混合物や積層構造物等が挙げられる。また抵抗変化材料は、これらの抵抗変化材料に限定されることはない。

次に、本実施の形態に係る電流抑制素子の構成について詳細に説明する。電流抑制素子は、対向する一対の導電体層の間に半導体層を配設することにより構成している。この構成は先に述べたＭＳＭダイオードと同じ構成であり、非線形の電気抵抗特性を示し、かつ電流−電圧特性が印加電圧の極性に対して実質的に対称となるため、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能である。電流抑制素子の電流−電圧特性は、導電体層と導電体層に隣接する半導体層との間に形成される電位障壁に大きく依存し、電位障壁が整流性を示すことにより非線形の電気抵抗特性が得られ、また電位障壁の高さを制御することにより、電流抑制素子が大電流を流すことができるようになるものである。

以下、本実施の形態に係る電流抑制素子の具体的な構成について、図面を参照しながら詳細に説明する。

図２は、本発明の実施の形態に係る電流抑制素子の構成を模式的に示す断面図である。

図２に示すように、電流抑制素子２は、第１の導電体層３１と、第２の導電体層３２と、これらの第１及び第２の導電体層３１，３２の間に配設された半導体層３３とにより構成されている。ここで、第１および第２の導電体層３１，３２は、タンタル（Ｔａ）と窒素（Ｎ）を含有するタンタル窒化物を含み、半導体層３３は、シリコン（Ｓｉ）と窒素（Ｎ）を含有するシリコン窒化物を含む。

タンタル窒化物は、Ｔａに対するＮの比（以下、この組成比を「ｘ」という）の小さい順から、 ＴａＮ_０．１ （ｘ＝０．１）、Ｔａ_２Ｎ （ｘ＝０．５）、ＴａＮ （ｘ＝１）、Ｔａ_５Ｎ_６ （ｘ＝１．２）、Ｔａ_４Ｎ_５ （ｘ＝１．２５）、Ｔａ_３Ｎ_５（ｘ＝１．６７）、 ＴａＮ_２（ｘ＝２）が挙げられる。タンタル窒化物は、前記７種類の様に、Ｔａに対するＮの比が異なった組成を持つ化合物を有することから、仕事関数の制御が容易であり、半導体層３３との間に形成される電位障壁の制御が容易であるといった利点を有する。特に、タンタル窒化物を第１および第２の導電体層３１，３２として使用することは、化合物中のＮの組成を変化させることにより、その物性を連続的に変化させることが可能であるため、より好ましい。

半導体層３３であるＳｉとＮを含有する材料は、いわゆるシリコン窒化物のことを示す。シリコン窒化物は、四配位の結合を形成するテトラヘドラル系アモルファス半導体を形成し、テトラヘドラル系アモルファス半導体は基本的には単結晶シリコンやゲルマニウムに近い構造をもっているため、Ｓｉ以外の元素を導入することによる構造の違いが物性に反映されやすいという特徴を有する。このため、シリコン窒化物を半導体層３３に適用すれば、シリコン窒化物の構造制御により半導体層３３の物性を制御することが容易で、従ってこれにより第１及び第２の導電体層３１，３２との間に形成される電位障壁の制御がより容易となるといった利点を有する。

さらに、第１および第２の導電体層３１，３２で適用されているタンタル窒化物は銅配線のバリア層として適用されていることや、半導体層３３で適用されているシリコン窒化物は半導体の製造工程において極一般的に使用される材料であることを踏まえると、タンタル窒化物およびシリコン窒化物は、半導体製造ラインの導入に起因する新たな不純物汚染の発生はなく、半導体製造ラインの保守保全上好ましい材料である。又、加工面では、成膜あるいはエッチング等に関して既存の設備の転用が容易であり、加工条件についても既存の成膜あるいはエッチング条件の転用で対応可能である、という利点を有する。

本願の発明者らは、第１および第２の導電体層３１，３２であるタンタル窒化物の組成を制御することにより、電流抑制素子２に、抵抗変化素子に大電流を流せる、すなわち１０００μＡ／μｍ²以上の電流密度で電流を流すことが可能であり（ブレークダウン電流が１０００μＡ／μｍ²以上）、オン／オフ電流比を少なくとも５０以上を実現することが可能であることを見い出した。

本実施の形態において、第１および第２の導電体層３１，３２を、膜厚５０ｎｍである金属Ｔａとタンタル窒化物ＴａＮ_０．１、Ｔａ_２Ｎ、Ｔａ_３Ｎ_５の４種で構成し、半導体層３３を膜厚１０ｎｍであるシリコン窒化物 ＳｉＮ_０．３に構成し、電流抑制素子２を作製した。このとき、Ｔａ、 ＴａＮ_０．１、Ｔａ_２Ｎ、Ｔａ_３Ｎ_５のＴａに対するＮの比、いわゆるＴａＮ_ｘにおけるｘは、順にｘ＝０、０．１、０．５、１．６７である。

第１および第２の導電体層３１，３２であるタンタル窒化物成膜は、反応性スパッタリングを用いており、スパッタリングで用いる不活性ガスＡｒと、窒化物形成における反応ガスＮ_２を同時に真空装置に流しながら、室温にて成膜を行なった。本実施の形態では、不活性ガスＡｒと反応ガスＮ_２を、ＴａではＡｒ／Ｎ_２ ＝ ４５／０ ｓｃｃｍ、ＴａＮ_０．１ではＡｒ／Ｎ_２＝４５／７ｓｃｃｍ、Ｔａ_２Ｎでは Ａｒ／Ｎ_２＝４５／１８ｓｃｃｍ、Ｔａ_３Ｎ_５では Ａｒ／Ｎ_２＝４５／２４ｓｃｃｍ を各適用し、５０ｎｍ膜厚の成膜を実施した。また反応ガスＮ_２を２５ｓｃｃｍ以上に適用しスパッタリングを試みたが、装置上のスペックにおいて放電せず、成膜が不可能であった。そのため、Ｔａに対するＮの比ｘが１．６７以上である（ｘ＞１．６７）タンタル窒化膜の作製は困難であった。

また、本実施の形態の導電体層３１，３２である各タンタル窒化物は、Ｘ線回折において組成およびその結晶構造を導出し、膜厚や膜表面形状は、走査型電子顕微鏡にて確認した。各タンタル窒化物の電気抵抗率は、シート抵抗値測定機から測定された値から、電気抵抗率を導出した。

本実施の形態の半導体層３３であるシリコン窒化物の成膜は、反応性スパッタリングを用いており、スパッタリングで用いる不活性ガスＡｒと、窒化物形成における反応ガスＮ_２を同時に真空装置に流しながら、室温にて成膜を行なった。また本実施の形態の半導体層であるシリコン窒化物、ＳｉＮ_０．３の、Ｓｉに対するＮの比は、ラザフォード後方散乱分光により求めた。シリコン窒化物層の膜厚はエリプソメトリー分光法を用いて確認した。またシリコン窒化物膜の表面形状は、走査型電子顕微鏡にて確認した。

以上により、基板上に第１の導電体層３１である膜厚５０ｎｍのタンタル窒化物を反応性スパッタリングで成膜し、その上に半導体層３３である膜厚１０ｎｍのシリコン窒化物を反応性スパッタリングで成膜し、その上に第２の導電体層３２である膜厚５０ｎｍのタンタル窒化物を反応性スパッタリングで成膜し、その後に通常のリソグラフィおよびドライエッチを適用することにより、導電体層の面積が０．４６μｕｍ × ０．４６μｍである電流抑制素子２を作製した。

図３は、第１および第２の導電体層３１，３２を膜厚５０ｎｍのＴａ、ＴａＮ_０．１、Ｔａ_２Ｎ、Ｔａ_３Ｎ_５の各タンタル窒化物で構成し、半導体層３３を膜厚１０ｎｍのＳｉＮ_０．３であるシリコン窒化物で構成し、導電体層の面積が０．４６μｍ × ０．４６μｍである、４種類の電流抑制素子２の電流−電圧特性を実験的に求めたものである。

図３より、第１及び第２の導電体層３１，３２をタンタル窒化物で構成し、半導体層３３をシリコン窒化物で構成した電流抑制素子２は、非線形の電気抵抗特性を示している。また、第１および第２の導電体層３１，３２であるタンタル窒化物の、Ｔａに対するＮの比ｘが大きくなるにつれ、どの電圧範囲においても、電流が多く流れていることが確認できる。特に、Ｔａに対するＮの比ｘが０．５および１．６７である、いわゆるＴａ_２ＮおよびＴａ_３Ｎ_５を第１および第２の導電体層３１，３２とする電流抑制素子２は、Ｔａに対するＮの比ｘが０および０．１である、いわゆるＴａおよびＴａＮ_０．１を第１および第２の導電体層３１，３２とする電流抑制素子２よりも、格別に電流が多く流れていることが確認できる。この事実から、Ｔａに対するＮの比ｘが、０．５≦ｘ≦１．６７であるタンタル窒化物を第１および第２の導電体層３１，３２とすることが望ましいことがわかる。また図３を見ると、第１および第２の導電体層３１，３２であるタンタル窒化物の、Ｔａに対するＮの比ｘが大きくなるにつれ、ブレークダウン（所定以上の電流が流れることによって極性の異なる電圧パルスをかけても電流抑制素子が非線形の電気抵抗特性を示さない現象）しない上限の電流、いわゆるブレークダウン電流が増加し、ｘ＝０．５およびＸ＝１．６７では１０００μＡ／μｍ^２を上回っていることが確認できる。

図４は、図３に示す、第１および第２の導電体層３１，３２を膜厚５０ｎｍのＴａ、ＴａＮ_０．１、Ｔａ_２Ｎ、Ｔａ_３Ｎ_５の各タンタル窒化物で構成し、半導体層３３を膜厚１０ｎｍのＳｉＮ_０．３であるシリコン窒化物で構成し、導電体層の面積が０．４６μｕｍ × ０．４６μｍである、４種類の電流抑制素子２の電流−電圧特性から求めた、Ｔａに対するＮの比ｘとブレークダウン電流との関係を示したものである。

図４を見ると、第１および第２の導電体層３１，３２であるタンタル窒化物の、Ｔａに対するＮの比ｘが大きくなるにつれ、ブレークダウン電流が増加していることが確認できる。また、Ｔａに対するＮの比ｘ が０．５、１．６７であるいわゆるＴａ_２Ｎ、Ｔａ_３Ｎ_５の各タンタル窒化物でのブレークダウン電流は、少なくとも１０００μＡ／ｕｍ^２以上であり、抵抗変化素子に１０００μＡ／μｍ^２以上の電流密度で電流を流すことが可能であることが確認できる。

Ｔａ_２ＮおよびＴａ_３Ｎ_５の場合は、発明の解決課題で挙げている１０００μＡ／μｍ^２を超えているので、Ｔａに対するＮの比ｘが、０．５≦ｘ≦１．６７であるタンタル窒化物を第１および第２の導電体層３１，３２とすることが望ましい。

図５は、図３に示す、第１および第２の導電体層３１，３２を膜厚５０ｎｍのＴａ、ＴａＮ_０．１、Ｔａ_２Ｎ、Ｔａ_３Ｎ_５の各タンタル窒化物で構成し、半導体層３３を膜厚１０ｎｍのＳｉＮ_０．３であるシリコン窒化物で構成し、導電体層の面積が０．４６μｍ × ０．４６μｍである、４種類の電流抑制素子２の電流−電圧特性から求めた、Ｔａに対するＮの比ｘとオン／オフ電流比の関係を実験的に求めたグラフである。

図５を見ると、第１および第２の導電体層３１，３２であるタンタル窒化物の、Ｔａに対するＮの比ｘが、ｘ=０およびｘ＝０．１の場合には、オン／オフ電流比が５０未満であるが、ｘ＝０．５およびｘ＝１．６７では、オン／オフ電流比が９０以上となり大幅に改善していることがわかる。

以上により、第１および第２の導電体層３１，３２であるタンタル窒化物（ＴａＯｘ）のｘの値を０．５乃至１．６７とすることにより、電流抑制素子２のブレークダウン電流を１０００μＡ／μｍ^２以上にすることができ、かつオン／オフ電流比が５０以上確保できることがわかった。

次に、本実施の形態にて確認された事項である、第１および第２の導電体層３１，３２であるタンタル窒化物のＴａに対するＮの比ｘが大きくなるにつれて、電流抑制素子２に流れる電流が増加する点、ブレークダウン電流が増加する点、オン／オフ電流比が増加する点、の３点の発現した理由について説明する。

本実施の形態にて、第１および第２の導電体層３１，３２のタンタル窒化物は、Ｔａに対するＮの比ｘが高くなるほど、窒化の、Ｔａに対する割合が高くなっているために電気抵抗率が高くなり、電流が流れにくくなる傾向を有する。しかしながら、図３によれば、ｘの値を増加させると、逆に同じ電圧に対する電流の大きさは増大している。このことから、電流の流れを支配している因子は、導電体層３１，３２（タンタル窒化物）の電気抵抗率ではなく、ＭＳＭダイオードを構成している第１および第２の導電体層３１，３２と半導体層３３の界面に形成される電位障壁の高さが低下することにより、界面において電流が流れやすくなったのではないかと推測できる。また、第１および第２の導電体層３１，３２と半導体層３３の界面において、電流が流れやすくなっていることから、界面に発生する抵抗が小さくなり、ブレークダウンという一種の絶縁破壊のような現象が起こりにくくなったのではないかと推測できる。また、タンタル窒化物のＴａに対するＮの比ｘが大きいほうが、半導体層との界面状態がより平滑になることも考えられる。

オン・オフ比は、タンタル窒化物のＴａに対するＮの比ｘが大きくなるにつれて、オフ領域のリーク電流も増加しているが、オン領域の電流増加がオフ領域の電流増加を上回ったために、改善したと考えられる。

以上のように、電流抑制素子２を構成することにより、非線形の電気抵抗特性を示し、かつ電流−電圧特性が印加電圧の極性に対して実質的に対称であり、かつ、抵抗変化素子に大電流を流すことが可能な電流抑制素子２を得ることができる。よって、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ抵抗変化素子１に大電流を流すことが可能である記憶素子３及びそれを備える記憶装置２１を提供することが可能になる。

本発明に係る記憶素子および記憶装置は、極性の異なる電気パルスを印加する場合でも書き込みディスターブの発生を防止することが可能であり、かつ金属酸化物材料を用いて抵抗変化素子を構成する場合でも問題無くデータを書き込むことが可能であるため、例えば、抵抗変化記憶素子に流れる電流を制御する電流抑制素子を備えた記憶装置などに用いれば好適である。

抵抗変化素子を記憶素子として備える本発明の記憶装置の構成を模式的に示すブロック図 本発明の電流抑制素子の実施形態に係る構成を模式的に示す断面図 本発明の実施の形態に係る電流抑制素子の電圧−電流特性を示す図 本発明の実施の形態に係る第１および第２の導電体層であるタンタル窒化物のＴａに対するＮの比ｘと、図３の電圧−電流特性から導出されたブレークダウン電流との関係を示す図 本発明の実施の形態に係る第１および第２の導電体層であるタンタル窒化物のＴａに対するＮの比ｘと、図３の電圧−電流特性から導出されたオン／オフ電流比との関係を示す図 電流抑制素子の電圧−電流特性を模式的に示す特性図であり、（ａ）バリスタ等の二端子素子の特性図（ｂ）ショットキーダイオードの特性図

符号の説明

１ 抵抗変化素子
２ 電流抑制素子
３ 記憶素子
３ａ 記憶素子（選択記憶素子）
４ ビット線デコーダ
５ 読み出し回路
６，７ ワード線デコーダ
１１ 立体交差部
２０ 記憶素子アレイ
２１ 記憶装置
３１ 第１の導電体層
３２ 第２の導電体層
３３ 半導体層
ＷＬ０〜ＷＬ３ ワード線
ＢＬ０〜ＢＬ３ ビット線

Claims (4)

1. 極性が正または負の電気パルスの印加によってその抵抗値が変化し、前記変化した抵抗値を維持する抵抗変化素子と、
   前記抵抗変化素子に流れる電流を抑制する電流抑制素子とを備え、
   前記電流抑制素子は、第１の導電体層と、前記第１の導電体層の上に形成される半導体層と、前記半導体層の上に形成される第２の導電体層とを備え、
   前記第１または第２の導電体層は、タンタルと窒素を含有するタンタル窒化物を含み、
   前記半導体層は、シリコンと窒素を含有するシリコン窒化物を含む記憶素子。
2. 前記第１または第２の導電体層を形成するタンタル窒化物をＴａＮ_Ｘと表記した場合に、
   ０．５≦ｘ≦１．６７
   であることを特徴とする、請求項１に記載の記憶素子。
3. 前記第１または第２の導電体層がＴａ₂ＮまたはＴａ₃Ｎ₅であることを特徴とする、請求項１に記載の記憶素子。
4. 複数の請求項１記載の記憶素子と、
   複数のビット線と、
   前記複数のビット線に各々立体交差する複数のワード線と、を備え、
   前記記憶素子は前記抵抗変化素子と前記電流抑制素子との直列回路を備え、
   前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、前記各々の部分において、前記直列回路の一端がその対応する前記ビット線に、前記直列回路の他端がその対応する前記ワード線に、各々接続されている記憶装置。

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