JP2011237239A - 計時機能付き電子機器およびその制御方法 - Google Patents

Abstract

【課題】基準クロック信号などを計時以外の処理に用いる場合に周波数誤差の影響を他の処理において抑制する。
【解決手段】基準クロック信号ＭＣＫの周波数の誤差を示す論理緩急設定データＤsetに基づいて分周比を調整して時計クロック信号を生成する分周回路と、基準クロック信号ＭＣＫに同期した局部発振信号２７０ａを生成するＰＬＬ回路２６０およびＶＣＯ２７０と、論理緩急設定データＤsetに基づいて、局部発振信号２７０ａの周波数を補正するようにＰＬＬ回路２６０を制御する基準クロック補正部２５０とを備える。
【選択図】図５

Description

本発明は、計時機能付き電子機器およびその制御方法に関する。

近年、電波時計が普及しつつある。電波時計は、放送局から送られる信号を、電波時計に設けられた受信部で受信して、自動的に時刻合わせを実行する。
このような電波時計において、計時用の発振回路で生成された基準クロック信号を用いて、電波を受信する周波数を設定する技術が知られている（特許文献１参照）。

特開平２００４−２９４２５７号公報

上述した技術では、計時用の発振回路を受信用の発振回路と兼用できるといった利点があるが、発振回路の基準クロック信号の周波数に誤差があると、正確に受信周波数を設定できないといった問題がある。すなわち、時計用の基準クロック信号を計時以外の処理に用いる場合、当該処理には基準クロック信号の周波数誤差が反映されてしまうといった問題があった。

本発明は、基準クロック信号などを計時以外の処理に用いる場合に周波数誤差の影響を他の処理において抑制することを解決課題とする。

この課題を解決するために、本発明に係る計時機能付き電子機器は、基準クロック信号を発振する発振回路と、前記基準クロック信号の周波数の誤差を示す誤差データを保持する保持部と、前記基準クロック信号を分周して時計クロック信号を生成する分周回路と、前記誤差データに基づいて前記分周回路の分周比を調整する調整部と、前記時計クロック信号に基づいて内部時刻を計時する時刻計時部と、前記基準クロック信号に基づいて、当該基準クロック信号に同期した第１信号を生成する信号生成部と、前記誤差データに基づいて、前記第１信号の周波数を補正するように前記信号生成部を制御する補正部と、を備える。
この発明によれば、時計クロック信号は誤差データによって周波数が補正されるため、精度を向上させることができ、さらに、その誤差データを用いて第１信号の周波数を補正したので、基準クロック信号が有る程度の誤差を有していても、第１信号の周波数の精度を向上させることができる。

ここで、前記信号生成部は、制御信号に応じた周波数の前記第１信号を発生する信号発生部と、前記基準クロック信号と前記第１信号とに基づいて前記制御信号を生成するＰＬＬ回路とを備え、前記補正部は、前記誤差データに基づいて前記制御信号を補正するように前記ＰＬＬ回路を制御することが好ましい。この場合、誤差データに基づいて制御信号が補正されるので、第１信号の周波数は、基準クロック信号の周波数よりも誤差が低減し、精度を向上させることができる。

さらに、前記ＰＬＬ回路は、前記第１信号をカウントし、カウント値が第１基準値に達すると第１比較信号を発生する第１カウンターと、前記基準クロック信号をカウントし、カウント値が第２基準値に達すると第２比較信号を発生する第２カウンターと、前記第１比較信号と前記第２比較信号とを位相比較して誤差信号を生成する位相比較回路と、前記誤差信号の高域周波数成分を除去して前記制御信号を生成するループフィルターとを備え、 前記補正部は、前記誤差データに基づいて、前記基準クロック信号の周波数の誤差が前記第１信号の周波数に反映される度合いが小さくなるように前記第１基準値および前記第２基準値を設定することが好ましい。この場合、第１基準値と第２基準値を誤差データに基づいて設定するので、基準クロック信号の周波数誤差を加味して第１信号の周波数と基準クロック信号の周波数の関係を設定することができる。

次に、本発明に係る他の計時機能付き電子機器は、基準クロック信号を発振する発振回路と、前記基準クロック信号の周波数の誤差を示す誤差データを保持する保持部と、前記基準クロック信号を分周して時計クロック信号と分周クロック信号とを生成する分周回路と、前記誤差データに基づいて前記分周回路の分周比を調整する調整部と、前記時計クロック信号に基づいて内部時刻を計時する時刻計時部と、前記分周クロック信号に基づいて、当該分周クロック信号に同期した第１信号を生成する信号生成部と、前記誤差データに基づいて、前記第１信号の周波数を補正するように前記信号生成部を制御する補正部と、を備える。
この発明によれば、時計クロック信号は誤差データによって周波数が補正されるため、精度を向上させることができ、さらに、その誤差データを用いて第１信号の周波数を補正したので、基準クロック信号が有る程度の誤差を有していても、第１信号の周波数の精度を向上させることができる。

ここで、前記信号生成部は、制御信号に応じた周波数の前記第１信号を発生する信号発生部と、前記分周クロック信号と前記第１信号とに基づいて前記制御信号を生成するＰＬＬ回路とを備え、前記補正部は、前記誤差データに基づいて前記制御信号を補正するように前記ＰＬＬ回路を制御する、ことを特徴とする。この場合、誤差データに基づいて制御信号が補正されるので、第１信号の周波数は、基準クロック信号の周波数よりも誤差が低減し、精度を向上させることができる。

さらに、前記ＰＬＬ回路は、前記第１信号をカウントし、カウント値が第１基準値に達すると第１比較信号を発生する第１カウンターと、前記分周クロック信号をカウントし、カウント値が第２基準値に達すると第２比較信号を発生する第２カウンターと、前記第１比較信号と前記第２比較信号とを位相比較して誤差信号を生成する位相比較回路と、前記誤差信号の高域周波数成分を除去して前記制御信号を生成するループフィルターとを備え、 前記補正部は、前記誤差データに基づいて、前記基準クロック信号の周波数の誤差が前記第１信号の周波数に反映される度合いが小さくなるように前記第１基準値および前記第２基準値を設定する、ことを特徴とする。この場合、第１基準値と第２基準値を誤差データに基づいて設定するので、基準クロック信号の周波数誤差を加味して第１信号の周波数と分周クロック信号の周波数の関係を設定することができる。

上述した電子機器において、前記第１信号は局部発振信号であり、前記信号発生部は、局部発振回路であり、前記局部発振信号を用いて受信信号を周波数変換するミキサ回路と、 前記ミキサ回路の出力信号の所定帯域を通過させて中間周波数信号を生成するバンドパスフィルターと、前記中間周波数信号を復調する復調部とを備えることが好ましい。バンドパスフィルターの通過帯域は固定であるので、局部発振信号の周波数に誤差があると、感度が低下するが、この発明によれば、局部発振信号の周波数は誤差データによって補正されているので、受信性能を向上させることができる。

次に、本発明に係る計時機能付き電子機器の制御方法は、基準クロック信号を発振する発振回路と、前記基準クロック信号の周波数の誤差を示す誤差データを保持する保持部を備えた電子機器を前提とし、前記基準クロック信号を分周して時計クロック信号を生成し、前記誤差データに基づいて分周比を調整し、前記時計クロック信号に基づいて内部時刻を計時し、その周波数を前記誤差データに基づいて補正しつつ、前記基準クロック信号又は当該基準クロック信号を分周して得た分周クロック信号に基づいて、前記基準クロック信号又は前記分周クロック信号に同期した第１信号を生成する、ことを特徴する。
この発明によれば、時計クロック信号は誤差データによって周波数が補正されるため、精度を向上させることができ、さらに、その誤差データを用いて第１信号の周波数を補正したので、基準クロック信号が有る程度の誤差を有していても、第１信号の周波数の精度を向上させることができる。

本発明の一実施形態である電波時計１００の構成を示すブロック図である。 制御回路部３０の構成を示すブロック図である。 論理緩急設定データＤsetと補正量の関係を示す図表である。 分周回路３５と論理緩急制御部３４の構成を示すブロック図である。 受信回路部２０の構成を示すブロック図である。 ＰＬＬ回路２６０と周辺構成を示すブロック図である。 バンドパスフィルターの周波数特性を示すグラフである。 電波時計の製造工程における論理緩急の調整手順を示すフローチャートである。 電波時計１００における標準電波の受信動作を示すフローチャートである。

＜１．実施形態＞
以下、本発明の実施の形態を図面に基づいて説明する。
図１に実施形態の電波時計１００の構成を示す。電波時計１００は、時刻情報が重畳された長波標準電波を受信するアンテナ１０と、アンテナ１０で受信した長波標準電波を処理してタイムコードＴＣＯを出力する受信回路部２０と、装置全体を制御する制御回路部３０と、時針、分針、秒針等の指針およびその指針を駆動するモータ等で構成された時刻表示部４０と、時刻表示部４０を制御する表示回路部５０と、所定のタイミングで時刻表示部４０の指針の針位置が基準位置にあるかを検出する針位置検出回路５５と、各回路を駆動する電源としての二次電池６０と、光電変換により発電するソーラーパネル６５と、各回路への電源供給および二次電池６０への充電を制御する電源制御回路部７０、および利用者が各種の操作を行う外部操作部材８０を備える。

図２に制御回路部３０の構成を示す。制御回路部３０は、ＣＰＵ３１を備える。ＣＰＵ３１は、所定のプログラムを実行することにより、受信回路部２０の動作を制御するパワーオン信号ＰやシリアルデータＳを生成する受信回路制御部３１ａ、現在時刻を計時して内部時刻情報を生成する時刻カウンター３１ｂ、内部時刻情報を修正する内部時刻修正制御部３１ｃとして機能する。ＴＣＯデコード部３８は、受信回路部２０から供給されるタイムコードＴＣＯをデコードして、現在時刻を示す外部時刻情報を生成して、内部時刻修正制御部３１ｃに供給する。また、シリアルデータＳは、受信局を指定しアンテナの同調を取るための同調データＤａ、受信周波数を選択するための選択データＤｂ、受信回路部２０を制御するための各種の制御データ、および後述する論理緩急設定データＤsetを含む。シリアルデータＳは、シリアルインターフェース部３７を介して出力される。

内部時刻修正制御部３１ｃは、内部時刻情報と外部時刻情報とを比較して、それらの差分を示す差分時刻情報を生成する。そして、差分時刻情報が所定範囲内にある場合には、正しい外部時刻情報を取得したと判断し、内部時刻情報に差分時刻情報を加算して得た表示時刻情報を生成し、これを表示回路部５０に供給する。なお、外部時刻情報の正否の判断手法は、従来の電波時計で利用されている各種方法を採用できる。例えば、６８分等のように非存在の時間や日になっていないかという点、あるいは、連続して受信した外部時刻情報であればそれぞれが１分毎の外部時刻情報となっていると予測されるところ、各外部時刻情報がそのような時刻になっているかという点などから、外部時刻情報の正否を判定してもよい。

発振回路３２は、水晶振動子等の基準発振源を高周波発振させ、基準クロック信号ＭＣＫを生成する。この例の基準クロック信号ＭＣＫの周波数は3２.768ＫＨｚである。基準クロック信号ＭＣＫはバッファ３６を介して受信回路部２０に供給される。バッファ３６は、パワーオン信号Ｐがアクティブの場合にのみ基準クロック信号ＭＣＫを受信回路部２０に出力する。したがって、受信回路部２０は標準電波を受信中にのみ基準クロック信号ＭＣＫを出力するので消費電力を削減することができる。

また、分周回路３５は基準クロック信号ＭＣＫを分周して所定の時計クロック信号ＣＫ（例えば１Ｈｚの信号）を出力する。時計クロック信号ＣＫは時刻カウンター３１ｂにおいてカウントされ、内部時刻情報が生成される。ところで、基準クロック信号ＭＣＫの周波数は、正確に3２.768ＫＨｚであるわけではなく、水晶振動子の発振周波数のバラツキなどに起因して一定の誤差を含んでいる。このため、固定の分周比で基準クロック信号ＭＣＫを分周すると、時計クロック信号ＣＫの周波数に誤差が含まれることなる。

そこで、本実施形態では、基準クロック信号ＭＣＫの周波数を予め測定し、測定された周波数に基づいて論理緩急設定データＤsetを生成し、これをデータ記憶部３３に記憶している。論理緩急設定データＤsetは、論理緩急制御部３４の動作を制御するデータであり、基準クロック信号ＭＣＫの誤差を示す。すなわち、論理緩急設定データＤsetは、誤差データしても機能する。また、データ記憶部３３は、ＥＥＰＲＯＭやフラッシュメモリなどの不揮発性メモリである。なお、論理緩急設定データＤsetを記憶するデータ記憶部３３は、不揮発性メモリに限られない。例えば、基板上に形成された配線パターンをレーザーなどで切断、或いは半田による配線パターンの接続などによって論理緩急設定データＤsetを記憶させてもよい。すなわち、論理緩急設定データＤsetを記憶する手段は、メモリのみならずデジタルデータを保持する保持部であればよい。

図３に論理緩急設定データＤsetと補正量の関係を示す。この例の論理緩急設定データＤsetは５ビットで構成され、遅れを１５段階［ステップ１〜ステップ１５］、進みを１５段階［ステップ-１〜ステップ-１５］で補正できる。この結果、１.１5ppm刻みで-１7.２5ppmから+１7.２5ppmまでの範囲で緩急補正が可能となる。
一般に、時計で使用される3２.768ＫＨｚの水晶振動子は精度のバラツキが±２0ppmのものであり、５ビットの調整量で実用的な補正が可能である。例えば、3２.768ＫＨｚの基準クロック信号ＭＣＫが、5ppm低い周波数であった場合、論理緩急のステップは「４」となり、4.60ppmだけ進めるデータとなる。また、論理緩急設定データＤsetのビット数を増加させれば、調整範囲を拡げることができ、安価であるが精度のバラツキが大きい水晶振動子を使用可能となる。

図４に分周回路３５と論理緩急制御部３４のブロック図を示す。分周回路３５は、複数の分周器３５１を備える。分周器３４１はセット端子Ｓ及びリセット端子Ｒを有し、入力信号を１／２分周して出力信号を生成する。例えば、Ｔフリップフロップで構成される。この例では３２ＫＨｚの基準クロック信号ＭＣＫが、３２ＫＨｚ（３２７６８Ｈｚ）→１６ＫＨｚ（１６３８４Ｈｚ）→８ＫＨｚ（８１９２Ｈｚ）→４ＫＨｚ（４０９６Ｈｚ）→２ＫＨｚ（２０４８Ｈｚ）→１ＫＨｚ（１０２４Ｈｚ）→５１２Ｈｚ→……１Ｈｚとなるように分周され、最終的に１Ｈｚの時計クロック信号ＣＫが出力される。

また、各分周器３５１は、セット端子ＳにＨレベル信号が入力された際には、出力Ｑを強制的にＨレベル信号とし、リセット端子ＲにＨレベル信号が入力された際には、出力Ｑを強制的にＬレベル信号とするように構成されている。さらに、２ＫＨｚの分周信号Ｆ２Ｋを出力する分周器３５１には、２ＫＨｚの分周信号を１／４周期進ませた信号Ｆ２ＫＭを出力する端子Ｍが設けられている。また、１ＫＨｚの分周信号Ｆ１Ｋを出力する分周器３５１には、１ＫＨｚの分周信号を１／４周期進ませてかつ反転した信号ＸＦ１ＫＭを出力する端子ＸＭが設けられている。

タイマー３４１は、分周回路３５からの出力信号（本実施形態では１Ｈｚ）を利用して設定された時間をカウントできるように構成されている。具体的には、本実施形態では、タイマー３４１は１０秒タイマーとして設定されており、タイマー３４１を用いて１０秒がカウントされたら、信号を論理緩急タイミングパルス形成回路３４２に出力するように構成されている。論理緩急タイミングパルス形成回路３４２は、タイマー３４１からの出力信号に基づいて１０秒毎のタイミングでアクティブ（Ｈレベル）になる論理緩急タイミングパルス（ＦＶＣＷ）を出力するように構成されている。

論理緩急タイミングパルス（ＦＶＣＷ）は、信号遅延吸収回路３４３に入力されている。信号遅延吸収回路３４３は、事前変化信号発生回路３４３Ａと、変化タイミング同期回路３４３Ｂとにより構成されている。事前変化信号発生回路３４３Ａは、ＯＲゲート３４３１、ＮＡＮＤゲート３４３２，３４３３を備えて構成されている。ＯＲゲート３４３１は、前記信号Ｆ２ＫＭと、信号ＸＦ１ＫＭとの論理和信号Ｂを出力する。ＮＡＮＤゲート３４３２には、論理和信号ＢとＮＡＮＤゲート１６８の出力Ｃとが入力されている。また、ＮＡＮＤゲート３４３２の出力は、論理緩急タイミングパルス（ＦＶＣＷ）とともに、ＮＡＮＤゲート３４３３に入力され、ＮＡＮＤゲート３４３３は事前変化信号Ｃを出力するように構成されている。

変化タイミング同期回路３４３Ｂは、前記事前変化信号Ｃがデータ入力とされ、基準クロック信号ＭＣＫから２段目の分周器３５１の出力である８ＫＨｚの信号ＴＴＴがクロック入力とされたフリップフロップによって構成されている。このため、変化タイミング同期回路３４３Ｂは、前記事前変化信号Ｃの変化を、８ＫＨｚの信号に同期して変化させた信号ＱＱＱを出力している。

論理緩急パルス形成回路３４４は、信号遅延吸収回路３４３の変化タイミング同期回路１６１からの出力信号ＱＱＱと、源振信号３２ＫＨｚの信号とが入力され、３２ＫＨｚの半周期分の幅のワンショットパルスを形成し、起動制御信号である論理緩急パルスＶＣＷとして出力するように構成されている。具体的には、出力信号ＱＱＱと源振信号Ａとを利用して信号Ｅを形成し、この信号Ｅおよび信号ＱＱＱをＮＯＲゲートに入力することで論理緩急パルス（ＶＣＷ）を形成している。

なお、変化タイミング同期回路３４３Ｂに入力される信号ＴＴＴと、論理緩急パルス形成回路３４４に入力される信号Ａとは、論理緩急タイミングパルス（ＦＶＣＷ）がＨレベル信号の場合のみ各回路３４３Ｂ，３４４に入力されるように設定されており、これにより各信号が常時入力されている場合に比べて消費電力を低減している。具体的には、３２ＫＨｚの源振信号と論理緩急タイミングパルス（ＦＶＣＷ）とが入力されるＡＮＤゲート３４５と、８ＫＨｚの信号と論理緩急タイミングパルス（ＦＶＣＷ）とが入力されるＡＮＤゲート３４６とを設け、これらの各ＡＮＤゲート３４５，３４６の出力を信号Ａや信号ＴＴＴとすればよい。分周回路ＳＥＴ／ＲＥＳＥＴ回路３４６は、論理緩急設定データＤsetに応じて各分周器３５１のセット端子Ｓまたはリセット端子Ｒにパルス信号を入力し、各分周器３５１をセットまたはリセットできるように構成されている。

このような構成の論理緩急制御部３４では、５個の分周器３５１をセット、リセット状態に制御できるため、５ビットの論理緩急装置となり、３２段階で緩急量を調整できるように構成されている。0.２64秒/日が図３に示す１ステップ（１.１5ppm）に相当する。運用時においては、論理緩急パルス（ＶＣＷ）は通常Ｌレベル信号であるため、分周回路ＳＥＴ／ＲＥＳＥＴ回路３４６は、各分周器３５１のセット端子やリセット端子にＬレベル信号を入力する。このため、各分周器３５１は、強制的にセット、リセットされることなく、基準クロック信号ＭＣＫを順次分周して出力する。

運用が開始されて分周回路３５から１Ｈｚの信号が出力されると、１０秒タイマー３４１がスタートし、この１Ｈｚの出力はタイマー３４１でカウントされる。そして、タイマー３４１で１０秒経過がカウントされると、タイマー３４１からの信号により、論理緩急タイミングパルス形成回路３４２は１０秒間隔でアクティブ（Ｈレベル）にされる論理緩急タイミングパルス（ＦＶＣＷ）を出力する。

論理緩急タイミングパルス（ＦＶＣＷ）がＨレベルになると、事前変化信号発生回路３４３Ａにより、前記事前変化信号Ｃが変化タイミング同期回路３４３Ｂに入力される。ここで、前記事前変化信号Ｃは、信号Ｆ２ＫＭ、信号ＸＦ１ＫＭ等を利用して形成されるが、これらの信号は、基準クロック信号ＭＣＫから４，５段目の分周器３５１で形成されるため、分周回路３５の駆動電圧が低い状態では、各分周器３５１での遅延が累積され、信号Ｃは基準クロック信号ＭＣＫに比べて大きな遅延（例えば、約１５．３μｓｅｃ以上）を含むようになる。この信号Ｃは、変化タイミング同期回路３４３Ｂに入力され、その変化タイミングは、遅延の少ない低遅延信号である信号Ｆ８Ｋに同期して信号ＱＱＱとして出力される。

すなわち、信号Ｃは、論理緩急タイミングパルス（ＦＶＣＷ）によって１０秒毎に、ＨレベルからＬレベルに変化する。但し、この変化タイミングは、各信号Ｆ２ＫＭと信号ＸＦ１ＫＭが遅延を含んでいるため、源振信号に対してその半周期分以上遅れている。一方で、事前変化信号発生回路３４３Ａは、論理緩急タイミングパルス（ＦＶＣＷ）がアクティブ（Ｈレベル信号）に変化した時点から、信号Ｆ８Ｋの３周期分経過後に、信号ＣがＨレベルからＬレベルに変化するように設定され、その１周期分後、つまり論理緩急タイミングパルス（ＦＶＣＷ）が「Ｈ」から「Ｌ」に変化した時点から、信号Ｆ８Ｋの４周期分経過後に信号ＱＱＱが「Ｈ」から「Ｌ」に変化するように設定されている。この際、変化タイミング同期回路３４３Ｂからの出力ＱＱＱは、同期をとる低遅延信号（８ＫＨｚ）は基準クロック信号ＭＣＫに対して遅れが殆ど無いため、出力ＱＱＱの信号変化タイミングも基準クロック信号ＭＣＫに対する遅れが殆ど無くなり、信号遅延が吸収される。なお、変化タイミング同期回路３４３Ｂでは、信号Ｃが低遅延信号の１周期分以上遅延した場合には、前記タイミングで信号ＱＱＱを変化させることができないが、通常、分周回路３５による遅延がこのように大きくなることはないため、上記タイミングで確実に信号ＱＱＱを変化させることができる。

そして、前記論理緩急パルス形成回路３４４では、この源振信号に対する遅れが殆ど無い信号ＱＱＱを利用するため、論理緩急パルス（ＶＣＷ）を確実に出力できる。１０秒間隔で、論理緩急パルス（ＶＣＷ）が出力されると、論理緩急設定データＤsetが読み込まれ、この設定に応じて、各分周器３５１のセット端子Ｓやリセット端子Ｒに適宜Ｈレベル信号が入力され、このＨレベル信号が入力された各分周器３５１は、強制的にセット（Ｈレベル）あるいはリセット（Ｌレベル）とされ、所定の緩急処理つまり分周比の調整が行われる。このようにして論理緩急設定データＤsetに基づいて、分周比の調整が行われるので、基準クロック信号ＭＣＫの周波数にバラツキがあってもこれを抑制して精度の高い時計クロック信号ＣＫを得ることができる。

次に、受信回路部２０の詳細について説明する。図５に受信回路部２０の構成を示す。受信回路部２０は、ＩＣモジュール２１と、デコード回路２２と、レジスター２３とを備え、制御回路部３０から供給されるパワーオン信号Ｐがアクティブになると、動作を開始する。また、同調データＤａ、選局データＤｂ、及び論理緩急データＤsetを含むシリアルデータＳが制御回路部３０から供給される。シリアルデータＳはデコード回路２２によってデコードされ、レジスター２３に格納される。したがって、レジスター２３を参照することによって、同調データＤａや選局データＤｂ、あるいは論理緩急設定データＤsetを得ることができる。本実施形態の受信回路部２０では、例えば、４０ＫＨｚ、６０ＫＨｚ、６８．５ＫＨｚ、７５ＫＨｚ、および７７．５ＫＨｚといった世界各国の標準電波を受信可能である。
同調回路２１０は、複数のコンデンサを備える。同調データＤａは受信周波数に応じて、共振回路を構成するコンデンサを指定する。同調回路２１０は、同調データＤａに基づいて複数のコンデンサを選択し、選択されたコンデンサとアンテナ１０との間で共振回路を構成するようになっている。同調回路２１０の出力信号は増幅回路２２０によって増幅され、ミキサ回路２３０に供給される。選局データＤｂは、受信周波数を指定するデータであり、基準クロック補正部２５０に供給される。

ミキサ回路２３０は増幅回路２２０から出力される受信信号２２０ａとＶＣＯ２７０から供給される局部発振信号２７０ａとを混合する。これによって、受信信号２２０ａの周波数が局部発振信号２７０ａの周波数に変換される。なお、ＶＣＯ２７０は、制御信号２６０ａに応じた周波数で発振する電圧制御発振回路であって、局部発振回路として機能する。

バンドパスフィルター２４０は、中間周波数に変換された信号を抽出するために用いられる。具体的には、ＩＣモジュール２１に形成されるトランジスタを用いたスイッチドキャパシタフィルターなどのアクティブフィルターで構成することができる。また、水晶振動子を用いて構成してもよい。水晶振動子を用いる場合は、外付けの素子が増加して回路規模が大きくなるが、狭帯域フィルターを構成できるので感度を向上させることができ、さらに消費電力を削減できるといった利点がある。

バンドパスフィルター２４０の出力信号は中間増幅回路２４１によって増幅され、包連線検波回路２４２に供給される。包連線検波回路２４２は、中間周波数成分を除去して、ベースバンド信号２４２ａを復調する。二値化回路２４３は、ベースバンド信号２４２を閾値と比較して二値化してタイムコードＴＣＯを生成する。また、ベースバンド信号２４２ａは、ＡＧＣ回路２８０に供給され、そこで振幅が抽出され、振幅を一定にするように増幅回路２２０のゲインを調整する制御信号が生成される。

次に、ＰＬＬ回路２６０は、局部発振信号２７０ａが基準クロック信号ＭＣＫに同期するようにＶＣＯ２７０に供給する制御信号２６０ａを生成する。図６にＰＬＬ回路２６０及びその周辺回路のブロック図を示す。ＰＬＬ回路２６０は、プログラマブルカウンター２６１と、基準カウンター２６２と、位相比較回路２６３と、ループフィルター２６４とを備える。プログラマブルカウンター２６１および基準カウンター２６２の分周比は、論理緩急設定データＤset及び選局データＤｂに基づいて、基準クロック補正部２５０が設定する。プログラマブルカウンター２６１は、局部発振信号２７０ａをカウントし、カウント値が第1設定データＸ１の第1基準値と一致すると第1比較信号２６１ａを位相比較回路２６３に供給する一方、基準カウンター２６２は、基準クロック信号ＭＣＫをカウントし、カウント値が第２設定データＸ２の第２基準値と一致すると第２比較信号２６２ａを位相比較回路２６３に供給する。位相比較回路２６３は、第1比較信号２６１ａと第２比較信号２６２ａの位相を比較して、位相誤差を示す誤差信号２６３ａをループフィルター２６４に供給する。このように、プログラマブルカウンター２６１及び基準カウンター２６２には、各国の標準電波に対応してカウント値が設定される。これにより、プログラマブルカウンター２６１及び基準カウンター２６２の分周比を切り替えてＶＣＯ２７０の発振周波数を変更することが可能となる。

中間周波数が３０ＫＨｚであり、６０ＫＨｚの標準電波を受信する場合、ＶＣＯ２７０は９０ＫＨｚの局部発振信号２７０ａを出力する。ここで、基準クロック信号ＭＣＫの周波数が規定の周波数である32.768ＫＨｚからずれていると、何等の補正をしない場合、ＶＣＯ２７０の発振周波数が９０ＫＨｚからずれてしまう。この結果、中間周波数が３０ＫＨｚからずれることになり、後述するようにＳＮ比の劣化の原因になる。この例では、論理緩急設定データＤsetに基づいて、ＶＣＯ２７０の発振周波数のずれが減少するように設定データＸ１、Ｘ２が設定されるので、基準クロック信号ＭＣＫの周波数の精度が悪くても、局部発振信号２７０ａの周波数精度及び中間周波数の精度を向上させることができる。

ミキサ回路２３０の出力信号は、局部発振信号２７０ａの周波数と受信信号２２０ａの周波数の和の周波数成分と差の周波数成分が重畳しており、バンドパスフィルター２４０では差の周波数成分を抽出している。このため、局部発振信号２７０ａの周波数がΔｆだけずれると、ミキサ回路２３０の出力信号２３０ａの周波数もΔｆだけずれる。中間周波数が３０ＫＨｚであるとすると、バンドパスフィルター２４０の周波数特性は、例えば、図７に示すものとなる。出力信号２３０ａの周波数が３０ＫＨｚからずれると、バンドパスフィルター２４０の出力信号の振幅が小さくなり、受信感度が低下する。図７に示すようにバンドパスフィルター２４０の周波数特性が３ｄＢ低下する帯域幅は３Ｈｚ程度ある。中間周波数が３０ＫＨｚであれば、帯域幅は１00ppmとなる。基準クロック信号ＭＣＫは土２0ppmのバラツキを有するので、１ｄＢの劣化の可能性がある。

しかしながら、基準クロック信号ＭＣＫのバラツキは既知であり、これを補正する計時用の論理緩急設定データＤsetがデータ記憶部３３に記憶されている。本実施形態では、計時用の論理緩急設定データＤsetを用いて、ＰＬＬ回路２６０を制御したので、局部発振回路たるＶＣＯ２７０の発振周波数及び中間周波数の精度を向上させ、ひいては受信性能を向上させることができる。また、局部発振周波数や中間周波数は、本来、計時とは独立して制御されるものであるが、本実施形態では、計時用の周波数の誤差を示す論理緩急設定データＤsetを用いて、局部発振周波数や中間周波数を制御する。このように論理緩急設定データＤsetを他の用途にも活用することにより、構成を複雑化することなく電波時計１００の性能を向上させることができる。

次に、論理緩急の調整について説明する。図８は、電子時計の製造工程における論理緩急の調整手順を示すフローチャートである。まず、論理緩急設定データＤsetの初期データをデータ記憶部３３に書き込む(ステップＳ１１０)。次に、基準クロック信号ＭＣＫ又は歩度を測定する(ステップＳ１２０)。具体的には、周波数カウンターで基準クロック信号ＭＣＫの周波数を測定すればよい。次に、測定結果から補正後の論理緩急設定データＤsetを設定し、データ記憶部３３に書き込む(ステップＳ１３０)。

次に、確認のため、再度、歩度を測定し、規格値以内か否かを判定する（ステップＳ１４０）。規格値外であれば、処理をステップＳ１３０に戻し、規格値以内になるまでステップＳ１３０およびＳ１４０を繰り返す。そして、歩度が規格以内になれば処理を終了する。このように、個別に周波数を測定して、規格内に収まるように論理緩急設定データＤsetをデータ記憶部３３に書き込むので、基準クロック信号ＭＣＫの精度が悪くてもこれを補正して使用することができる。

次に、図９は電子時計１００における標準電波の受信動作を示すフローチャートである。まず、制御回路部３０は受信開始のタイミングを検知して、受信回路部２０を起動すべくパワーオン信号Ｐをアクティブにする。受信開始のタイミングの検知には、２つの態様がある。第１の態様は、ユーザーが外部操作部材８０を操作して標準電波の受信を指示した場合である。第２の態様は、予め定められた時刻における自動受信である。

次に、制御回路部３０は、シリアルデータＳ及び基準クロック信号ＭＣＫを受信回路部２０に出力する(ステップＳ２１０)。シリアルデータＳは、デコード回路２２によりデコードされ、レジスター２３には同調データＤａ、選局データＤｂ及び論理緩急設定データＤsetとが設定される。この同調データＤａによって、同調回路２１０が受信周波数の選局を行う。また、選局データＤｂ及び論理緩急設定データＤsetに基づいて、基準クロック補正部２５０がＰＬＬ回路２６０における基準クロック信号ＭＣＫと局部発振信号２７０ａとの分周比を設定し、これによって、基準クロック信号ＭＣＫの補正が行われる。

次に、制御回路部３０は、受信開始から所定時間が経過したか否かを判定し(ステップＳ３２０)、所定時間が経過すると、タイムコードＴＯＣの読み込みを行う。そして、制御回路部３０は、秒同期が確立したか否かを判定し(ステップＳ２５０)、確立した場合には、さらに、マーカーを取得し、分同期が確立したか否かを判定する(ステップＳ２６０)。分同期が確立すると、取得した時刻情報に整合性があるか否かを判定する(ステップＳ２７０)。整合性がある場合には、受信を終了し(ステップＳ２８０)、取得した時刻情報に基づいて内部時刻情報を修正し(ステップＳ２９０)、通常運針に処理を戻す(ステップＳ３００)。一方、秒同期が確立しなかった場合、分同期が確立しなかった場合、あるいは時刻情報の整合性がなかった場合には、いずれの場合にも時刻修正を実行することなく受信を終了する(ステップＳ３１０)。

このように本実施形態によれば、基準クロック信号ＭＣＫを、その誤差を示す論理緩急設定データＤsetを用いて計時に使用するとともに、基準クロック信号ＭＣＫを計時以外の他の処理（無線通信の送受信）に用いた。この場合、論理緩急設定データＤsetを用いて基準クロック信号ＭＣＫの周波数誤差の影響を他の処理において抑制するように、ＰＬＬ回路２６０を制御したので、受信性能を向上させることができる。

＜２．変形例＞
本発明は上述した実施形態に限定されるものではなく、例えば、以下の変形が可能である。
（１）上述した実施形態において制御回路部３０は、基準クロック信号ＭＣＫを受信回路部２０に供給し、ＰＬＬ回路２６０は基準クロック信号ＭＣＫと局部発振信号２７０ａの位相を同期させるように動作した。本発明はこれに限定されるものではなく、分周回路３５において分周された分周クロック信号を、基準クロック信号ＭＣＫの替わりにＰＬＬ回路２６０に供給してもよい。例えば、基準クロック信号ＭＣＫが３２．７６８ＫＨｚである場合に１／２分周した分周クロック信号（１６ＫＨｚ）をＰＬＬ回路２６０に供給すれば、消費電力を削減することが可能となる。
但し、最も好ましいのは実施形態に記載したように基準クロック信号ＭＣＫをＰＬＬ回路２６０に供給する態様である。第１に、受信回路部２０に供給される時間基準となるクロック信号は、論理緩急の処理がなされる前の信号であることが好ましいからである。すなわち、論理緩急は１０秒毎に実行されるため、論理緩急後のクロック信号では、クロック信号が不連続となるタイミングがあるからである。第２に、受信回路部２０で扱う周波数は、基準クロック信号ＭＣＫの周波数よりも高周波となるため、なるべく周波数の高いクロック信号を方が精度を向上させることができるからである。

（２）上述した実施形態及び変形例において、受信回路部２０は、スーパーヘテロダイン方式を採用したが、本発明はこれに限定されるものではなく、ダイレクトコンバージョン方式を採用してもよい。この場合は、中間周波数を抽出するためのバンドパスフィルター２４０は不要になるが、局部発振信号２７０ａの周波数のずれは、スーパーヘテロダイン方式と同様に受信感度の劣化に影響する。

（３）上述した実施形態及び変形例において、データ記憶部３３を受信回路部２０に設けてもよい。この場合は、制御回路部３０のＣＰＵ３１が、データ記憶部３３に記憶した論理緩急設定データＤsetをシリアル通信で読み出せばよい。

（４）上述した実施形態及び変形例では、電波時計１００を一例として説明したが、本発明はこれに限定されるものではなく、例えば、リアルタイムクロックを出力するＩＣモジュールを搭載した電子機器に適用してもよいことは勿論である。そのようなＩＣモジュールは、上述した実施形態の制御回路部３０に相当し、論理緩急設定データＤsetを用いて、基準クロック信号ＭＣＫの周波数誤差を補正して、現在時刻を示す時刻情報を出力する。このようなＩＣモジュールを備えた電子機器としては、時計機能を備えた各種の家電製品や業務用の製品が該当する。例えば、キーレスエントリーなどの数百kHzの信号を使用する近距離無線通信を実行する電子機器が該当する。そのような電子機器において、基準クロック信号ＭＣＫあるいは、これを分周した分周クロック信号を用いて、処理を実行したい場合がある。この場合、基準クロック信号ＭＣＫは誤差を含んでいるが、その誤差は既知である。すなわち、論理緩急設定データＤsetが誤差を示す誤差データとして機能する。そこで、この誤差データを用いて、他の処理を制御することによって、基準クロック信号ＭＣＫの周波数の誤差が他の処理に与える影響を抑制することが可能となる。

１０……アンテナ、２０……受信回路部、３０……制御回路部、３２……発振回路、３３……データ記憶部、３４……論理緩急制御部、３５……分周回路、２３０……ミキサ回路、２４０……バンドパスフィルター、２５０……基準クロック補正部、２６０……ＰＬＬ回路、２７０……ＶＣＯ（局部発振回路）、１００……電波時計。

Claims (11)

1. 基準クロック信号を発振する発振回路と、
   前記基準クロック信号の周波数の誤差を示す誤差データを保持する保持部と、
   前記基準クロック信号を分周して時計クロック信号を生成する分周回路と、
   前記誤差データに基づいて前記分周回路の分周比を調整する調整部と、
   前記時計クロック信号に基づいて内部時刻を計時する時刻計時部と、
   前記基準クロック信号に基づいて、当該基準クロック信号に同期した第１信号を生成する信号生成部と、
   前記誤差データに基づいて、前記第１信号の周波数を補正するように前記信号生成部を制御する補正部と、
   を備える計時機能付き電子機器。
2. 前記信号生成部は、
   制御信号に応じた周波数の前記第１信号を発生する信号発生部と、
   前記基準クロック信号と前記第１信号とに基づいて前記制御信号を生成するＰＬＬ回路とを備え、
   前記補正部は、前記誤差データに基づいて前記制御信号を補正するように前記ＰＬＬ回路を制御する、
   ことを特徴とする請求項１に記載の計時機能付き電子機器。
3. 前記ＰＬＬ回路は、
   前記第１信号をカウントし、カウント値が第１基準値に達すると第１比較信号を発生する第１カウンターと、
   前記基準クロック信号をカウントし、カウント値が第２基準値に達すると第２比較信号を発生する第２カウンターと、
   前記第１比較信号と前記第２比較信号とを位相比較して誤差信号を生成する位相比較回路と、
   前記誤差信号の高域周波数成分を除去して前記制御信号を生成するループフィルターとを備え、
   前記補正部は、前記誤差データに基づいて、前記基準クロック信号の周波数の誤差が前記第１信号の周波数に反映される度合いが小さくなるように前記第１基準値および前記第２基準値を設定する、
   ことを特徴とする請求項２に記載の計時機能付き電子機器。
4. 前記基準クロック信号は、前記信号生成部が動作する期間に限って前記信号生成部に供給されることを特徴とする請求項１乃至３のうちいずれか１項に記載の計時機能付き電子機器。
5. 基準クロック信号を発振する発振回路と、
   前記基準クロック信号の周波数の誤差を示す誤差データを保持する保持部と、
   前記基準クロック信号を分周して時計クロック信号と分周クロック信号とを生成する分周回路と、
   前記誤差データに基づいて前記分周回路の分周比を調整する調整部と、
   前記時計クロック信号に基づいて内部時刻を計時する時刻計時部と、
   前記分周クロック信号に基づいて、当該分周クロック信号に同期した第１信号を生成する信号生成部と、
   前記誤差データに基づいて、前記第１信号の周波数を補正するように前記信号生成部を制御する補正部と、
   を備えることを特徴とする計時機能付き電子機器。
6. 前記信号生成部は、
   制御信号に応じた周波数の前記第１信号を発生する信号発生部と、
   前記分周クロック信号と前記第１信号とに基づいて前記制御信号を生成するＰＬＬ回路とを備え、
   前記補正部は、前記誤差データに基づいて前記制御信号を補正するように前記ＰＬＬ回路を制御する、
   ことを特徴とする請求項５に記載の計時機能付き電子機器。
7. 前記ＰＬＬ回路は、
   前記第１信号をカウントし、カウント値が第１基準値に達すると第１比較信号を発生する第１カウンターと、
   前記分周クロック信号をカウントし、カウント値が第２基準値に達すると第２比較信号を発生する第２カウンターと、
   前記第１比較信号と前記第２比較信号とを位相比較して誤差信号を生成する位相比較回路と、
   前記誤差信号の高域周波数成分を除去して前記制御信号を生成するループフィルターとを備え、
   前記補正部は、前記誤差データに基づいて、前記基準クロック信号の周波数の誤差が前記第１信号の周波数に反映される度合いが小さくなるように前記第１基準値および前記第２基準値を設定する、
   ことを特徴とする請求項５に記載の計時機能付き電子機器。
8. 前記分周クロック信号は、前記信号生成部が動作する期間に限って前記信号生成部に供給されることを特徴とする請求項５乃至７のうちいずれか１項に記載の計時機能付き電子機器。
9. 前記第１信号は局部発振信号であり、
   前記信号発生部は、局部発振回路であり、
   前記局部発振信号を用いて受信信号を周波数変換するミキサ回路と、
   前記ミキサ回路の出力信号の所定帯域を通過させて中間周波数信号を生成するバンドパスフィルターと、
   前記中間周波数信号を復調する復調部とを備える、
   請求項２、３、６、又は７のうちいずれか１項に記載の計時機能付き電子機器。
10. 前記保持部は、不揮発性の記憶手段であることを特徴とする請求項１乃至９のうちいずれか１項に記載の計時機能付き電子機器。
11. 基準クロック信号を発振する発振回路と、前記基準クロック信号の周波数の誤差を示す誤差データを保持する保持部を備えた計時機能付き電子機器の制御方法であって、
    前記基準クロック信号を分周して時計クロック信号を生成し、
    前記誤差データに基づいて分周比を調整し、
    前記時計クロック信号に基づいて内部時刻を計時し、
    その周波数を前記誤差データに基づいて補正しつつ、前記基準クロック信号又は当該基準クロック信号を分周して得た分周クロック信号に基づいて、前記基準クロック信号又は前記分周クロック信号に同期した第１信号を生成する、
    計時機能付き電子機器の制御方法。
    

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