JP5408028B2 - 計時機能付き電子機器およびその制御方法 - Google Patents
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Description
このような電波時計において、計時用の発振回路で生成された基準クロック信号を用いて、電波を受信する周波数を設定する技術が知られている(特許文献1参照)。
この発明によれば、時計クロック信号は誤差データによって周波数が補正されるため、精度を向上させることができ、さらに、その誤差データを用いて第1信号の周波数を補正したので、基準クロック信号が有る程度の誤差を有していても、第1信号の周波数の精度を向上させることができる。
この発明によれば、時計クロック信号は誤差データによって周波数が補正されるため、精度を向上させることができ、さらに、その誤差データを用いて第1信号の周波数を補正したので、基準クロック信号が有る程度の誤差を有していても、第1信号の周波数の精度を向上させることができる。
この発明によれば、時計クロック信号は誤差データによって周波数が補正されるため、精度を向上させることができ、さらに、その誤差データを用いて第1信号の周波数を補正したので、基準クロック信号が有る程度の誤差を有していても、第1信号の周波数の精度を向上させることができる。
以下、本発明の実施の形態を図面に基づいて説明する。
図1に実施形態の電波時計100の構成を示す。電波時計100は、時刻情報が重畳された長波標準電波を受信するアンテナ10と、アンテナ10で受信した長波標準電波を処理してタイムコードTCOを出力する受信回路部20と、装置全体を制御する制御回路部30と、時針、分針、秒針等の指針およびその指針を駆動するモータ等で構成された時刻表示部40と、時刻表示部40を制御する表示回路部50と、所定のタイミングで時刻表示部40の指針の針位置が基準位置にあるかを検出する針位置検出回路55と、各回路を駆動する電源としての二次電池60と、光電変換により発電するソーラーパネル65と、各回路への電源供給および二次電池60への充電を制御する電源制御回路部70、および利用者が各種の操作を行う外部操作部材80を備える。
一般に、時計で使用される32.768KHzの水晶振動子は精度のバラツキが±20ppmのものであり、5ビットの調整量で実用的な補正が可能である。例えば、32.768KHzの基準クロック信号MCKが、5ppm低い周波数であった場合、論理緩急のステップは「4」となり、4.60ppmだけ進めるデータとなる。また、論理緩急設定データDsetのビット数を増加させれば、調整範囲を拡げることができ、安価であるが精度のバラツキが大きい水晶振動子を使用可能となる。
同調回路210は、複数のコンデンサを備える。同調データDaは受信周波数に応じて、共振回路を構成するコンデンサを指定する。同調回路210は、同調データDaに基づいて複数のコンデンサを選択し、選択されたコンデンサとアンテナ10との間で共振回路を構成するようになっている。同調回路210の出力信号は増幅回路220によって増幅され、ミキサ回路230に供給される。選局データDbは、受信周波数を指定するデータであり、基準クロック補正部250に供給される。
本発明は上述した実施形態に限定されるものではなく、例えば、以下の変形が可能である。
(1)上述した実施形態において制御回路部30は、基準クロック信号MCKを受信回路部20に供給し、PLL回路260は基準クロック信号MCKと局部発振信号270aの位相を同期させるように動作した。本発明はこれに限定されるものではなく、分周回路35において分周された分周クロック信号を、基準クロック信号MCKの替わりにPLL回路260に供給してもよい。例えば、基準クロック信号MCKが32.768KHzである場合に1/2分周した分周クロック信号(16KHz)をPLL回路260に供給すれば、消費電力を削減することが可能となる。
但し、最も好ましいのは実施形態に記載したように基準クロック信号MCKをPLL回路260に供給する態様である。第1に、受信回路部20に供給される時間基準となるクロック信号は、論理緩急の処理がなされる前の信号であることが好ましいからである。すなわち、論理緩急は10秒毎に実行されるため、論理緩急後のクロック信号では、クロック信号が不連続となるタイミングがあるからである。第2に、受信回路部20で扱う周波数は、基準クロック信号MCKの周波数よりも高周波となるため、なるべく周波数の高いクロック信号を方が精度を向上させることができるからである。
Claims (11)
- 基準クロック信号を発振する発振回路と、
前記基準クロック信号の周波数の誤差を示す誤差データを保持する保持部と、
前記基準クロック信号を分周して時計クロック信号を生成する分周回路と、
前記誤差データに基づいて前記分周回路の分周比を調整する調整部と、
前記時計クロック信号に基づいて内部時刻を計時する時刻計時部と、
前記基準クロック信号に基づいて、当該基準クロック信号に同期した第1信号を生成する信号生成部と、
前記誤差データに基づいて、前記第1信号の周波数を補正するように前記信号生成部を制御する補正部と、
を備える計時機能付き電子機器。 - 前記信号生成部は、
制御信号に応じた周波数の前記第1信号を発生する信号発生部と、
前記基準クロック信号と前記第1信号とに基づいて前記制御信号を生成するPLL回路とを備え、
前記補正部は、前記誤差データに基づいて前記制御信号を補正するように前記PLL回路を制御する、
ことを特徴とする請求項1に記載の計時機能付き電子機器。 - 前記PLL回路は、
前記第1信号をカウントし、カウント値が第1基準値に達すると第1比較信号を発生する第1カウンターと、
前記基準クロック信号をカウントし、カウント値が第2基準値に達すると第2比較信号を発生する第2カウンターと、
前記第1比較信号と前記第2比較信号とを位相比較して誤差信号を生成する位相比較回路と、
前記誤差信号の高域周波数成分を除去して前記制御信号を生成するループフィルターとを備え、
前記補正部は、前記誤差データに基づいて、前記基準クロック信号の周波数の誤差が前記第1信号の周波数に反映される度合いが小さくなるように前記第1基準値および前記第2基準値を設定する、
ことを特徴とする請求項2に記載の計時機能付き電子機器。 - 前記基準クロック信号は、前記信号生成部が動作する期間に限って前記信号生成部に供給されることを特徴とする請求項1乃至3のうちいずれか1項に記載の計時機能付き電子機器。
- 基準クロック信号を発振する発振回路と、
前記基準クロック信号の周波数の誤差を示す誤差データを保持する保持部と、
前記基準クロック信号を分周して時計クロック信号と分周クロック信号とを生成する分周回路と、
前記誤差データに基づいて前記分周回路の分周比を調整する調整部と、
前記時計クロック信号に基づいて内部時刻を計時する時刻計時部と、
前記分周クロック信号に基づいて、当該分周クロック信号に同期した第1信号を生成する信号生成部と、
前記誤差データに基づいて、前記第1信号の周波数を補正するように前記信号生成部を制御する補正部と、
を備えることを特徴とする計時機能付き電子機器。 - 前記信号生成部は、
制御信号に応じた周波数の前記第1信号を発生する信号発生部と、
前記分周クロック信号と前記第1信号とに基づいて前記制御信号を生成するPLL回路とを備え、
前記補正部は、前記誤差データに基づいて前記制御信号を補正するように前記PLL回路を制御する、
ことを特徴とする請求項5に記載の計時機能付き電子機器。 - 前記PLL回路は、
前記第1信号をカウントし、カウント値が第1基準値に達すると第1比較信号を発生する第1カウンターと、
前記分周クロック信号をカウントし、カウント値が第2基準値に達すると第2比較信号を発生する第2カウンターと、
前記第1比較信号と前記第2比較信号とを位相比較して誤差信号を生成する位相比較回路と、
前記誤差信号の高域周波数成分を除去して前記制御信号を生成するループフィルターとを備え、
前記補正部は、前記誤差データに基づいて、前記基準クロック信号の周波数の誤差が前記第1信号の周波数に反映される度合いが小さくなるように前記第1基準値および前記第2基準値を設定する、
ことを特徴とする請求項5に記載の計時機能付き電子機器。 - 前記分周クロック信号は、前記信号生成部が動作する期間に限って前記信号生成部に供給されることを特徴とする請求項5乃至7のうちいずれか1項に記載の計時機能付き電子機器。
- 前記第1信号は局部発振信号であり、
前記信号発生部は、局部発振回路であり、
前記局部発振信号を用いて受信信号を周波数変換するミキサ回路と、
前記ミキサ回路の出力信号の所定帯域を通過させて中間周波数信号を生成するバンドパスフィルターと、
前記中間周波数信号を復調する復調部とを備える、
請求項2、3、6、又は7のうちいずれか1項に記載の計時機能付き電子機器。 - 前記保持部は、不揮発性の記憶手段であることを特徴とする請求項1乃至9のうちいずれか1項に記載の計時機能付き電子機器。
- 基準クロック信号を発振する発振回路と、前記基準クロック信号の周波数の誤差を示す誤差データを保持する保持部を備えた計時機能付き電子機器の制御方法であって、
前記基準クロック信号を分周して時計クロック信号を生成し、
前記誤差データに基づいて分周比を調整し、
前記時計クロック信号に基づいて内部時刻を計時し、
その周波数を前記誤差データに基づいて補正しつつ、前記基準クロック信号又は当該基準クロック信号を分周して得た分周クロック信号に基づいて、前記基準クロック信号又は前記分周クロック信号に同期した第1信号を生成する、
計時機能付き電子機器の制御方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2010107985A JP5408028B2 (ja) | 2010-05-10 | 2010-05-10 | 計時機能付き電子機器およびその制御方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2010107985A JP5408028B2 (ja) | 2010-05-10 | 2010-05-10 | 計時機能付き電子機器およびその制御方法 |
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JP2011237239A JP2011237239A (ja) | 2011-11-24 |
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ID=45325397
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2010107985A Active JP5408028B2 (ja) | 2010-05-10 | 2010-05-10 | 計時機能付き電子機器およびその制御方法 |
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