JP2011223367A - 歪み補正装置 - Google Patents
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Abstract
【構成】撮像装置14は、フォーカルプレーン電子シャッタ方式を採用し、ズームレンズ12を通して被写界を捉える。バッファ回路28は、撮像装置14によって捉えられた被写界を表しかつ第1数の水平画素を有する画像データをSDRAM32に書き込む。バッファ回路40は、SDRAM32に格納された画像データを、基準水平画素を含みかつ第1数よりも小さい第2数の水平画素ずつ垂直画素方向に読み出す。バッファ回路40によって読み出された画像データに現われた垂直歪みおよびフォーカルプレーン歪みは、垂直歪み補正回路42およびFP歪み補正回路44によって補正される。垂直歪み補正回路42に設けられたバッファ制御回路は、撮像装置14のパン動作の速度に対応する第3数を第2数から減算した数に相当する水平画素を隔てて、基準水平画素の位置を変更する。
【効果】歪み補正性能が向上する。
【選択図】図2
【効果】歪み補正性能が向上する。
【選択図】図2
Description
この発明は、歪み補正装置に関し、特に撮影面で捉えられた被写界を表す画像の歪みを補正する、歪み補正装置に関する。
この種の装置の一例が、特許文献1に開示されている。この背景技術によれば、第1のバッファ回路は、第1数の水平画素と水平画素位置に応じて異なる垂直歪みとを有する画像データをSDRAMに書き込む。第2のバッファ回路は、SDRAMに格納された画像データを、基準水平画素を含みかつ第1数よりも小さい第2数の水平画素ずつ垂直画素方向に読み出す。第2のバッファ回路によって読み出された画像データは、垂直歪み補正回路によって垂直歪み補正を施される。
垂直歪み補正回路に設けられたバッファ制御回路は、基準水平画素に対応する垂直歪みが小さいほど大きい数値を示すように第2数を決定して第2のバッファ回路を起動する。バッファ制御回路はまた、垂直歪み補正回路の補正量に基づくタイミングで基準水平画素の位置を第2数に対応する位置に変更して上述の決定処理を起動する。これによって、水平画素方向における垂直歪みの変化を考慮した読み出し動作が実現され、垂直歪み補正の性能が向上する。
しかし、CMOS型の撮像装置を採用した場合、撮像面の露光動作はフォーカルプレーン電子シャッタ方式に従って実行される。この電子シャッタ方式では露光タイミングが水平画素列毎に異なるため、たとえばパン動作と並列して露光動作を実行するとパン動作の速度に対応する傾きがフォーカルプレーン歪みとして被写界像に現れる。背景技術は、このようなフォーカルプレーン歪みを想定した歪み補正を行っておらず、歪み補正性能に限界がある。
それゆえに、この発明の主たる目的は、歪み補正の性能の向上させることができる、歪み補正装置を提供することである。
この発明に従う歪み補正装置(10:実施例で相当する参照符号。以下同じ)は、撮像面で捉えられた被写界を表しかつ第1数の水平画素を有する画像データをメモリ(32)に書き込む書き込み手段(28)、書き込み手段によってメモリに格納された画像データを基準水平画素を含みかつ第1数よりも小さい第2数の水平画素ずつ垂直画素方向に読み出す読み出し手段(40)、読み出し手段によって読み出された画像データに現れた歪みを補正する補正手段(42, 44)、および撮像面のパン動作の速度に対応する第3数を第2数から減算した数に相当する水平画素を隔てて基準水平画素の位置を変更する変更手段(S53)を備える。
好ましくは、撮像面の前方に設けられる光学レンズ(12)、および撮像面を水平画素列によって異なるタイミングで露光する露光手段(18)がさらに備えられる。
さらに好ましくは、補正手段は、光学レンズの収差に起因する垂直歪みを補正する第1歪み補正手段(42)、および露光手段の露光特性に起因する歪みを補正する第2歪み補正手段(44)を含む。
より好ましくは、読み出し手段によって読み出された画像データは第4数の垂直画素を有し、第3数は撮像面のパン動作の速度の1/N(N:整数)に相当し、第2歪み補正手段は第1歪み補正手段から出力された画像データの歪みを第4数の1/Nの垂直画素ずつ補正する。
好ましくは、基準水平画素に対応する垂直歪みが小さいほど大きい数値を示すように第2数を調整する調整手段(S37)がさらに備えられる。
好ましくは、撮像面で捉えられた被写界を表す画像データに基づいて撮像面のパン動作の速度を検出する検出手段(S49)、および検出手段によって検出された速度を参照して第3数の大きさを調整する調整手段(S51)がさらに備えられる。
この発明によれば、画像データは、基準水平画素を含む第2数の水平画素ずつ垂直画素方向に読み出される。一方、基準水平画素の位置は、第2数から第3数を減算した数に相当する水平画素を隔てて変更される。したがって、画像データの読み出し動作は、第3数に相当する水平画素が重複する態様で実行される。ここで、第3数は、撮像面のパン動作の速度に対応する。これによって、光学レンズの収差および撮像面の露光動作の特性に起因して画像データに現れた歪みを連続的に補正することができ、歪み補正性能が向上する。
この発明の上述の目的,その他の目的,特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
以下、この発明の実施の形態を図面を参照しながら説明する。
[基本的構成]
[基本的構成]
図1を参照して、この発明の歪み補正装置は、書き込み手段1は、撮像面で捉えられた被写界を表しかつ第1数の水平画素を有する画像データをメモリ5に書き込む。読み出し手段2は、書き込み手段1によってメモリ5に格納された画像データを基準水平画素を含みかつ第1数よりも小さい第2数の水平画素ずつ垂直画素方向に読み出す。補正手段3は、読み出し手段2によって読み出された画像データに現れた歪みを補正する。変更手段4は、撮像面のパン動作の速度に対応する第3数を第2数から減算した数に相当する水平画素を隔てて基準水平画素の位置を変更する。
画像データは、基準水平画素を含む第2数の水平画素ずつ垂直画素方向に読み出される。一方、基準水平画素の位置は、第2数から第3数を減算した数に相当する水平画素を隔てて変更される。したがって、画像データの読み出し動作は、第3数に相当する水平画素が重複する態様で実行される。ここで、第3数は、撮像面のパン動作の速度に対応する。これによって、光学レンズの収差および撮像面の露光動作の特性に起因して画像データに現れた歪みを連続的に補正することができ、歪み補正性能が向上する。
[実施例]
[実施例]
図1を参照して、この実施例のディジタルカメラ10は、ズームレンズ12を含む。被写界の光学像は、ズームレンズ12を経てCMOS型の撮像装置14の撮像面に照射される。撮像面は、水平640画素×垂直480画素を有し、かつ原色ベイヤ配列の色フィルタ(図示せず)によって覆われる。各画素で生成される電荷は、R(Red),G(Green)およびB(Blue)のいずれか1つの色情報を有する。
電源が投入されると、CPU20は、スルー画像処理を実行するべく、露光動作および電荷読み出し動作の繰り返しをドライバ18に命令する。ドライバ18は、1/30秒毎に発生する垂直同期信号Vsyncに応答して撮像面をフォーカルプレーン電子シャッタ方式で露光し、これによって生成された電荷をラスタ走査態様で撮像面から読み出す。撮像装置14からは、読み出された電荷に基づく水平640画素×垂直480画素の生画像データが30fpsのフレームレートで出力される。
撮像面に照射される被写界の光学像には、ズームレンズ12の収差に起因する樽型歪みが発生する。また、フォーカルプレーン電子シャッタ方式では、撮像面の露光タイミングが水平画素列によって異なる。したがって、図3に示すようなパン動作の途中で図4(A)に示す被写体が捉えられた場合、撮像面は図4(B)に示すタイミングで露光される。この結果、撮像装置14から出力される生画像データには、樽型歪みと水平方向のフォーカルプレーン歪とが図4(C)に示す要領で現れる。
信号処理回路24は、このような生画像データに白バランス調整,色分離,YUV変換の一連の処理を施し、YUV形式に対応する水平640画素×垂直480画素の画像データを作成する。作成された画像データは水平歪み補正回路26に与えられ、現時点のズーム倍率を考慮した水平歪み補正を施される。図5(A)に示す要領で画像データに現われた歪みは、図5(B)に示す要領で部分的に補正される。バッファ回路28は、補正された画像データをメモリ制御回路30を通してSDRAM32の動画像エリア32aに書き込む。
信号処理回路24はまた、被写界の動きを示す動きベクトルをYデータに基づいて繰り返し検出し、検出された動きベクトルをCPU20に与える。このような動き検出処理は、特に動き検出回路24aによって実行される。CPU20は、信号処理回路24から与えられた動きベクトルに基づいて、撮像面のパン動作速度およびチルト動作速度を繰り返し算出する。
垂直歪み補正回路42は、CPU20によって算出されたパン動作速度を参照して読み出し要求(後述)を作成し、作成された読み出し要求をバッファ回路40に向けて発行する。バッファ回路40は、与えられた読み出し要求に従う一部の画像データをメモリ制御回路30を通して動画像エリア32aから読み出し、読み出された画像データを垂直歪み補正回路42に入力する。
垂直歪み補正回路42は、バッファ回路40から入力された画像データに現時点のズーム倍率を考慮した垂直歪み補正を施す。この結果、垂直歪みが補正された画像データが図5(C)に示す要領で作成される。作成された画像データは、FP歪み補正回路44に与えられる。
FP歪み補正回路44は、CPU20によって算出されたパン動作速度およびチルト動作速度を考慮して、垂直歪み補正回路42から与えられた画像データにフォーカルプレーン歪み補正を施す。この結果、フォーカスプレーン歪みが補正された画像データが図5(D)に示す要領で作成される。
作成された画像データはバッファ回路46に与えられ、その後、メモリ制御回路30を通してSDRAM32の動画像エリア32bに書き込まれる。バッファ回路34は、動画像エリア32bに格納された画像データをメモリ制御回路30を通して読み出し、LCDドライバ36は、読み出された画像データに基づいてLCDモニタ38を駆動する。この結果、30fpsのフレームレートを有するスルー画像がモニタ画面に表示される。
なお、メモリ制御回路30は、SDRAM32へのデータ書き込みおよびSDRAM32からのデータ読み出しをバーストアクセス態様で実行する。したがって、書き込み開始アドレスおよび水平サイズが指定された場合、指定された水平サイズを有する画像データは、指定された書き込み開始アドレス以降のアドレスに1回のアクセス動作で書き込まれる。また、読み出し開始アドレスおよび水平サイズが指定された場合、指定された水平サイズを有する画像データは、指定された読み出し開始アドレス以降のアドレスから1回のアクセス動作で読み出される。
キー入力装置22によってズーム操作が行われると、CPU20は、対応する命令をドライバ16に与える。ズームレンズ12はドライバ16によって光軸方向に変位し、これによって撮像面に照射される光学像のズーム倍率が変化する。なお、水平歪み補正および垂直歪み補正は、変化後のズーム倍率を考慮して実行される。
キー入力装置22によって記録開始操作が行われると、CPU20は、バッファ回路48およびI/F49を起動する。バッファ回路48は、動画像エリア32bに格納された画像データをメモリ制御回路30を通して読み出し、I/F49はバッファ回路48によって読み出された画像データを記録媒体50に形成された動画ファイルに書き込む。バッファ回路48による読み出し動作およびI/F49による書き込み動作は、キー入力装置22によって記録終了操作が行われたとき終了される。
垂直歪み補正回路42は、図6に示すように構成される。バッファ制御回路76は、読み出し開始アドレスと水平サイズとが記述された読み出し要求をバッファ回路40に向けて発行する。読み出し開始アドレスを定義する水平アドレスは、図10〜図13にそれぞれ示すブロックBLK1〜BLK4のうち所望のブロックの左端の水平アドレスを示す。また、読み出し開始アドレスを定義する水平サイズは、同じブロックBLK1〜BLK4のうち所望のブロックの水平サイズを示す。バッファ回路40は、メモリ制御回路30を通してSDRAM32にアクセスし、所望のブロックに属する画像データをラスタ走査態様で読み出す。
バッファ回路40から出力された画像データのうち、Yデータはセレクタ52に与えられ、Uデータはセレクタ54に与えられ、Vデータはセレクタ56に与えられる。セレクタ52は、奇数ラインのYデータをSRAM58aに書き込む一方、偶数ラインのYデータをSRAM58bに書き込む。セレクタ54は、奇数ラインのUデータをSRAM60aに書き込む一方、偶数ラインのUデータをSRAM60bに書き込む。セレクタ56は、奇数ラインのVデータをSRAM62aに書き込む一方、偶数ラインのVデータをSRAM62bに書き込む。
なお、YUVデータはY:U:V=4:2:2の比率を有する。このため、SRAM58a〜58bの容量はSRAM60a〜60bの容量の2倍に相当し、SRAM60a〜60bの合計容量はSRAM62a〜60bの容量に等しい。
図10〜図13から分かるように、画像データの垂直歪み率は水平アドレスに応じて変化する。一方、SRAM58a〜58b(60a〜60b,62a〜62b)の容量は有限である。そこで、この実施例では、図10〜図12にそれぞれ示すエリアM1〜M3の面積が共通しかつ上述のSRAM容量に適合するように(あるいはエリアM1〜M3の各々の面積に相当する容量がSRAM容量に近づくように)、ブロックBLK1〜BLK3の水平サイズを決定するようにしている(エリアM4の面積はSRAM容量未満)。これによって、SDRAM32のアクセス速度の向上ひいては垂直歪み補正の性能の向上が図られる。
また、FP歪み補正回路44は、ブロックBLK1〜BLK4の各々から読み出された画像データを“VSZ”に相当する垂直サイズを各々が有する部分画像データに4分割し、分割された部分画像データに対してフォーカルプレーン歪み補正を施す。フォーカルプレーン歪み補正は、ブロックBLK1に対応して図14に示す要領で実行され、ブロックBLK2に対応して図15に示す要領で実行され、ブロックBLK3に対応して図16に示す要領で実行され、ブロックBLK4に対応して図17に示す要領で実行される。
ただし、フォーカルプレーン歪みが補正された画像データを作成するには、互いに隣接するブロックを部分的に重複させる必要がある(図18参照)。さらに、重複部分の水平サイズ(=ΔL)は、フォーカルプレーン歪みの大きさつまり撮像面のパン動作速度に応じて異なる。そこで、この実施例では、撮像面のパン動作速度をCPU20から取得し、取得されたパン動作速度を参照して重複サイズΔLを算出するようにしている。これによって、垂直歪みおよびフォーカルプレーン歪みを連続的に補正することができ、歪み補正性能が向上する。
バッファ制御回路76は、図7〜図9に示すフロー図に従って、読み出し開始アドレスおよび水平サイズを算出し、かつバッファ制御回路40に向けた読み出し要求を発行する。このフロー図に従う処理は、垂直同期信号Vsyncが発生する毎に実行される。
以下の説明では、動画像エリア32aに格納された画像データを“元画像データ”と定義し、垂直歪み補正を施された画像データを“垂直歪み補正画像データ”と定義する。また、図7に示すブロックB1〜B4のうち注目するブロックを“注目ブロック”と定義し、注目ブロックに属する垂直歪み補正画像データ上で注目する画素を“注目画素”と定義し、注目画素の作成に必要な元画像データ上の画素を“元画素”と定義する。
なお、後述するように、注目画素は、元画像データ上で垂直方向に隣接する2つの画素に補間演算を施すことで得られ、垂直歪み補正画像データ上の適切な位置(垂直歪みが解消される位置)に配置される。元画素は、補間演算を施される2つの画素のうち下側の画素に相当する。
図7を参照して、まずステップS1でフラグFLGを“0”にセットし、ステップS3で変数HadrsおよびVadrsを“0”に設定する。ステップS5では変数Hadrsを変数Hstartに設定し、ステップS7では変数Hadrsを変数Hendに設定する。
変数HadrsおよびVadrsはそれぞれ、注目画素の水平アドレスおよび垂直アドレスを示す変数であり、変数HstartおよびHendはそれぞれ、注目ブロックの左端の水平アドレスおよび右端の水平アドレスを示す変数である。
ステップS9では、元画素の垂直アドレスを算出する。算出された垂直アドレスは、変数Vorignに設定される。ステップS11では、フラグFLGが“0”であるか否かを判別する。ここでYESであれば、ステップS13〜S15で変数Voriginを変数VmaxおよびVminに設定し、ステップS17でフラグFLGを“1”に設定し、その後にステップS27に進む。
一方、ステップS11でNOであれば、変数Voriginが変数Vmaxを上回るか否かをステップS19で判別し、変数Voriginが変数Vminを下回るか否かをステップS23で判別する。ステップS19でYESであれば、ステップS21で変数Voriginを変数Vmaxに設定してからステップS27に進む。ステップS23でYESであれば、ステップS25で変数Voriginを変数Vminに設定してからステップS27に進む。
ステップS27では、数1に従ってデータ量DTを算出する。
[数1]
DT=(Hend−Hstart)×(Vmax−Vmin)
[数1]
DT=(Hend−Hstart)×(Vmax−Vmin)
ステップS29ではデータ量DTが上述のSRAM容量に対応する閾値DTthを上回るか否かを判別し、ステップS31では変数Hadrsが定数END(=639)に等しいか否かを判別する。ステップS29およびS31のいずれもNOであれば、ステップS33で変数Hadrsをインクリメントし、ステップS35で変数Hadrsを変数Hendに設定してからステップS9に戻る。一方、ステップS29またはS31でYESであればステップS37以降の処理に進む。
ステップS37では、読み出し開始アドレスおよび水平サイズを決定する。読み出し開始サイズは(Hstart,Vmax)によって定義され、水平サイズは“Hend−Hstart”によって定義される。ステップS39では、決定された読み出し開始アドレスおよび水平サイズを記述した読み出し要求をバッファ回路40に向けて発行する。
ステップS41では、ステップS31と同様の判別処理を実行し、YESであれば処理を終了する一方、NOであればステップS43で読み出し制御回路78からの再起動要求を待つ。再起動要求が発行されれば、ステップS45に進む。
なお、再起動要求は、補間演算のためにSRAM58a〜62bから読み出される画素の水平アドレスおよび垂直アドレスが注目ブロックの左端および下端に達するタイミングで発行される。
ステップS45ではフラグFLGを“0”に設定し、ステップS47では変数Hadrsをインクリメントする。ステップS49では撮像面のパン動作速度をCPU20から取得し、ステップS51では取得されたパン動作速度に基づいて重複サイズΔLを算出する。重複サイズΔLは、パン動作速度のK倍(K:定数)に相当する。ステップS53では、変数Hadrsから重複サイズΔLに相当する数値を減算する。減算処理が完了すると、ステップS5に戻る。
1回目のループにおけるステップS29の判別結果がYESとなることで、エリアM1が図10に示す要領で確定し、2回目のループにおけるステップS29の判別結果がYESとなることで、エリアM2が図11に示す要領で確定する。また、3回目のループにおけるステップS29の判別結果がYESとなることで、エリアM3が図12に示す要領で確定し、4回目のループにおけるステップS31の判別結果がYESとなることで、エリアM4が図13に示す要領で確定する。
また、ブロックBLK1から読み出された各ラインの画像データは、図19(A)に示す要領でSRAM1(58a,60a,62a)およびSRAM2(58b,60b,62b)に書き込まれ、ブロックBLK2から読み出された各ラインの画像データは、図19(B)に示す要領でSRAM1およびSRAM2に書き込まれる。同様に、ブロックBLK3から読み出された各ラインの画像データは、図19(C)に示す要領でSRAM1およびSRAM2に書き込まれ、ブロックBLK4から読み出された各ラインの画像データは、図19(D)に示す要領でSRAM1およびSRAM2に書き込まれる。なお、図19(A)〜図19(D)に示す数字はライン番号を示す。
図7に示すステップS9の処理は、図20に示すサブルーチンに従って実行される。まずステップS61で、数2に従って注目画素のアドレスをHV座標系からXY座標系に変換する。ステップS63では、注目画素の像高比を数3に従って算出する。図21を参照して、画像データ上の画素位置は、被写界像の左上頂角を原点とするHV座標系を用いて特定される。これに対して、像高比は、ズームレンズ12の中心つまり被写界像の中心を原点とするXY座標系を用いて算出される。そこで、注目画素のアドレスをHV座標系からXY座標系に変換し、次に像高比を算出する。
[数2]
Xadrs=Hadrs−Hsize/2
Yadrs=Vadrs−Vsize/2
Xadrs:注目画素のXアドレス
Yadrs:注目画素のYアドレス
Hsize:被写界像の水平サイズ
Vsize:被写界像の垂直サイズ
[数3]
r=√{Xadrs2+Yadrs2}
R=√{(Hsize/2)2+(Vsize/2)2}
RD=r/R
RD:像高比
[数2]
Xadrs=Hadrs−Hsize/2
Yadrs=Vadrs−Vsize/2
Xadrs:注目画素のXアドレス
Yadrs:注目画素のYアドレス
Hsize:被写界像の水平サイズ
Vsize:被写界像の垂直サイズ
[数3]
r=√{Xadrs2+Yadrs2}
R=√{(Hsize/2)2+(Vsize/2)2}
RD=r/R
RD:像高比
ステップS65では、ステップS53で得られた像高比に対応する垂直歪み率を図22に示す曲線C1〜C3を参照して算出する。曲線C1は1.0倍のズーム倍率に対応する垂直歪み率と像高比との関係を示し、曲線C2は2.0倍のズーム倍率に対応する垂直歪み率と像高比との関係を示し、曲線C3は3.0倍のズーム倍率に対応する垂直歪み率と像高比との関係を示す。曲線C1〜C3のいずれについても、垂直歪み率は、像高比が“0.0”のとき“0.0”を示し、像高比の増大に従って減少する。ステップS65では、このような曲線C1〜C3に基づいて現時点のズーム倍率に対応する曲線の近似式を作成し、作成された近似式を参照して垂直歪み率を算出する。
ステップS67では、ステップS61およびS65で得られた注目画素のYアドレスおよび垂直歪み率を参照して、注目画素に対応する元画像データ上の画素のYアドレスを算出する。具体的には、数4に従う演算を実行する。
[数4]
Ycvt=Yadrs*(1+β)*K
Ycvt:注目画素に対応する画素のYアドレス
β:注目画素の垂直歪み率
K:定数
[数4]
Ycvt=Yadrs*(1+β)*K
Ycvt:注目画素に対応する画素のYアドレス
β:注目画素の垂直歪み率
K:定数
ステップS69では、ステップS67で得られたYアドレスを数5に従ってHV座標系の垂直アドレスに変換する。また、ステップS71では、変換された垂直アドレスに数6に従う演算を施して元画素の垂直アドレスを算出する。
[数5]
Vcvt=Ycvt+Vsize/2
Vcvt:注目画素に対応する画素の垂直アドレス
[数6]
Vorign=int(Vcvt)+1
int(Vcvt):Vcvtの整数部
Vorign:元画素の垂直アドレス
[数5]
Vcvt=Ycvt+Vsize/2
Vcvt:注目画素に対応する画素の垂直アドレス
[数6]
Vorign=int(Vcvt)+1
int(Vcvt):Vcvtの整数部
Vorign:元画素の垂直アドレス
図6に戻って、セレクタ52〜56に入力する画素データの水平アドレスおよび垂直アドレスは、バッファ回路40から垂直アドレス変換回路82に与えられる。また、同じ水平アドレスおよび垂直アドレスのうち水平アドレスのみが、読み出し制御回路78に与えられる。
垂直アドレス変換回路82は、図21に示す処理と同じ要領で元画素の垂直アドレスを算出し、算出した垂直アドレスとこれよりも1つ小さい垂直アドレスとを読み出し制御回路78および補間係数算出回路80の各々に与える。
読み出し制御回路78は、垂直アドレス変換回路82から与えられた2つの垂直アドレスとバッファ回路40から与えられた水平アドレスとよって定義される2画素を特定し、特定した2画素の読み出しをセレクタ64,66および68に要求する。
セレクタ64は要求された2画素のYデータをSRAM58aおよび58bから読み出し、読み出された2画素のYデータを線形補間回路70に与える。セレクタ66は、要求された2画素のUデータをSRAM60aおよび60bから読み出し、読み出された2画素のUデータを線形補間回路72に与える。セレクタ68は、要求された2画素のVデータをSRAM62aおよび622bから読み出し、読み出された2画素のVデータを線形補間回路74に与える。
補間係数算出回路80は、垂直アドレス変換回路82から与えられた2つの垂直アドレスに基づいて垂直補間係数を算出し、算出された垂直補間係数を線形補間回路70〜74の各々に与える。
線形補間回路70は、セレクタ64から与えられた2画素のYデータに補間係数算出回路80から与えられた垂直補間係数に従う垂直補間演算を施す。また、線形補間回路72は、セレクタ66から与えられた2画素のUデータに補間係数算出回路80から与えられた垂直補間係数に従う垂直補間演算を施す。さらに、線形補間回路74は、セレクタ68から与えられた2画素のVデータに補間係数算出回路80から与えられた垂直補間係数に従う垂直補間演算を施す。垂直補間を施された画素は、図23に示す位置に配置される。こうして得られた垂直歪み補正画像データは、FP歪み補正回路44に向けて出力される。
以上の説明から分かるように、撮像装置14は、フォーカルプレーン電子シャッタ方式を採用し、ズームレンズ12を通して被写界を捉える。バッファ回路28は、撮像装置14によって捉えられた被写界を表しかつ第1数(=640)の水平画素を有する画像データをSDRAM32に書き込む。バッファ回路40は、SDRAM32に格納された画像データを、基準水平画素を含みかつ第1数よりも小さい第2数(=ブロックBLK1〜BLK4の水平サイズ)の水平画素ずつ垂直画素方向に読み出す。バッファ回路40によって読み出された画像データに現われた垂直歪みおよびフォーカルプレーン歪みは、垂直歪み補正回路42およびFP歪み補正回路44によって補正される。バッファ制御回路76は、撮像装置14のパン動作の速度に対応する第3数(=ΔL)を第2数から減算した数に相当する水平画素を隔てて、基準水平画素の位置を変更する(S53)。
画像データは、基準水平画素を含む第2数の水平画素ずつ垂直画素方向に読み出される。一方、基準水平画素の位置は、第2数から第3数を減算した数に相当する水平画素を隔てて変更される。したがって、画像データの読み出し動作は、第3数に相当する水平画素が重複する態様で実行される。ここで、第3数は、撮像装置14のパン動作の速度に対応する。これによって、ズームレンズ12およびフォーカルプレーン電子シャッタの特性に起因して画像データに表われた歪みを連続的に補正することができ、歪み補正性能が向上する。
なお、この実施例では動画像に対する歪み補正を想定しているが、歪み補正は静止画像に対して実行するようにしてもよい。
また、この実施例では、ブロックBLK1〜BLK4の各々の水平サイズが垂直方向において均一とされる(図10〜図13参照)。しかし、垂直歪み率は垂直位置によって異なり、さらにブロックBLK1〜BLK4の各々は垂直サイズ“VSZ”を各々が有する4つの部分ブロックに分割される(図14〜図17参照)。したがって、ブロックBLK1〜BLK4の各々の水平サイズは、垂直方向において分割された部分ブロック毎に変更するようにしてもよい。
ここで、部分ブロックの総数を“Kmax”とし、識別番号K(K:1〜Kmax)をKmax個の部分ブロックの各々に上から順に割り当てた場合、1番目の部分ブロックからint(Kmax/2)番目の部分ブロックに注目すると、注目部分ブロックの幅は垂直方向の中心座標から注目部分ブロックの上端までの距離に基づいて決定される。これに対して、int(Kmax/2)+1番目の部分ブロックからKmax番目の部分ブロックに注目すると、注目部分ブロックの幅は垂直方向の中心座標から注目部分ブロックの下端までの距離に基づいて決定される。
10 …ディジタルカメラ
12 …ズームレンズ
14 …撮像装置
30 …メモリ制御回路
32 …SDRAM
42 …垂直歪み補正回路
12 …ズームレンズ
14 …撮像装置
30 …メモリ制御回路
32 …SDRAM
42 …垂直歪み補正回路
Claims (6)
- 撮像面で捉えられた被写界を表しかつ第1数の水平画素を有する画像データをメモリに書き込む書き込み手段、
前記書き込み手段によって前記メモリに格納された画像データを基準水平画素を含みかつ前記第1数よりも小さい第2数の水平画素ずつ垂直画素方向に読み出す読み出し手段、
前記読み出し手段によって読み出された画像データに現れた歪みを補正する補正手段、および
前記撮像面のパン動作の速度に対応する第3数を前記第2数から減算した数に相当する水平画素を隔てて前記基準水平画素の位置を変更する変更手段を備える、歪み補正装置。 - 前記撮像面の前方に設けられる光学レンズ、および
前記撮像面を水平画素列によって異なるタイミングで露光する露光手段をさらに備える、請求項1記載の歪み補正装置。 - 前記補正手段は、前記光学レンズの収差に起因する垂直歪みを補正する第1歪み補正手段、および前記露光手段の露光特性に起因する歪みを補正する第2歪み補正手段を含む、請求項2記載の歪み補正装置。
- 前記読み出し手段によって読み出された画像データは第4数の垂直画素を有し、
前記第3数は前記撮像面のパン動作の速度の1/N(N:整数)に相当し、
前記第2歪み補正手段は前記第1歪み補正手段から出力された画像データの歪みを前記第4数の1/Nの垂直画素ずつ補正する、請求項3記載の歪み補正装置。 - 前記基準水平画素に対応する垂直歪みが小さいほど大きい数値を示すように前記第2数を調整する調整手段をさらに備える、請求項3または4記載の歪み補正装置。
- 前記撮像面で捉えられた被写界を表す画像データに基づいて前記撮像面のパン動作の速度を検出する検出手段、および
前記検出手段によって検出された速度を参照して前記第3数の大きさを調整する調整手段をさらに備える、請求項1ないし5のいずれかに記載の歪み補正装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010091044A JP2011223367A (ja) | 2010-04-12 | 2010-04-12 | 歪み補正装置 |
Applications Claiming Priority (1)
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JP2010091044A JP2011223367A (ja) | 2010-04-12 | 2010-04-12 | 歪み補正装置 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2015201714A (ja) * | 2014-04-07 | 2015-11-12 | オリンパス株式会社 | 撮像装置、画像処理方法及び制御プログラム |
JP2018023041A (ja) * | 2016-08-04 | 2018-02-08 | キヤノン株式会社 | 画像処理装置及び光学機器及び画像処理方法 |
US10659746B2 (en) | 2017-01-27 | 2020-05-19 | Kabushiki Kaisha Toshiba | Image processing device and image processing method |
-
2010
- 2010-04-12 JP JP2010091044A patent/JP2011223367A/ja not_active Withdrawn
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