JP2011217364A

JP2011217364A - ソースフォロア増幅器

Info

Publication number: JP2011217364A
Application number: JP2011056370A
Authority: JP
Inventors: Shinichi Ouchi; 真一大内; Kunihiro Sakamoto; 邦博坂本
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2010-03-15
Filing date: 2011-03-15
Publication date: 2011-10-27
Anticipated expiration: 2031-03-15
Also published as: JP5582474B2

Abstract

【課題】入力電圧レベルに関わらず、ソースフォロアトランジスタの閾値電圧を一定に保つことができるソースフォロア増幅器を提供すること。
【解決手段】入力ＭＯＳＦＥＴの基板ノードと出力ノードとの間を、入力電位に関わらず、非零の一定電圧に保つ手段を有するソースフォロア増幅器において、上記手段は、入力ＭＯＳＦＥＴの出力ノードと第１の参照電圧源との間に設けられた第１のスイッチ素子と、該入力ＭＯＳＦＥＴの基板ノードと第２の参照電圧源との間に設けられた第２のスイッチ素子と、該入力ＭＯＳＦＥＴの基板ノードと出力ノードとの間に設けられた容量素子であって、入力ＭＯＳＦＥＴの動作時間の内の、校正時間には該第１及び第２のスイッチ素子を短絡し、使用時間には該第１及び第２のスイッチ素子を開放することを特徴とするソースフォロア増幅器。
【選択図】図１

Description

本発明は、ソースフォロア増幅器に関するものである。

ソースフォロア増幅器は、図７のような電流源１０１を伴うトランジスタＭＮ１で構成されるものを基本とするものであり、アナログ信号のバッファ増幅器として多用されている（例えば非特許文献１参照）。

アナログ回路をディジタル回路と同一のチップ上に作成することは、システムのコストを低減する利点がある。
しかしながら、同一集積回路チップ上にディジタル・アナログ両回路を集積する場合、アナログ回路設計に課せられる制約が多くなる。その一つが、電源電圧のスケーリングによって生ずる動作レンジの減少である。すなわち、ディジタル部分で素子寸法を縮小するのに伴い、電源電圧も低下させる必要が出てくるが、これを行うとき、閾値電圧の低減を行わなければ、アナログ回路の入力レンジが著しく制限される。

この設計条件における矛盾は、特に、低消費電力型のシステムで顕著に現れる。
すなわち、低消費電力を指向する集積回路においては、ディジタル回路部での漏れ電流を防ぐために、閾値電圧を高く保つ設計がなされる。この時、図７のソースフォロアを図８のように全てＭＯＳＦＥＴで構成すると、ＭＮ１の閾値Ｖ_{ｔ，ＭＮ１}とＭＮ２のソース・ドレイン電圧Ｖ_{ＤＳ,ＭＮ２}とおくとき、確実に動作する入力電圧レンジの幅は、(V_t,MN1+V_DS,MN2)以上V_DD以下となる。低消費電力ディジタル回路用の仕様を仮定して、Ｖ_ＤＤ＝１Ｖ, Ｖ_{ｔ,ＭＮ１}＝０．４Ｖ, Ｖ_{ＤＳ,ＭＮ２}＝０．１５Ｖとおくと、この入力電圧レンジはわずか０．４５Ｖ（０．５５＜Ｖ_ｉｎ＜１．０Ｖ）の範囲になってしまう。

一つの解決方法としては、ディジタル回路本体とは別に、入出力回路用として準備された、耐圧の高いトランジスタを用いて、Ｖ_ＤＤを高くして動作させることである。しかし、高耐圧のトランジスタはゲート酸化膜が厚く、ゲート長を短くできないため、遮断周波数が下がってしまう。

また、アナログ部のみ閾値電圧を低くする方法も考えられるが、プロセスステップが増加する。この問題は、バルクプレーナＭＯＳＦＥＴが素子微細化に対応できなくなった場合に有効性が期待されるフィン型ＦＥＴにおいては、特に問題となる。すなわち、フィン型ＦＥＴにおいては、閾値電圧を変えるためにはゲート仕事関数を変える必要があり、これを同一基板上で行うには相当のプロセスコスト増大が見込まれるからである。

加えて、仮に閾値電圧の問題を解決しても、出力における信号振幅減少の問題は解決できない。この問題の解決のためには、回路構成にも工夫を凝らす必要がある。

この問題を解決する方法として、バルクプレーナＭＯＳＦＥＴにおいて、基板バイアスを利用する方法が考えられる。すなわち、図９のように、定電圧源Ｖ_ｒｅｆ５による基板バイアス効果により閾値電圧を低減する方法である。すなわち、図９のように、ＭＮ１の基板ノードに基板バイアスＶ_Ｂを入力し、ＭＮ１の閾値電圧を低減し、動作可能な最低電圧（Ｖ_{ｔｈ,ＭＮ１}＋Ｖ_{ＤＳ,ＭＮ２}）を下げ、入力電圧レンジを拡大する方法である。

しかし、図９の回路構成では、入力電圧Ｖ_ｉが高くなるに従い、出力電圧Ｖｏが高くなる。すると、Ｖ_ＢＳ＝Ｖ_Ｂ−Ｖ_Ｏが小さくなり、結局Ｖ_ｉが増加するに従って実効的なＶ_ｔｈは高くなり、ソースフォロア全体の入出力伝達関数の傾きは低下する。
すなわち、図１０に破線で示すような理想的な入出力とはならず、実線で示すような伝達関数となる。これは、ソースフォロアとしての機能を著しく低下させるものであり、バルクＭＯＳＦＥＴでもＦｉｎ型ＦＥＴでも同様に生ずる問題である。
またソースフォロアの特性改善を、浮遊電池をつかって行うものも提案されている（特許文献１参照）が、入出力特性の直線性を改善するものであって、しきい値電圧を調整するものではない。

特開２００８−４２９２３号公報

P.E. Allen, D.R. Holberg 「CMOS Analog Circuit Design」Oxford University Press(1987),P. 302

したがって、本発明が解決しようとする課題は、入力電圧レベルに関わらず、ソースフォロアトランジスタの閾値電圧を一定に保つことができるソースフォロア増幅器を提供することである。

上記課題は次のような手段により解決される。
（１）入力ＭＯＳＦＥＴの基板ノードと出力ノードとの間を、入力電位に関わらず、非零の一定電圧に保つ手段を有するソースフォロア増幅器。
（２）上記手段は、入力ＭＯＳＦＥＴの出力ノードと第１の参照電圧源との間に設けられた第１のスイッチ素子と、該入力ＭＯＳＦＥＴの基板ノードと第２の参照電圧源との間に設けられた第２のスイッチ素子と、該入力ＭＯＳＦＥＴの基板ノードと出力ノードとの間に設けられた容量素子であって、入力ＭＯＳＦＥＴの動作時間の内の、校正時間には該第１及び第２のスイッチ素子を短絡し、使用時間には該第１及び第２のスイッチ素子を開放することを特徴とする（１）に記載のソースフォロア増幅器。
（３）上記第１及び第２のスイッチ素子を短絡する校正時間と、上記第１及び第２のスイッチ素子を開放する使用時間を交互に周期的に動作させることを特徴とする（２）に記載のソースフォロア増幅器。
（４）上記第１の参照電圧源を低電圧源、上記第２の参照電圧源を高電圧源としたことを特徴とする（２）又は（３）に記載のソースフォロア増幅器。
（５）上記手段は、入力ＭＯＳＦＥＴの出力ノードと基板ノードの間に接続された抵抗として動作する素子と、入力ＭＯＳＦＥＴの基板ノードに接続された第１の電流源、並びに入力ＭＯＳＦＥＴの出力ノードに接続され第１の電流源とは同一の強さで極性の異なる第２の電流源によって構成される回路であることを特徴とする（１）に記載のソースフォロア増幅器。
（６）上記第２の電流源が担う機能は、第２の電流源を実装せずに、ソースフォロア入力ＭＯＳＦＥＴを駆動するための電流と上記第１の電流源を流れる電流の合計値を持つ、第３の電流源によって実現される（５）に記載のソースフォロア増幅器。
（７）上記入力ＭＯＳＦＥＴは、２つのゲートが互いに絶縁されたＦｉｎ型ＦＥＴで構成したことを特徴とする（１）ないし（６）のいずれかに記載のソースフォロア増幅器。

本発明によれば、入力電圧レベルに関わらず、ソースフォロアトランジスタの閾値電圧を一定に保つことが可能となり、理想的なソースフォロア動作を行うことが可能となる。
さらに、ＭＮ１を２つのゲートが切り離されたＦｉｎＦＥＴとすることにより、順バイアスとなるソース側のＰＮ接合から漏れる電流をなくすことができ、回路の校正時間に対する使用時間を長くすることが可能となる。これは、素子の微細化が進みＦｉｎ型ＦＥＴが使用される場合に、アナログ回路とディジタル回路を同一チップ上に形成する際に有効性を発揮する。

本発明に係る最も基本的なソースフォロア増幅器図１のスイッチをＮチャンネルＭＯＳＦＥＴで構成したソースフォロア増幅器図２の回路構成を独立ダブルゲートＦｉｎ型ＦＥＴで実現したソースフォロア増幅器浮遊電池を抵抗とその両端に接続された２つの電流源によって実現するソースフォロア増幅器図４に示すソースフォロア増幅器の電流源の数を減少させたソースフォロア増幅器本発明に用いられる独立ダブルゲートＦｉｎ型ＦＥＴの模式図とシンボル従来のソースフォロア増幅器全素子をＮチャンネルＭＯＳＦＥＴで構成したソースフォロア増幅器入力トランジスタの閾値電圧を低減させる方法の一例図８、図９に示すソースフォロア増幅器の入出力特性と、理想的なソースフォロア増幅器の入出力特性

以下第１ないし第５の実施形態を引用して本発明に係るソースフォロア増幅器を詳細に説明する。

（第１の実施形態）
本発明で開示する、最も基本的な回路構成を図１に示す。
ここで、ＳＷ１、ＳＷ２はそれぞれスイッチ素子であり、Ｃ_１は容量素子を示す。第１、２の参照電圧源Ｖ_ｒｅｆ１、Ｖ_ｒｅｆ２は、Ｖ_ｒｅｆ１＜Ｖ_ｒｅｆ２の関係にある。

図１の回路を動作させる場合は、まず、校正時間にＳＷ１、ＳＷ２を短絡し、Ｃ_１を電圧（Ｖ_ｒｅｆ１−Ｖ_ｒｅｆ２）に充電する。
充電終了後、ＳＷ１、ＳＷ２を開放すると、この充電電圧が保持されたまま、ソースフォロア動作が可能となり、図１０の理想特性を実現する。
ただし、使用時間は、電圧（Ｖ_ｒｅｆ１−Ｖ_ｒｅｆ２）がソース側のＰＮ接合を流れる漏れ電流によってＣ_１を放電する時定数によって決定するため、適当な周期で校正を繰り返す必要がある。

（第２の実施形態）
第１の実施形態を、さらに実際的な集積回路で実現する方法を第２の実施形態に示す。
図２にＳＷ１、ＳＷ２をＮチャンネルＭＯＳＦＥＴＭＮ３、ＭＮ４で実現する方法を示す。ＣＬＫは、校正時間中にハイレベルとなり、使用時間中にローレベルとなる。

校正時間中は、Ｃ_１は第１の実施形態と同様に充電がなされ、ＣＬＫがローレベルとなる使用時間中は、Ｃ_１の充電電圧は保持される。ここで、充電電圧は、ＭＮ３の閾値電圧Ｖ_{ｔｈ，ＭＮ３}だけ低下し、（Ｖ_ｒｅｆ１−Ｖ_ｒｅｆ２−Ｖ_{ｔｈ，ＭＮ３}）となることが、理想スイッチを用いた図１の場合と異なる。
また、使用時間は、ＭＮ１のソースＰＮ接合のほかに、ＭＮ３及びＭＮ４を流れる漏れ電流によって制限を受ける。

（第３の実施形態）
これら漏れ電流による使用時間の制限を緩和する方法を第３の実施形態に示す。
図３に示すように、図１、図２のＭＮ１に、図６に示すような、２つのゲート７０３、７０４が互いに絶縁された独立ダブルゲートＦｉｎ型ＦＥＴ７０８をＭＮ１’として適用する。そうすると、ＭＮ１の基板ノードから同ＭＮ１のソース側ＰＮ接合を流れていた漏れ電流を防ぐことが可能となり、使用時間を大幅に増やし、ＣＬＫの周波数を下げ、より低消費電力性が増大する。さらに、ＭＮ３も同様に独立ダブルゲートＦｉｎＦＥＴＭＮ３’とすることにより、ＭＮ３の基板ノードからの漏れ電流を防ぐことができる。なお、ＭＮ３の基板ノードを接地電位に接続することによりＣ_１の放電を防ぐ方法も考えられるが、この方法は、Ｃ_１の充電電圧に制限を大きくする。第３の実施形態によれば、このような制限は受けない。

（第４の実施形態）
本実施形態では、入力トランジスタの基板ノードと出力ノードの間の電圧を一定に保つための別法が開示される。
図４は、入力トランジスタの基板ノードと出力ノードの間に抵抗９０１、ないし抵抗として動作するトランジスタなどを設け、両ノード間の電圧を一定に保つ回路構成である。基板ノードには、第１の電流源９０２を接続して電流を供給し、低ノードには、電流源９０２と同一の大きさで極性の異なる第２の電流源９０３を接続して、供給された電流を回収する。このような回路網を設けることによって、他の部位に影響を与えることなく、基板ノードと出力ノードの間の電圧を一定に保つことが可能となる。

（第５の実施形態）
本実施形態では、第４の実施形態で３つ必要であった電流源１０１、９０２、９０３を２つで実現する方法が開示される。
図５では、図４の電流源１０１と９０３が第３の電流源１００１にまとめられている。ここで、１００１は、電流源１０１と９０２を流れる電流の合計値を流すように設計される。このような回路網を設けることによって、電流源２つによって、他の部位に影響を与えることなく、基板ノードと出力ノードの間の電位を一定に保つことが可能となる。
なお、電流源９０２、９０３、１００１は、最も簡単には、一定電圧でゲートバイアスされたトランジスタによって実現可能である。

（その他の実施形態）
なお、図６に示す独立ダブルゲートＦｉｎ型ＦＥＴは、ＳＯＩ基板を用いて作製することを仮定しているが、バルク基板を用いても作製可能であることは、当業者には理解される。
また、図１ないし図５の回路構成は、ＰチャンネルＦＥＴを用いて電圧の極性を反転することによって同様に実現可能であることは、当業者にとって自明である。

Ｖ_ｒｅｆ１とＶ_ｒｅｆ２の組み合わせは、ＭＮ１、ＭＮ１’の閾値電圧をどれだけ下げるかによって決定されるが、Ｖ_ｒｅｆ１をＶ_ＤＤ、Ｖ_ｒｅｆ２をＶ_ＳＳと一致させることによって、回路構成上最も簡単に実現が可能となる。

（容量素子の実現方法と特性）
容量素子の大きさについては、クロックＣＬＫ１周期中に可能な使用時間と、様々な漏れ電流の大きさによって決定することは前述のとおりであるが、ＭＮ１すなわちバルクＭＯＳＦＥＴではなく、ＭＮ１’すなわち独立ダブルゲートＦｉｎ型ＦＥＴを用いることによって、Ｃ_１をある程度大きく作っても過渡応答性を高めることができる。すなわち、動作時にＶ_Ｏから見える容量値は、ＭＮ１’の第２ゲートが決定しており、これは、バルクＭＯＳＦＥＴの基板ノードに寄生する容量よりも大幅に低減されるからである。

１０１ソースフォロア増幅器を構成する電流源
７０１独立ダブルゲートＦｉｎ型ＦＥＴ
７０２Ｎチャンネル独立ダブルゲートＦｉｎ型ＦＥＴの回路記号
７０３第１のゲート電極
７０４第２のゲート電極
７０５第１のゲートを構成する絶縁膜
７０６第２のゲートを構成する絶縁膜
７０７チャンネルを構成する半導体薄板
７０８ソース・ドレイン電極
７０９埋め込み酸化膜
７１０シリコン基板
７１１Ｐチャンネル独立ダブルゲートＦｉｎ型ＦＥＴ
９０１抵抗素子
９０２第１の電流源
９０３第１の電流源と同じ強さを持つ第２の電流源
１００１電流源１０１と９０２の合計値を持つ第３の電流源
Ｖ_ｉ入力電圧
Ｖ_Ｏ出力電圧
Ｖ_ｒｅｆ０、Ｖ_ｒｅｆ１、Ｖ_ｒｅｆ２、Ｖ_ｒｅｆ５一定の参照電圧源
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４ＮチャンネルＭＯＳＦＥＴ
ＭＮ１’、ＭＮ２’、ＭＮ３’、ＭＮ４’ ＮチャンネルＦｉｎ型ＦＥＴ
ＳＷ１、ＳＷ２スイッチ素子
Ｃ_１容量素子
ＣＬＫクロック信号
Ｖ_ＤＤ、Ｖ_ＳＳ高電圧源、低電圧源

Claims

入力ＭＯＳＦＥＴの基板ノードと出力ノードとの間を、入力電位に関わらず、非零の一定電圧に保つ手段を有するソースフォロア増幅器。
上記手段は、入力ＭＯＳＦＥＴの出力ノードと第１の参照電圧源との間に設けられた第１のスイッチ素子と、該入力ＭＯＳＦＥＴの基板ノードと第２の参照電圧源との間に設けられた第２のスイッチ素子と、該入力ＭＯＳＦＥＴの基板ノードと出力ノードとの間に設けられた容量素子であって、入力ＭＯＳＦＥＴの動作時間の内の、校正時間には該第１及び第２のスイッチ素子を短絡し、使用時間には該第１及び第２のスイッチ素子を開放することを特徴とする請求項１に記載のソースフォロア増幅器。
上記第１及び第２のスイッチ素子を短絡する校正時間と、上記第１及び第２のスイッチ素子を開放する使用時間を交互に周期的に動作させることを特徴とする請求項２に記載のソースフォロア増幅器。
上記第１の参照電圧源を低電圧源、上記第２の参照電圧源を高電圧源としたことを特徴とする請求項２又は請求項３に記載のソースフォロア増幅器。
上記手段は、入力ＭＯＳＦＥＴの出力ノードと基板ノードの間に接続された抵抗として動作する素子と、入力ＭＯＳＦＥＴの基板ノードに接続された第１の電流源、並びに入力ＭＯＳＦＥＴの出力ノードに接続され第１の電流源とは同一の強さで極性の異なる第２の電流源によって構成される回路であることを特徴とする請求項１に記載のソースフォロア増幅器。
上記第２の電流源が担う機能は、第２の電流源を実装せずに、ソースフォロア入力ＭＯＳFETを駆動するための電流と上記第１の電流源を流れる電流の合計値を持つ第３の電流源によって実現される請求項５に記載のソースフォロア増幅器。
上記入力ＭＯＳＦＥＴは、２つのゲートが互いに絶縁されたＦｉｎ型ＦＥＴで構成したことを特徴とする請求項１ないし請求項６のいずれか１項に記載のソースフォロア増幅器。