JP2011211756A - データ伝送システム、送信デジタル処理システム、受信デジタル処理システム - Google Patents

Abstract

【課題】ＦＰＧＡを用いてＨＤＭＩデータ及び／又はＤＶＩデータの無線送信を行う送信デジタル処理システム（２２）を提供する。
【解決手段】ＦＰＧＡは、データを２つのデータストリームに変換し、ビデオデータを制御データに多重化するフロントエンドコンポーネント（４６）を備える。これに対応する受信ＦＰＧＡ（３６）も開示する。
【選択図】図１

Description

本発明は、データ伝送システム、送信デジタル処理システム、受信デジタル処理システムに関する。

デジタルビデオデータは、例えば、デジタルビジュアルインタフェース（Digital Visual Interface：ＤＶＩ）として知られるプロトコルを用いて、ＤＶＤプレーヤ、ビデオ受信機、ＡＴＳＣチューナ、又は他のコンピュータ等のソースから、例えば、フラットパネルビデオモニタ等のディスプレイに送信することができる。ＤＶＩは、主としてコンピュータ用に開発されたものであり、オーディオデータの処理を想定していない。

このため、例えば、デジタル映画等を再生するためにオーディオデータを含むデジタルマルチメディアデータにも対応できるように通信プロトコルを拡張するために、高精細度マルチメディアインタフェース（High Definition Multimedia Interface：ＨＤＭＩ）と呼ばれるプロトコルが開発された。ＨＤＭＩは、ビデオデータだけではなく、オーディオデータの使用も想定する点、及びテレビジョン関連の解像度を処理する点を除けば、ＤＶＩと同様である。ＤＶＩ及びＨＤＭＩは、何れも、有線伝送を意図し、更に、ＨＤＭＩは、広帯域デジタルコンテンツ保護（High-Bandwidth Digital Content Protection：ＨＤＣＰ）として知られる暗号化法を用いるデジタルマルチメディアデータの暗号化を許可している。また、ＤＶＩは、任意の特性として、ＨＤＣＰをサポートする。

ところで、テーブル上の空間を確保し、室内における人の移動を容易にするとともに視界を広げるためには、最小限の配線を使って、表示装置上でマルチメディアを観られるようにすることが望ましい。特に、電源線は天井裏や壁の中を通っているが、データ伝送用の配線は、多くの場合、天井裏や壁の中を通っていないので、例えば、プロジェクタは天井に取り付け、プラズマディスプレイ又は液晶高精細度（liquid crystal high definition：ＨＤＤ）テレビジョン表示装置は壁に取り付け、邪魔になる配線をなくし、表示用のマルチメディアデータを受信できるようにすることが望ましい。

なお、本発明がただの無線伝送システムではないことは、明らかである。具体的には、例えば、伸長された高精細度（ＨＤ）ビデオ等、圧縮又は伸長されたマルチメディアデータを搬送するには帯域幅が十分ではないＩＥＥＥ８０２．１１（ｂ）等の無線リンクを用いる場合、圧縮されたマルチメディア標準精細度（ＳＤ）ビデオデータを送信しなくてはならないことがあり、この場合、プロジェクタ側では、比較的高価な伸長モジュールが必要になる。幾つかの無線リンク、例えばＩＥＥＥ８０２．１１（ａ）の帯域幅は、圧縮ＨＤビデオを搬送するには十分であるが、非圧縮のＳＤ又はＨＤビデオを搬送するには不十分である。また、ＩＥＥＥ８０２．１１（ａ）では、その無線リンクの距離が十分に長く（部屋を越えており）、送信装置であるラップトップコンピュータがある部屋の隣の部屋で検出することができるので、著作権保護が必要とされる場合がある。このことを考慮し、本発明では、非圧縮マルチメディア、特にＨＤビデオとして知られている予想以上に膨大なジャンルの非圧縮マルチメディアの短距離無線通信に特に適した非常に短距離で、好ましくは指向性があり、広帯域の無線リンクの必要性に注目する。

本発明者等は、５７ＧＨｚと６４ＧＨｚの間（本明細書では、「６０ＧＨｚ帯」と呼ぶ。）のスペクトル帯域で機能する無線システムを開発した。６０ＧＨｚ帯のスペクトルは、通信距離が短く、指向性が高く（したがって、生来的に安全性が高く）及びデータ帯域幅が広いといった特性を有する。本願と同じ譲受人に譲渡されており、引用により本願に援用される係属中の米国特許出願番号第１０／６６６，７２４号、第１０／７４４，９０３号（システム）、第１０／８９３，８１９号、第１１／１３６，１９９号（ＰＬＬ関連の発明）及び第１１／０３５，８４５号（複数のアンテナ）には、広帯域６０ＧＨｚリンクを用いて、室内のソースから室内の受信機に、高精細度（ＨＤ）ビデオを高精細度マルチメディアインタフェース（ＨＤＭＩ）フォーマットで送信する様々なシステム及び方法が開示されている。この周波数では、信号は、通信範囲が短く、指向性が高いため、ビデオデータを圧縮されていない形式で送信することができ、このため、１秒あたりに送信されるデータが多くなり、データの剽窃が実質的に困難となる。

本発明者らは、特定の用途に関わらず、６０ＧＨｚ帯無線リンクに関して、以下のような問題点を見出した。ここで、非オーディオのＤＶＩコンポーネントは、オーディオ機能が追加されたＨＤＭＩコンポーネントより安価であり、したがって、ＨＤＭＩコンポーネントに代えて使用することが望ましい。しかしながら、受信機がＨＤＭＩ受信機ではないことを送信機が発見した後は、ＨＤＭＩ送信機は、ＨＤＭＩデータをＤＶＩ受信機に送信せず、したがって、２つのシステムを混合することは困難である。本発明は、ＨＤＭＩシステムにおいて、安価なＤＶＩコンポーネントを選択的に使用することを可能にする。

本発明に係る、ソースからディスプレイに無線でＨＤＭＩデータを伝送するデータ伝送システムは、ＨＤＭＩデータを受信するＤＶＩ受信機と、ＤＶＩ受信機から信号が供給される送信デジタル処理システムとを備える。無線送信機は、送信デジタル処理システムから信号が供給され、信号を受信機に無線で送信し、受信デジタル処理システムは、受信機から信号が供給され、ＤＶＩ送信機は、受信デジタル処理システムから信号が供給される。ディスプレイは、ＤＶＩ送信機から信号が供給され、これに応じて、ＨＤＭＩデータ内に存在するオーディオデータの再生と共に、ＨＤＭＩデータを表示する。

他の側面として、本発明は、ＨＤＭＩデータ及び／又はＤＶＩデータの無線送信を行う送信デジタル処理システムを提供する。送信デジタル処理システムは、データを２つのデータストリームに変換し、ビデオデータを制御データに多重化するフロントエンドコンポーネントを備える。

送信デジタル処理システムの非限定的な具体例として、前方エラー訂正コンポーネント、例えば、フロントエンドコンポーネントから、実質的に連続したデータのストリームである信号が供給されるリード−ソロモン（Reed-Solomon：ＲＳ）エンコーダを設けてもよい。フロントエンドコンポーネントへのビデオデータレートが、ＲＳエンコーダを満たすために不十分である場合、フロントエンドコンポーネントは、ＲＳエンコーダにおいてデータが不足しないように、ヌルワードを生成する。フロントエンドコンポーネントは、４個の２５ビット値を結合し、単一の１００ビットワードを生成し、１００ビットワードを５個の２０ビットワードに変換する。

更に、幾つかの実施の形態では、送信デジタル処理システムは、前方エラー訂正コンポーネントから信号が供給され、データをランダム化するスクランブラを更に備える。更に、送信デジタル処理システムは、ヘッダを定期的に出力するヘッダ生成器を備えていてもよく、ヘッダの第１の部分は、受信機を同期させるために使用されるプリセットデータを含み、ヘッダの第２の部分は、受信機で使用される制御情報を含む可変データを含む。各ヘッダは、スクランブラからのマルチメディアデータのユニットに関連付けられる。更に、必要であれば、差動エンコーダ（differential encoder）を用いて、ヘッダ生成器からの絶対データを四位相偏移変調データ（phase shifted quadrature data）として表してもよい。

好適な例示的な実施の形態においては、送信デジタル処理システムは、６０ＧＨｚ帯の無線送信用にＨＤＭＩ及び／又はＤＶＩデータを準備するＦＰＧＡによって実現される。

他の側面として、本発明に係る、ＨＤＭＩ及び／又はＤＶＩデータの無線受信を行う受信デジタル処理システムは、受信されたヘッダの第１のキャラクタを用いて、Ｉチャンネル及びＱチャンネルの両方でアラインメントを実行することによって、データをアラインする（align）デシリアライザを用いて、受信データをデシリアライズする（deserialize）。

以下では、本発明の構造及び処理に関する詳細を添付の図面を参照して説明する。添付の図面では、同一の部分には共通の符号を付している。

本発明に基づくシステムを示すブロック図である。 例示的な送信プロセッサのブロック図である。 例示的な送信プロセッサフロントエンドのブロック図である。 例示的な受信プロセッサのブロック図である。 例示的な受信プロセッサバックエンドのブロック図である。 データストリームの概略図である。

まず、図１に示すシステム１０は、ベースバンドマルチメディアデータ、特にオーディオデータを含む高精細度（high definition：ＨＤ）デジタルビデオデータのソース１２を備える。ソース１２は、ラップトップコンピュータ、他のマルチメディアコンピュータ又はサーバであってもよい。また、ソース１２は、衛星放送受信機、地上波放送受信機、ケーブル放送受信機、ＤＶＤプレーヤ等であってもよく、又は他のマルチメディアのソース機器であってもよい。

ソース１２は、ライン１４を介して、メディア受信機１６に多重化されたマルチメディアデータを送信し、したがって、ソース１２及びメディア受信機１６は、共に、データ、特にＨＤＭＩデータの「ソース」とみなすことができる。メディア受信機１６は、セットトップボックスであってもよく、高精細度マルチメディアインタフェース（High Definition Multimedia Interface：ＨＤＭＩ）送信機１８を含んでいてもよい。ＨＤＭＩ送信機１８は、ＨＤＭＩプロトコルを用いて、マルチメディアデータを処理し、特に、広帯域幅デジタルコンテンツ保護（High-Bandwidth Digital Content Protection：ＨＤＣＰ）を用いてデータを暗号化し、マルチメディアデータについて、テレビジョン解像度、例えば、１６×９のディスプレイ比をサポートする。

ＨＤＭＩ送信機１８は、当分野で周知のＨＤＭＩの原理に基づき、ケーブル又は他の信号線１９で、デジタルビジュアルインタフェース（Digital Visual Interface：ＤＶＩ）受信機２０（以下、ＤＶＩコンポーネント２０とも呼ぶ）に、ＨＤＣＰ−暗号化マルチメディアデータを送信する。ＤＶＩ受信機２０は、本発明に基づき、ＤＶＩプロトコルを用いて受信データを処理する。ＨＤＭＩ送信機１８は、処理の一部として、ビデオデータを多重化し、及びオーディオデータをビデオデータストリーム内に多重化する。ＤＶＩ受信機２０は、ビデオデータを分離すると共に、データストリーム内に多重化されたオーディオデータを通過させる。何れの場合も、ＤＶＩ受信機２０は、如何なる時点でも、ストリームを平文化も再暗号化もしない。

ＤＶＩ受信機２０からの暗号化されたマルチメディアデータは、例えば、特定用途向け集積回路（ＡＳＩＣ）又はフィールドプログラマブルゲートアレー（ＦＰＧＡ）又は他のマイクロプロセッサであるプロセッサ２２に送信される。プロセッサ２２は、無線送信機２４による送信アンテナ２６を介する無線伝送のためにデータを処理する。プロセッサ２２については、後に更に詳細に説明する。

暗号化されたマルチメディアデータは、無線リンク３０を介して、受信機アンテナ３２に無線で送信され、受信機アンテナ３２は、無線受信機３４にデータを供給する。マルチメディアデータは、コンテンツを不正にコピー（bootlegging）することが基本的には維持できない程の大量のデータを毎秒伝送するように、非圧縮データ形式で無線リンク３０上を伝送してもよく、好ましくはないが、あるデータは圧縮してもよい。また、必要に応じて、マルチメディアデータを圧縮形式で伝送してもよい。無線送信機２４と無線受信機３４（したがって、その間の無線リンク）は、好ましくは、一定の（変化しない、単一の）周波数、約６０ＧＨｚで動作し、より好ましくは、５９ＧＨｚ〜６４ＧＨｚの範囲で動作し、また、無線リンクのデータ転送速度は、好ましくは一定であり、且つ最低でも２ギガビット／秒（２．０Ｇｂｐｓ）である。ＤＱＰＳＫを使用する場合、無線リンクのデータ転送速度は、２．２Ｇｂｐｓであり、このデータ転送速度は、約２．５Ｇｂｐｓとすることもできる。すなわち、無線リンクの帯域幅は、一定の２．５ＧＨｚとすることができる。

このことから、無線送信機２４は、好ましくは、技術的に知られている原理に基づいて符号化を行うエンコーダを備えている。符号化データは、６０ＧＨｚの変調器によって約６０ＧＨｚで（すなわち、６０ＧＨｚ帯で）変調され、アップコンバータによって約６０ＧＨｚにアップコンバートされ、無線リンク３０を介して伝送される。上述した広帯域チャンネル及び簡単な変調方式、例えばＤＱＰＳＫ、ＱＰＳＫ、ＢＰＳＫ又は８ＰＳＫ等を用いることにより、高いデータ転送速度の簡単なビデオデータ無線伝送システムを実現することができる。例えば、ＤＱＰＳＫを用いた場合、シンボル転送速度の２倍のデータ転送速度を実現することができる。８ＰＳＫの場合、３．３Ｇｂｐｓのデータ転送速度を実現することができる。

無線受信機３４は、無線送信機２４と相補的な回路であり、すなわち、ダウンコンバータと、６０ＧＨｚの復調器と、デコーダとを備える。如何なる場合も、無線受信機３４からのデータは受信機のプロセッサ３６に供給され、受信機のプロセッサ３６は、エラー訂正を行うとともに、ＤＶＩ送信機３８における処理に適するようにデータを再多重化する。また、プロセッサ３６は、必要に応じて、表示するための如何なる制御信号をビデオデータから分離してもよい。ＤＶＩ送信機３８は、ＤＶＩの分野で周知の原理に基づき、暗号化されたマルチメディアデータを、平文化することなく処理し、ケーブル又は他の有線３９で、ＨＤＭＩ受信機４０にマルチメディアデータを送信する。ＨＤＭＩ受信機４０は、ＤＶＤプレーヤ、テレビジョン又は他のプレーヤ等のメディアプレーヤ４２の一部であってもよい。ＨＤＭＩ受信機４０は、ＨＤＣＰの原理に基づいてマルチメディアデータを平文化し、ビデオデータからオーディオデータを分離する。そして、マルチメディアコンテンツは、例えば陰極線管（ＣＲＴ）、液晶表示パネル（ＬＣＤ）、プラズマディスプレイパネル（ＰＤＰ）、又は薄膜トランジスタ（ＴＦＴ）パネル、プロジェクタのスクリーン等のディスプレイ４４に表示される。メディアプレーヤ４２及びディスプレイ４４は、まとめて、ビデオディスプレイ、ＨＤＭＩシンク又は他のユニットとみなすことができる。

上述したリンクは、好ましくは、双方向リンクであり、例えば、ＨＤＣＰ平文化の際に必要な戻りチャンネル情報は、６０ＧＨｚ帯のリターンリンクを介して伝送してもよく、又は、例えば、引用により本願に援用され、本出願と同じ譲受人に譲受されている係属中の米国特許出願番号第１１／０３６，９３２号及び第１１／０３５，８４５号に開示されているように、「帯域外」のリターンリンクを介して伝送してもよい。

本発明では、ＤＶＩ受信機２０、プロセッサ２２及び無線送信機２４は、シングルチップ上に構成してもよく、個別の基板上に構成してもよい。実際には、ＤＶＩ受信機２０、プロセッサ２２及び無線送信機２４は、メディア受信機１６に組み込まれる。同様に、無線受信機３４、プロセッサ３６及びＤＶＩ送信機３８は、シングルチップ上に構成してもよく、必要に応じて、メディアプレーヤ４２に組み込んでもよい。何れの場合も、メディア受信機１６、メディアプレーヤ４２及び各コンポーネントは、住居の壁を透過しない６０ＧＨｚの好適な無線搬送周波数のために、同じ空間内に配設することが好ましい。

ＤＶＩコンポーネントは、メディア受信機１６（例えば、セットトップボックス）と、メディアプレーヤ４２（例えば、テレビジョン又はＤＶＤプレーヤ）との間の通信パスの無線部分で用いられるので、この部分には、暗号鍵（又はこれに伴うライセンス）は不要である。また、マルチメディアデータは、ＤＶＩコンポーネント２０、３８の間に確立されるＤＶＩコンポーネント２０、３８を含む無線部分では平文化されないので、調整に関する問題は全く又は殆ど生じない。更に、上述したＤＶＩコンポーネントの使用により、システムは、ビデオクロックの周波数が正確なコピーを含む全てのＨＤＭＩ出力信号を正確に再生することができるので、無線リンクを介してソース１２に接続された如何なるＨＤＭＩ対応のディスプレイ４４も、ソース１２に有線で接続されているように振る舞う。具体的には、送信機部分でＤＶＩ受信機２０を用いて、受信機部分のＤＶＩ送信機３８を駆動することによって、ＨＤＭＩディスプレイ４４は、所謂「データアイランド」によって提供されていることもある何らかのオーディオデータを含む、これにより得られるデータストリームを正しく解釈することができる。

図２に示す送信機のプロセッサ２２の非限定的なＦＰＧＡによる実現例（以下の非限定的な説明においては、「送信ＦＰＧＡ」と呼ぶ。）では、非限定的な送信ＦＰＧＡは、２４ビットビデオデータを２つの１．１Ｇｂｐｓのデータストリームに変換する。この変換は、以下のような一連のステップによって実行される。まず、フロントエンド４６は、２４ビットのビデオデータに５ビットの制御データ（ＨＳ、ＶＳ及び制御［３：１］）及びオプションの補助的データを多重化する。フロントエンド４６は、例えば、１１０ＭＨｚで、リード−ソロモン（Reed-Solomon：ＲＳ）エンコーダ４８に２０ビットデータの略々連続したストリームを出力する。供給されるビデオデータレートが、ＲＳエンコーダ４８を満たすために不十分である場合、フロントエンド４６は、ＲＳエンコーダ４８においてデータが不足しないように、ヌルワードを生成する。

ＲＳエンコーダ４８は、（２１６，２００）のＲＳ符号を適用する２つの１０ビットエンコーダを含む。ＲＳエンコーダ４８は、それぞれ、２００個の１０ビットワードのデータを受け入れ、前方誤り訂正（forward error correction：ＦＥＣ）データの１６ワードを追加する。この符号化方式により、受信機は、２１６ワードの各ＲＳブロックにおいて、最大８個のエラーを訂正することができる。なお、リード−ソロモン符号化等の前方誤り訂正では、無線送信システムにおいて生じる可能性がある偶発的な伝送エラーを訂正することができ、これらのエラーを訂正しなければ、表示画像が一時的に乱れ、又は映像アーチファクトが発生する。

データは、ＲＳエンコーダ４８から、データをランダム化するスクランブラ５０に供給される。スクランブラ５０は、暗号化目的には使用されず、暗号化は、上述したように、より上位のレベルプロトコルであるＨＤＣＰによって実行される。すなわち、スクランブラ５０は、データをランダム化して、データストリーム内で遷移が頻繁に生じることを確実にし、これにより、受信機は、自らをビットクロックに同期し、データを再生しやすくなる。スクランブラ５０は、擬似乱数（pseudo-random number：ＰＲＮ）発生器を用いて、２０ビットの乱数を発生し、各２０ビットワードについて、供給されたワードを乱数によって排他的論理和処理し、スクランブルされた出力を生成する。受信機側では、同じＰＲＮ発生器を用いて、データをデスクランブルし、両方のＰＲＮ発生器は、２０μ秒毎に初期化してもよい。

スクランブラ５０からのデータは、ヘッダ生成器５２に供給され、ヘッダ生成器５２は、定期的に（例えば、２０μ秒毎に）例えば、４０ワードのヘッダを出力する。このヘッダの前半の２０ワードは、受信機を同期するために使用にされるプリセットデータであってもよい。これに続く後半の２０ワードは、受信機が使用する制御情報を含む可変データであってもよい。ヘッダ生成器５２は、４０ワードのヘッダに続いて、スクランブルされた１０個のデータのＲＳブロック（２１６０のワード）を差動エンコーダ５４に供給し、処理を繰り返す。

差動エンコーダ５４には、１０ビットワードの対として、２０ビットデータが供給される。差動エンコーダ５４は、最上位ビットから開始される１０個の２ビットのエンティティとして、各ワード対を評価する。各２ビット値は、前の２ビット値と比較される。これらの差分は、グレイコードを用いて表現してもよく、Ｉ／Ｑストリームシリアライザ５６に供給される。この目的は、絶対データを四位相偏移変調データ（phase shifted quadrature data）として表現することであり、このデータは、Ｉ／Ｑストリームシリアライザ５６から出力され、図１に示す無線送信機２４、例えば、ＱＰＳＫ変調器に供給される。Ｉ／Ｑストリームシリアライザ５６は、２つの専用ＦＰＧＡセルを含み、非限定的な一実施の形態においては、ＦＰＧＡセルは、差動符号化されたデータが並列に供給され、これらを同時にシフトさせてＶＱ出力から出力する１０ビットシリアライザであるザイリンクス社（Ｘｉｌｉｎｘ）の「ＲｏｃｋｅｔＩＯ」セルであってもよい。

また、図２に示すクロック発生器５８は、Ｉ／Ｑストリームシリアライザ５６で用いられるクロック（例えば、１．１ＧＨｚのクロック）と、例えば、システムに亘って、パラレルデータをシフトする１１０ＭＨｚのクロックとを発生する。ＲＦ変調機及び復調器が１．１ＧＨｚのビットレートで動作するように調整することによって、１．１ＧＨｚのクロックを用いることができる。また、１１０ＭＨｚは、１．１ＧＨｚのビットレートの１０分の１に相当するため、使用することができる。

コントローラ６０は、図２に示す非限定的な送信ＦＰＧＡ２２の全てのコンポーネントを同期させる。コントローラ６０は、ヘッダ生成器５２に対し、４０ワードのヘッダを生成するタイミングを通知し、スクランブラ５０内のＰＲＮ発生器を初期化する。また、コントローラ６０は、ＲＳエンコーダ４８が適切なタイミングでデータを出力するようにＲＳエンコーダ４８を制御し、また、コントローラ６０は、フロントエンド４６に対して、ＲＳエンコーダ４８にデータを供給すべきタイミングを通知する。コントローラ６０は、１０個の２１６ワードＲＳブロック（２１６０個の状態）及び４０ワードのヘッダによって定義される２２００個の状態を有する２２００状態カウンタを用いることができる。

コントローラ６０は、それぞれが２２００状態カウンタを（すなわち、２０μ秒毎に）通過するクロックをビデオクロック解析器（Video Clock Analyzer：ＶＣＡ）６２に出力してもよい。ビデオクロック解析器（ＶＣＡ）６２は、コントローラ６０の２２００個の状態の間（２０μ秒）ビデオクロックの数を数える。これにより得られるカウント値「ｎ」は、ヘッダの可変データ「ｎ」の一部として受信機に送信され、受信機では、ＰＬＬ関連の発明を開示する上述した本願に援用される特許文献に開示されている技術に基づいて、このカウント値「ｎ」を用いて、ビデオクロックを再生する。

送信ＦＰＧＡ２２のフロントエンド４６は、図３に示すように、ビデオデータを２０ビットデータストリームに多重化する。このタスクに関連する主要な課題は、以下の通りである。

１．ビデオデータ及び制御データの両方（ＨＳ、ＶＳ等）を一緒に多重化する必要があり、受信機において、分離する必要がある。

２．ビデオクロックレートは、１１０ＭＨｚのローカルクロックに同期していない。そこで、何らかのメカニズムによって、ビデオデータをビデオクロックドメインから１１０ＭＨｚクロックドメインに移行させる必要がある。

３．フロントエンドは、ＦＥ＿ＥＮＢがアサートされたときは、常に、連続したデータストリームを出力しなければならない。有効なビデオ／制御データが使用できる状態にない場合、ヌルデータを生成し、挿入しなければならない。

図３に示すように、フロントエンド４６は、４つのブロックに区切ることができる。ビデオ／制御データは、ビデオクロック毎に１ビデオ画素、又は１制御ワードのレートでフロントエンド４６のマルチプレクサ６４に供給される。独立した制御線「ＤＥ」は、受信データが画素であるか（ＤＥ＝１）又は制御ワードであるか（ＤＥ＝０）を示す。マルチプレクサ６４は、各ビデオクロック毎に、ＤＥを最上位ビットとして、２５ビットワードを出力する。ＤＥ＝１の場合、残りのビットは、ビデオ画素である。ＤＥ＝０の場合、残りの２４ビットは、ビット［２３］としての固定の「１」と、５つの制御線（ＨＳ、ＶＳ、制御［３：１］）と、補助的データのための１８ビットの空間とを含む。補助的データは、受信機で有用な、如何なるデータであってもよい。例えば、補助的データは、ディスプレイの明度を増加又は低減させるコマンドを含んでいてもよい。

このように、マルチプレクサ６４は、ビデオ画素データ及び制御データだけを出力する。埋め合わせ用のヌルデータは、１００／２０ビット変換器７０によって生成される。ここでは、マルチプレクサ６４の２５ビットの出力を最終的に、２０ビット値に変換しなければならない。この変換は、２つのステップで実行される。まず、２５／１００ビット変換器６６において、４個の２５ビット値を結合し、単一の１００ビットワードを形成する。４個の２５ビットワードから１００ビットワードが生成されると、これらは、直ちにフロントエンドＦＩＦＯ６８に書き込まれる。フロントエンドＦＩＦＯ６８は、１５個の１００ビットワードを格納することができる。フロントエンドＦＩＦＯ６８は、データＤＡＶ出力からデータが出力できるようになったことを１００／２０ビット変換器７０に通知する。フロントエンドＦＩＦＯ６８は、ビデオクロックに同期して書き込まれ、１１０ＭＨｚのクロックに同期して読み出される。

ＦＥ＿ＢＮＢがアサートされると、１００／２０ビット変換器７０は、ＦＩＦＯからワードを読み出し、５個の２０ビットワードのバーストでこれらを出力する。１００ビットワードがＦＩＦＯから読み出されると、ワードの全体は、５個の連続したクロックサイクルにおいて、５個の２０ビットワードとして出力される。ＦＩＦＯに使用可能がデータがない状態（すなわち、ＤＡＶ＝０）でＦＥ＿ＥＮＢがデータを要求した場合、１００／２０ビット変換器７０は、ヌルフィル（全て０）の５個のワードを生成する。画素クロックレートが低い場合、データパイプのフル状態を保つために、この処理が頻繁に行われる。これにより、非限定的なフロントエンド４６から出力されるデータは、常に、５個の２０ビットワードのグループとしてパッキングされ、したがって、受信機は、追加的なフラグを設ける必要なく、又はデータストリームに識別子を埋め込む必要なく、高い信頼度で、ビデオデータと制御データとを抽出できる。

図４は、本明細書において、「受信ＦＰＧＡ」と呼ぶ受信機のプロセッサ３６の非限定的な実施の形態を示している。受信ＦＰＧＡは、Ｉ／Ｑデータストリームを受信し、データを処理し、２４ビットビデオ信号を出力する。この処理は、図４に示すように、複数の処理段によって実行される。

具体的には、供給されたＩ／Ｑデータストリームは、このブロック図では「デシリアライザ」７２として示しているクロック／データ再生機能を有する非限定的なＦＰＧＡ ＲｏｃｋｅｔＩＯセルによって、処理され、クロック及びデータが再生される。デシリアライザ７２は、自動的にクロック／データを再生し、元の１．１ＧＨｚ送信クロックを抽出し、このクロックを、システムに亘って並列データをシフトするために用いられる１１０ＭＨｚのクロックに分割する。

データをデシリアライズする際、デシリアライザ７２は、シリアルデータストリーム内のどこで１つのワードが終わり、次のワードが始まるかを判定する。この処理は、アラインメントと呼ばれる。デシリアライザ７２は、Ｉチャンネル及びＱチャンネルの両方において、ヘッダの第１のキャラクタを用いて、このアラインメント処理を実行する。

このアラインメントに続いて、デシリアライザ７２は、平行なＩデータ及びＱデータをお互いに対してアラインする「結合」処理を実行する。例えば、平行なＩデータが平行なＱデータに対して１クロック以上遅れ又は進むと、データのスキューが生じ、処理を継続できなくなる。これを防止するために、デシリアライザ７２は、例えば、Ｉヘッダ及びＱヘッダの両方において出現する４ワードの特定のシーケンスを検出することによって、結合処理を実行する。これらのシーケンスが出現すると、デシリアライザは、Ｉチャンネル及びＱチャンネルを互いに相対的にアラインさせるために必要な何らかのタイムシフティングを実行する。

結合処理に続いて、ヘッダ検出器７４は、上述のように送信機が挿入した２０ワードヘッダを検索する。ヘッダが検出されると、ヘッダ検出器７４は、受信機コントローラ自体がデータストリームに同期するように、受信機のコントローラ７６にシグナリングする。コントローラ７６は、一旦、同期に成功した後は、受信機ＦＰＧＡ内の他の処理ブロックを同期させることができる。また、ヘッダ検出器７４は、ヘッダの可変部分から特別な「ｎ」値を取り出し、この「ｎ」値をビデオクロック発生器７７に供給し、ビデオクロック発生器７７は、ＰＬＬ関連の発明を開示する上述した本願に援用される特許文献に開示されている技術に基づいて、クロックを再生する。

図４に示す非限定的な受信機ＦＰＧＡ３６内の残りの処理ブロックは、図２に示す送信機ＦＰＧＡ内の処理ブロックと相補的な関係にある。具体的には、デスクランブラ７８は、コントローラ７６によって適切なタイミングで初期化されるＰＲＮ発生器を備え、これにより、ヘッダに続くデータは、先にスクランブルされた値に復元される。またリード−ソロモン（Reed-Solomon：ＲＳ）デコーダ８０は、それぞれが２１６ワードのＲＳデータブロックにおいて最大８個のエラーを含むワードを訂正できる２個の１０ビットデコーダを備える。必要ならば、各ＲＳデータブロックを復号しながら、ピークエラー検出器によって、出現したエラーの数を監視してもよい。１００ミリ秒毎にＬＥＤバーチャートに最悪のエラーカウント値を表示し、ピークエラー検出器をリセットすることによって、アンテナを最適な位置に調整するためのフィードバックをユーザに提供してもよい。

ＲＳデコーダ８０に続いて、訂正された２０ビットデータストリームは、最終的な処理及びデマルチプレクシングのために受信機のバックエンド８２に供給される。図５は、送信機のフロントエンド４６と相補的な関係にあり、２０ビットデータストリームが供給されて、元のビデオデータ及び制御データを抽出するバックエンド８２の詳細を示している。そして、このビデオデータ及び制御データは、図１に示すＤＶＩ送信機３８に出力される。

バックエンド８２では、データのバーストを受信し、ヌルデータを特定及び削除し、残りのデータをビデオワード及び制御ワードに分離し、入力データ及び出力データは、相関しないクロックを用いる。したがって、例示的なバックエンド８２は、ＲＳデコーダ８０から信号が供給されるストリッパ８４を備えていてもよい。コントローラ７６は、ワードを５個毎に、５ワードのグループの第１のワードとして特定する。そして、ストリッパ８４は、各５ワードのグループの最初のワードを調べ、最初のワードがヌルワードである場合、そのワードを残りの４個のワードと共に削除する。一方、最初のワードがヌルワードではない場合、ストリッパ８４は、５ワードのグループを１００ビットワードに組込み、バックエンドＦＩＦＯ８６に書き込む。

ＦＩＦＯ８６からのデータは、逆パッキング器（unpacker）８８に供給され、逆パッキング器８８は、バックエンドＦＩＦＯから１００ビットワードのデータを読み出し、各１００ビットワードを４個の２５ビットワードに分離する。ここで、最上位ビットが１である場合、残りの２４のビットは、ビデオデータ（すなわち、画素）として出力され、一方、最上位ビットが０である場合、残りの２４のビットは、制御データ及び補助的データとして出力される。

上述したように、非限定的な実施の形態において用いられるリード−ソロモン符号は、（２１６，２００）である。ここで、ＲＳコードを選択する場合、先に伝送チャンネルを特徴付け、所望のビット誤り率（Bit Error Rate：ＢＥＲ）が実現されるようにＲＳコードを選択する。伝送チャンネルの特性は、特定の設備の関数であってもよい。例えば、受信機と送信機の間の距離も１つの変数であり、この他の変数も存在する。例えば、多重伝搬路歪みは、ビット誤り率（ＢＥＲ）に影響し、環境に強く依存する関数である。また、例えば、符号を実装するために必要なＦＰＧＡ構成（フリップフロップ）の規模及び実時間動作の必要性等、この他の因子も、最良なＲＳ符号の判定に影響を与える。

（２１６，２００）符号は、既存の冗長性を維持しながら、必要とされるＦＰＧＡ構成の規模を縮小するために、（１０８，１００）に短縮してもよく、更に（５４，５０）に短縮してもよい。なお、符号を短くすると、バーストエラーを処理する能力が低下する。（２１６，２００）符号では、８ワードエラー（８０ビットエラー）のバーストを訂正できるが、（５４，５０）コードでは、２ワードエラー（２０ビットエラー）のバーストしか訂正できない。バーストエラー処理のために、インタリーバを用いてもよい。詳しくは、インタリーバを用いることによって、複数のＲＳブロックに亘ってバーストエラーを分散させることができ、これにより、全てのエラーが訂正される機会を増加させることができる。

図６は、送信機のプロセッサ２２によって生成されるデータストリームを示している。図６に示す非限定的なデータフォーマットでは、１１０ＭＨｚのシンボルレートを用いた場合、最大８０ＭＨｚのビデオデータレートが実現される。２０μ秒データフレームにおいて、一連のブロック９０で、２２００２０ビットのシンボルが送信され、各ブロック９０は、それぞれのヘッダ９２と、最大２００のワードのビデオ／制御データと、必要であれば、ＦＥＣデータとを含む。このように、図６に示すデータフレームは、最大１６００個のビデオワード（画素又は制御）を含み、これらは、８０ＭＨｚで丁度２０μ秒のビデオデータを表す。

以上、本発明に基づく、無線デジタルマルチメディアデータを処理する方法及びシステムについて、詳細に説明したが、ここに説明した具体例は、本発明の好ましい実施の形態及び本発明によって意図される広範な手段を代表するものであり、本発明の範囲は、他の具体例をも包含することは当業者にとって明らかであり、したがって、本発明の範囲は、添付の請求の範囲によってのみ制限される。特許請求の範囲において、単数で記載される構成要素は、明確な記載がない限り「単一のみ」を意味するのではなく、「１以上」を意味する。また、装置又は方法を本願の特許請求の範囲に含めるために、その装置又は方法が、本発明により解決されるべき個々の課題に一々対応する必要はない。更に、本願における構成要素、構成部品、方法のステップは、何れも、特許請求の範囲に明示的に記載されているか否かに関わらず公開されるものではない。§本願の特許請求の範囲の構成要素は、何れも、「・・・する手段」という語句を用いて明示的に記載されていない限り、また、方法クレームの場合は構成要素が「動作」ではなく「ステップ」として記載されていない限り、米国特許法第１１２条（３５Ｕ．Ｓ．Ｃ．§１１２）第６パラグラフの規定に該当しない。請求の範囲で用いているがここでは定義を示していない用語は、全て、本明細書及びファイル履歴に矛盾しない通常の慣用的な意味で用いられている。

Claims (10)

1. ソース（１２）からディスプレイ（４４）に無線でＨＤＭＩデータを伝送するデータ伝送システムにおいて、
   ＨＤＭＩデータを受信するＤＶＩ受信機（２０）と、
   上記ＤＶＩ受信機（２０）から信号が供給される送信デジタル処理システム（２２）と、
   上記送信デジタル処理システム（２２）から信号が供給され、該信号を受信機（３４）に無線で送信する無線送信機（２４）と、
   上記受信機（３４）から信号が供給される受信デジタル処理システム（３６）と、
   上記受信デジタル処理システム（３６）から信号が供給されるＤＶＩ送信機（３８）と、
   上記ＤＶＩ送信機（３８）から信号が供給され、これに応じて、ＨＤＭＩデータ内に存在するオーディオデータの再生と共に、ＨＤＭＩデータを表示するディスプレイ（４４）とを備えるデータ伝送システム。
2. ＨＤＭＩデータ及び／又はＤＶＩデータの無線送信を行う送信デジタル処理システム（２２）において、データを２つのデータストリームに変換し、ビデオデータを制御データに多重化するフロントエンドコンポーネント（４６）を備える送信デジタル処理システム。
3. 上記フロントエンドコンポーネント（４６）から、実質的に連続したデータのストリームである信号が供給されるリード−ソロモンエンコーダ（４８）を備え、
   上記フロントエンドコンポーネント（４６）へのビデオデータレートが、上記リード−ソロモンエンコーダ（４８）を満たすために不十分である場合、該フロントエンドコンポーネント（４６）は、該リード−ソロモンエンコーダ（４８）においてデータが不足しないように、ヌルワードを生成することを特徴とする請求項２記載の送信デジタル処理システム。
4. 上記フロントエンドコンポーネント（４６）から信号が供給される前方エラー訂正コンポーネント（４８）を更に備える請求項２記載の送信デジタル処理システム。
5. 上記前方エラー訂正コンポーネント（４８）から信号が供給され、データをランダム化するスクランブラ（５０）を更に備える請求項４記載の送信デジタル処理システム。
6. ヘッダを定期的に出力するヘッダ生成器（５２）を備え、該ヘッダの第１の部分は、受信機を同期させるために使用されるプリセットデータを含み、該ヘッダの第２の部分は、該受信機で使用される制御情報を含む可変データを含み、各ヘッダは、上記スクランブラからのマルチメディアデータのユニットに関連付けられることを特徴とする請求項５記載の送信デジタル処理システム。
7. 上記ヘッダ生成器（５２）からの絶対データを四位相偏移変調データとして表す差動エンコーダ（５４）を更に備える請求項６記載の送信デジタル処理システム。
8. 上記フロントエンドコンポーネント（４６）は、４個の２５ビット値を結合し、単一の１００ビットワードを生成し、該１００ビットワードを５個の２０ビットワードに変換することを特徴とする請求項２記載の送信デジタル処理システム。
9. 当該送信デジタル処理システムは、６０ＧＨｚ帯の無線送信用にＨＤＭＩ及び／又はＤＶＩデータを準備するＦＰＧＡによって実現されることを特徴とする請求項２記載の送信デジタル処理システム。
10. ＨＤＭＩ及び／又はＤＶＩデータの無線受信を行う受信デジタル処理システム（３６）において、受信されたヘッダの第１のキャラクタを用いて、Ｉチャンネル及びＱチャンネルの両方でアラインメントを実行することによって、データをアラインするデシリアライザを用いて、受信データをデシリアライズする受信デジタル処理システム（３６）。

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