JP2011211419A - 多層ストリップ線路 - Google Patents

Abstract

【課題】多層基板の上下層にずれがある場合においても、上下層の線路を用いて構成される結合線路部分の特性の悪化を抑制すること。
【解決手段】３層目配線層３に形成されたトリプレート線路８と、４層目配線層４に形成されたトリプレート線路９にて、入力信号波長λｇの１／４の長さの結合線路１１１を構成し、３層目配線層３と４層目配線層４とのずれ量をＡ１とすると、各トリプレート線路８、９の幅Ｗ１、Ｗ２をＷ１−Ｗ２≧Ａ１という関係を満たすように設定する。
【選択図】 図１

Description

本発明は多層ストリップ線路に関し、特に、ストリップラインを多層基板に重ね合わせる方式に関する。

移動無線装置などの小型通信機器では、広い周波数範囲で利用でき製造も容易なことから、電磁波を伝達する伝送路としてストリップラインが多用されている。

また、特許文献１には、多層基板の上下層に複数のストリップラインを形成し、かつ所定のストリップラインの両端または端部に一端が接地されたコンデンサを接続することで、各ストリップラインの信号波結合線路部分の長さが電気的に入力信号波長の１／４に対応する長さであるにも係わらず、コンデンサを物理的に接続しない場合よりも短くする技術が開示されている。

特開平５−１９１１１３号公報

しかしながら、特許文献１に開示された方法では、多層基板の上下層のずれに起因して結合線路部分の位置ずれが発生する。そのため、この結合線路部分の特性が悪化し、フィルタや整合回路などを構成するのが困難になるという問題があった。

本発明は、上記に鑑みてなされたものであって、多層基板の上下層にずれがある場合においても、上下層の線路を用いて構成される結合線路部分の特性の悪化を抑制することが可能な多層ストリップ線路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明の多層ストリップ線路は、第１のトリプレート線路と、入力信号波長の１／４の長さになるように設計された結合線路が前記第１のトリプレート線路との間で形成されるようにして前記第１のトリプレート線路の下層に配置され、前記第１のトリプレート線路と幅が異なる第２のトリプレート線路とを備えることを特徴とする。

この発明によれば、多層基板の上下層にずれがある場合においても、上下層の線路を用いて構成される結合線路部分の特性の悪化を抑制することが可能という効果を奏する。

図１は、本発明に係る多層ストリップ線路の実施の形態１の概略構成を各層ごとに分解して示す斜視図である。 図２は、本発明に係る多層ストリップ線路の実施の形態１の概略構成を示す断面図である。 図３は、本発明に係る多層ストリップ線路の実施の形態１の各層間の位置関係を示す平面図である。 図４は、本発明に係る多層ストリップ線路の実施の形態２の概略構成を示す断面図である。 図５は、本発明に係る多層ストリップ線路の実施の形態３の概略構成を各層ごとに分解して示す斜視図である。 図６は、本発明に係る多層ストリップ線路の実施の形態３の概略構成を示す断面図である。 図７は、本発明に係る多層ストリップ線路の実施の形態３の各層間の位置関係を示す平面図である。

以下に、本発明に係る多層ストリップ線路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
図１は、本発明に係る多層ストリップ線路の実施の形態１の概略構成を示すブロック図、図２は、本発明に係る多層ストリップ線路の実施の形態１の概略構成を示す断面図である。

図１および図２において、この多層基板１０１は５層基板で構成され、１層目配線層１、２層目配線層２、３層目配線層３、４層目配線層４および５層目配線層５が設けられている。

そして、１層目配線層１にはマイクロストリップ線路６、１３が形成され、３層目配線層３にはトリプレート線路８が形成され、４層目配線層４にはトリプレート線路９が形成されている。なお、２層目配線層２および５層目配線層５には、接地導体を全面に形成することができる。また、多層基板１０１の基材としては、例えば、ガラスエポキシ基板を用いることができ、マイクロストリップ線路６、１３、トリプレート線路８、９および接地導体の材料は、例えば、ＣｕまたはＡｌなどの金属を用いることができる。

そして、マイクロストリップ線路６はビア７を介してトリプレート線路８に接続され、マイクロストリップ線路１３はビア１２を介してトリプレート線路９に接続されている。また、トリプレート線路８の周囲にはシールドビア１０が配置され、トリプレート線路９の周囲にはシールドビア１１が配置されている。

ここで、トリプレート線路８、９は一部が上下に重なるように配置され、入力信号波長λｇの１／４の長さになるように設計された結合線路１１１が構成されている。なお、結合線路１１１の長さが入力信号波長λｇの１／４になるように設計することにより、所望の周波数の信号を選択させることができる。また、トリプレート線路８、９の幅は互いに異なるように設定されている。

図３は、本発明に係る多層ストリップ線路の実施の形態１の各層間の位置関係を示す平面図である。図３において、トリプレート線路８の幅はトリプレート線路９の幅よりも広くなるように設定されている。

そして、トリプレート線路８の幅をＷ１、トリプレート線路９の幅をＷ２、３層目配線層３と４層目配線層４とのずれ量をＡ１とすると、Ｗ１−Ｗ２≧Ａ１という関係を満たすように各トリプレート線路８、９の幅Ｗ１、Ｗ２を設定することが好ましい。なお、ずれ量Ａ１は、例えば５０μｍに設定することができる。

ここで、各トリプレート線路８、９の幅Ｗ１、Ｗ２をＷ１−Ｗ２≧Ａ１という関係を満たすように設定することにより、３層目配線層３と４層目配線層４との間にずれがある場合においても、トリプレート線路８、９間の重なり幅を一定に維持することができる。このため、トリプレート線路８、９にて構成される結合線路１１１部分の特性の悪化を抑制することができ、フィルタや整合回路などを容易に構成することが可能となる。

なお、図３の例では、トリプレート線路８の幅がトリプレート線路９の幅よりも広くなるように設定する方法について示したが、トリプレート線路９の幅がトリプレート線路８の幅よりも広くなるように設定してもよい。また、図３の例では、５層基板を例にとって説明したが、トリプレート線路８、９が形成された多層基板ならば何層でもよい。

実施の形態２．
図４は、本発明に係る多層ストリップ線路の実施の形態２の概略構成を示す断面図である。図４において、この多層基板１０２は６層基板で構成され、１層目配線層２１、２層目配線層２２、３層目配線層２３、４層目配線層２４、５層目配線層２５および６層目配線層２６が設けられている。

そして、１層目配線層２１にはマイクロストリップ線路２７、３３が形成され、３層目配線層２３にはトリプレート線路２９が形成され、４層目配線層２４にはトリプレート線路３０が形成され、５層目配線層２５にはトリプレート線路３１が形成されている。なお、２層目配線層２２および６層目配線層２６には、接地導体を全面に形成することができる。また、多層基板１０２の基材としては、例えば、ガラスエポキシ基板を用いることができ、マイクロストリップ線路２７、３３、トリプレート線路２９〜３１および接地導体の材料は、例えば、ＣｕまたはＡｌなどの金属を用いることができる。

そして、マイクロストリップ線路２７はビア２８を介してトリプレート線路２９に接続され、マイクロストリップ線路３３はビア３２を介してトリプレート線路３１に接続されている。なお、トリプレート線路２９〜３１の周囲にはシールドビアをそれぞれ配置するようにしてもよい。

ここで、トリプレート線路２９、３０は一部が上下に重なるように配置され、入力信号波長λｇの１／４の長さになるように設計された結合線路１１２が構成されている。また、トリプレート線路３０、３１は一部が上下に重なるように配置され、入力信号波長λｇの１／４の長さになるように設計された結合線路１１３が構成されている。そして、これらの結合線路１１２、１１３にてパラレルカップルフィルタが構成されている。

また、トリプレート線路２９、３０の幅は互いに異なるように設定され、トリプレート線路３０、３１の幅は互いに異なるように設定されている。具体的には、トリプレート線路２９の幅をＷ１、トリプレート線路３０の幅をＷ２、トリプレート線路３１の幅をＷ３、３層目配線層２３と４層目配線層２４とのずれ量をＡ１、４層目配線層２４と５層目配線層２５とのずれ量をＡ２とすると、｜Ｗ１−Ｗ２｜≧Ａ１かつ｜Ｗ２−Ｗ３｜≧Ａ２という関係を満たすように各トリプレート線路２９〜３１の幅Ｗ１〜Ｗ３を設定することが好ましい。

ここで、各トリプレート線路２９〜３１の幅Ｗ１〜Ｗ３を｜Ｗ１−Ｗ２｜≧Ａ１かつ｜Ｗ２−Ｗ３｜≧Ａ２という関係を満たすように設定することにより、３層目配線層２３と４層目配線層２４と５層目配線層２５の間にずれがある場合においても、トリプレート線路２９〜３１間の重なり幅を一定に維持することができる。このため、トリプレート線路２９〜３１にて構成される結合線路１１２、１１３部分の特性の悪化を抑制することができ、フィルタや整合回路などを容易に構成することが可能となる。

また、トリプレート線路２９〜３１にて結合線路１１２、１１３が形成できるようにすることで、フィルタや整合回路などの機能回路を多層基板１０２内に収容させることができ、多層基板１０２のフットプリントを縮小することができる。なお、図４の例では、６層基板を例にとって説明したが、トリプレート線路２９〜３１が形成された多層基板ならば何層でもよい。

実施の形態３．
図５は、本発明に係る多層ストリップ線路の実施の形態３の概略構成を各層ごとに分解して示す斜視図、図６は、本発明に係る多層ストリップ線路の実施の形態３の概略構成を示す断面図である。

図５および図６において、この多層基板１０３は５層基板で構成され、１層目配線層４１、２層目配線層４２、３層目配線層４３、４層目配線層４４および５層目配線層４５が設けられている。

そして、１層目配線層４１にはマイクロストリップ線路４６、５３が形成され、３層目配線層４３にはトリプレート線路４８が形成され、４層目配線層４４にはトリプレート線路４９が形成されている。また、トリプレート線路４９にはオープンスタブ５４が付加されている。なお、２層目配線層４２および５層目配線層４５には、接地導体を全面に形成することができる。また、多層基板１０３の基材としては、例えば、ガラスエポキシ基板を用いることができ、マイクロストリップ線路４６、５３、トリプレート線路４８、４９および接地導体の材料は、例えば、ＣｕまたはＡｌなどの金属を用いることができる。

そして、マイクロストリップ線路４６はビア４７を介してトリプレート線路４８に接続され、マイクロストリップ線路５３はビア５２を介してトリプレート線路４９に接続されている。また、トリプレート線路４８の周囲にはシールドビア５０が配置され、トリプレート線路４９の周囲にはシールドビア５１が配置されている。

ここで、トリプレート線路４８、４９は一部が上下に重なるように配置され、入力信号波長λｇの１／４の長さになるように設計された結合線路１１４が形成されることで、インターデジタルフィルタが構成されている。また、この結合線路１１４にて容量を構成することで、増幅器などの整合回路またはフィルタなどの機能回路が多層基板１０３に形成されている。また、トリプレート線路４８、４９の幅は互いに異なるように設定されている。

図７は、本発明に係る多層ストリップ線路の実施の形態３の各層間の位置関係を示す平面図である。図７において、トリプレート線路４９の幅はトリプレート線路４８の幅よりも広くなるように設定されている。

そして、トリプレート線路４９の幅をＷ１１、トリプレート線路４８の幅をＷ１２、３層目配線層５３と４層目配線層５４とのずれ量をＡ１１とすると、Ｗ１１−Ｗ１２≧Ａ１１という関係を満たすように各トリプレート線路４８、４９の幅Ｗ１１、Ｗ１２を設定することが好ましい。なお、ずれ量Ａ１１は、例えば５０μｍに設定することができる。

ここで、各トリプレート線路４９、４８の幅Ｗ１１、Ｗ１２をＷ１１−Ｗ１２≧Ａ１１という関係を満たすように設定することにより、３層目配線層４３と４層目配線層４４との間にずれがある場合においても、トリプレート線路４８、４９間の重なり幅を一定に維持することができる。このため、トリプレート線路４８、４９にて構成される結合線路１１４部分の特性の悪化を抑制することができ、フィルタや整合回路などを容易に構成することが可能となる。

また、結合線路１１４にて容量を形成することで、多層基板１０３の内層のＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｅｒ−Ｍｅｔａｌ）キャパシタでは低容量化することが困難な場合においても、容量の低いキャパシタを多層基板１０３の内層に形成することができ、フィルタや整合回路などの機能回路を容易に構成することが可能となる。

また、フィルタや整合回路などの機能回路を多層基板１０３の内層に形成することにより、多層基板１０３の表面の回路部品の実装面積を増大させることができ、多層基板１０３のフットプリントを縮小し、回路を小型化することができる。

なお、図７の例では、トリプレート線路４９の幅がトリプレート線路４８の幅よりも広くなるように設定する方法について示したが、トリプレート線路４８の幅がトリプレート線路４９の幅よりも広くなるように設定してもよい。また、図７の例では、５層基板を例にとって説明したが、トリプレート線路４８、４９が形成された多層基板ならば何層でもよい。

以上のように本発明に係る多層ストリップ線路は、上下のトリプレート線路の幅を互いに異ならせることにより、トリプレート線路にて構成される結合線路部分の特性の悪化を抑制することができ、フィルタや整合回路などを容易に構成する方法に適している。

１０１、１０２、１０３ 多層基板
１１１〜１１４ 結合線路
１、２１、４１ １層目配線層
２、２２、４２ ２層目配線層
３、２３、４３ ３層目配線層
４、２４、４４ ４層目配線層
５、２５、４５ ５層目配線層
２６ ６層目配線層
６、１３、２７、３３、４６、５３ マイクロストリップ線路
７、１２、２８、３２、４７、５２ ビア
８、９、２９、３０、３１、４８、４９ トリプレート線路
１０、１１、５０、５１ シールドビア
５４ オープンスタブ

Claims (9)

1. 第１のトリプレート線路と、
   入力信号波長の１／４の長さになるように設計された結合線路が前記第１のトリプレート線路との間で形成されるようにして前記第１のトリプレート線路の下層に配置され、前記第１のトリプレート線路と幅が異なる第２のトリプレート線路とを備えることを特徴とする多層ストリップ線路。
2. 前記第１のトリプレート線路の幅をＷ１、前記第２のトリプレート線路の幅をＷ２、前記第１のトリプレート線路が配置された層と前記第２のトリプレート線路が配置された層とのずれ量をＡとすると、
   ｜Ｗ１−Ｗ２｜≧Ａであることを特徴とする請求項１に記載の多層ストリップ線路。
3. 前記第１のトリプレート線路の上層に配置された第１および第２のマイクロストリップ線路と、
   前記第１のマイクロストリップ線路と前記第１のトリプレート線路とを接続する第１のビアと、
   前記第２のマイクロストリップ線路と前記第２のトリプレート線路とを接続する第２のビアとを備えることを特徴とする請求項１または２に記載の多層ストリップ線路。
4. 前記第１のトリプレート線路の周囲に配置された第１のシールドビアと、
   前記第２のトリプレート線路の周囲に配置された第２のシールドビアとを備えることを特徴とする請求項１から３のいずれか１項に記載の多層ストリップ線路。
5. 入力信号波長の１／４の長さになるように設計された結合線路が前記第２のトリプレート線路との間で形成されるようにして前記第２トリプレート線路の下層に配置され、前記第２のトリプレート線路と幅が異なる第３のトリプレート線路をさらに備えることを特徴とする請求項１に記載の多層ストリップ線路。
6. 前記第１のトリプレート線路の幅をＷ１、前記第２のトリプレート線路の幅をＷ２、前記第３のトリプレート線路の幅をＷ３、前記第１のトリプレート線路が配置された層と前記第２のトリプレート線路が配置された層とのずれ量をＡ１、前記第２のトリプレート線路が配置された層と前記第３のトリプレート線路が配置された層とのずれ量をＡ２とすると、
   ｜Ｗ１−Ｗ２｜≧Ａ１かつ｜Ｗ２−Ｗ３｜≧Ａ２であることを特徴とする請求項５に記載の多層ストリップ線路。
7. 前記第１のトリプレート線路の上層に配置された第１および第２のマイクロストリップ線路と、
   前記第１のマイクロストリップ線路と前記第１のトリプレート線路とを接続する第１のビアと、
   前記第２のマイクロストリップ線路と前記第３のトリプレート線路とを接続する第２のビアとを備えることを特徴とする請求項５または６に記載の多層ストリップ線路。
8. 前記第１のトリプレート線路の周囲に配置された第１のシールドビアと、
   前記第２のトリプレート線路の周囲に配置された第２のシールドビアと、
   前記第３のトリプレート線路の周囲に配置された第３のシールドビアとを備えることを特徴とする請求項５から７のいずれか１項に記載の多層ストリップ線路。
9. 前記第１のトリプレート線路と前記第２のトリプレート線路で機能回路が構成されていることを特徴とする請求項１から８のいずれか１項に記載の多層ストリップ線路。

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