JP2011199386A - 無線装置の制御装置及び方法、並びに基地局装置 - Google Patents

Abstract

【課題】 無線装置と制御装置との間の遅延を、信号の瞬断を生じさせることなく、且つ高精度に補正する。
【解決手段】 複数の無線装置ＲＥ（１）、…ＲＥ（ｎ）を備える基地局装置１に備えられ、複数の無線装置の動作を制御する制御装置ＲＥＣであって、複数の無線装置の夫々に対して、内部クロックが規定するタイミングでデータの送受信を行うインタフェース部１００（１）、…１００（ｎ）と、複数の無線装置及びインタフェース部の間の夫々の前記データの送受信に係る遅延時間を測定する測定手段１０２と、インタフェース部における内部クロックを変化させることで前記複数の無線装置の夫々に対応する遅延時間の差分を補正する補正手段１０２とを備える。
【選択図】図１

Description

本発明は、無線装置を制御する制御装置及び方法、並びに無線装置と制御装置とを備える基地局装置の技術分野に関し、例えば無線装置における遅延補正制御を行う制御装置及び方法に関する。

この種の無線装置における無線通信方式として、現在主流であるＣＤＭＡ (Code Division Multiplex Access)を用いた３ＧシステムからＯＦＤＭ(Orthogonal Frequency Division Multiplex)を用いたＬＴＥ(Long Term Evolution)システム（又は、３．９Ｇシステムとも呼ばれる）への移行準備が進められている。

加えて、標準化上ではＭＢＭＳ(Multimedia Broadcast and Multicast Service)の採用について議論が行われている。ＭＢＭＳによるサービスを行う場合、セル間で瞬断が発生しないように各セルから同一周波数を用いて同一の情報を送信する。この際、セルを移動する際にも通信を継続する為には、セル端における干渉を避けることが望まれる。その為に、各セルにおける送信タイミングの誤差は極力小さいことが望まれる。

一方、無線基地局装置は、装置出力端からアンテナまでのケーブルロス低減や、装置の設置場所の確保の目的から、無線装置(ＲＥ：Radio Equipment)及び制御装置(ＲＥＣ：Radio Equipment Controller)の２つに分離した構成をとることが一般的になっている。また、無線基地局装置は、無線装置及び制御装置の間のインタフェースとして、ＣＰＲＩ(Common Public Radio Interface）を備えて構成されることが多い。

ＣＰＲＩを用いて、無線装置及び制御装置を光ケーブルで接続する場合、光ケーブル長により無線装置と制御装置との間の伝送遅延時間に差異が生じる。他方で、無線基地局装置においては、無線装置出力のタイミングを揃えることを要求されるため、このような光ケーブル長の差異に起因する遅延時間について補正が行われる。先行技術文献において、このような遅延時間の測定及び補正に関する技術が知られている。

特表２００７−５０７９５７号公報

ＣＰＲＩ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｖ４．０ （４．２．９章、６．１章）

上述したように遅延時間の補正を行うにあたり、例えば、ＣＰＲＩのベーシックフレームのタイミングをずらすことで遅延の補正を行う場合、無線装置と制御装置との間でＬＯＳ（Lost of Signal）が発生するという技術的な問題がある。他方で、Ｉ／Ｑデータ部で補正を実施することで、上述したＬＯＳの問題は解消可能であるものの、この場合の補正では、サンプリング単位までの補正しか出来ないという別の技術的問題がある。このような補正を行った場合、サンプリング単位以下の誤差が残る。更に、無線装置と制御装置との間の遅延は光ケーブルの温度変化や中継器の遅延ばらつきにより絶えず変化する為、遅延補正は常時行う必要があるが、サンプリング単位の補正では瞬断が発生してしまう。

本発明は、例えば上述した従来の問題点に鑑みなされたものであり、無線装置と制御装置との間の遅延を、信号の瞬断を生じさせることなく、且つ高精度に補正することが可能な制御装置及び方法、並びに基地局装置を提供することを課題とする。

上記課題を解決するために、開示の制御装置は、複数の無線装置を備える基地局装置に備えられ、前記複数の無線装置の動作を制御する制御装置であって、前記複数の無線装置の夫々に対して、内部クロックが規定するタイミングでデータの送受信を行うインタフェース部と、前記複数の無線装置及び前記インタフェース部の間の夫々の前記データの送受信に係る遅延時間を測定する測定手段と、前記内部クロックを変化させることで前記複数の無線装置の夫々に対応する前記遅延時間の差分を補正する補正手段とを備える。

インタフェース部は、例えば制御装置内部に設けられるクロック生成部により生成される内部クロックに基づいて、無線装置と制御装置との間でデータの送受信を行う。このとき、インタフェース部は、例えば光ケーブルにより無線装置と制御装置との間を接続し、該光ケーブルを介してデータの送受信を行う。また、インタフェース部は、複数の無線装置と、該無線装置に対応する制御装置との間でのデータの送受信を実現するために、複数個備えられていてもよい。

測定手段は、複数の無線装置の夫々におけるデータの送受信に係る遅延時間を測定する。

補正手段は、インタフェース部の内部クロックを変化させることで該インタフェース部におけるデータの送受信の遅延時間を変化させる。このとき、補正手段は、測定手段が測定した遅延時間を補正するように、言い換えれば、各無線装置におけるデータの出力タイミングないしは入力タイミングが揃うように、各インタフェース部におけるデータの遅延時間を変化させる。これにより、補正手段は、複数の無線装置の夫々に対応する遅延時間の差分（例えば、一の無線装置の遅延時間と他の無線装置の遅延時間との差分）を補正することができる。

上記課題を解決するために、開示の制御方法は、上述した測定手段が行う処理と同様の処理を行う測定工程と、上述した補正手段が行う処理と同様の処理を行う補正工程とを備える。

上記課題を解決するために、開示の基地局装置は、複数の無線装置及び前記複数の無線装置の動作を制御するための上述した制御装置と同様の制御装置を備える。

このような制御装置及び方法、並びに基地局装置の構成により、各無線装置におけるデータの送受信に係る遅延時間を高速且つ高精度に補正することが可能となる。また、上述した補正処理に係る各種処理は、制御装置内においてのみ実施される構成となっているため、データの送受信のためのシーケンスの過剰な複雑化を抑制することも出来る。

無線装置及び制御装置を含む基地局装置の基本構成を示すブロック図である。 基地局装置の各部における処理シーケンスを示す図である。 ＣＰＲＩベーシックフレーム構成を示す図である。 ＲＥ及びＲＥＣにおける遅延測定ポイントを示す図である。 ＲＥ及びＲＥＣの夫々のポイントにおけるフレームタイミングの関係を示す図である。 下り信号のフレームタイミングの関係を示す図である。 上り信号のフレームタイミングの関係を示す図である。 遅延時間の測定処理の流れを示すフローチャートである。 遅延時間の補正値の算出処理の流れを示すフローチャートである。 下り信号の遅延時間の補正処理の一例を示すフローチャートである。 クロック制御部及び周辺の構成を示すブロック図である。 クロック遅延部におけるタイミング調整処理の流れを示すフローチャートである。 遅延時間の補正を適用した下り信号のフレームタイミングの関係を示す図である。 遅延時間の補正を適用した上り信号のフレームタイミングの関係を示す図である。 第２実施形態に係る遅延制御バッファを備える制御装置の構成例を示すブロック図である。 遅延制御バッファの構成及びバッファリング処理の例を示す図である。 第３実施形態に係る制御装置の構成例を示すブロック図である。 遅延補正の調整幅の変更例を示す図である。

以下、本発明を実施するための形態について図面を参照しながら説明する。

（１）第１実施形態
図１及び図２を参照して、第１実施形態に係る基地局装置の基本的な構成について説明する。図１は、基地局装置１の構成例を示すブロック図であり、図２は、基地局装置１の各部における遅延補正処理のシーケンスを示す。

図１に示されるように基地局装置１は、制御装置ＲＥＣと、複数の無線装置ＲＥ（１）、…ＲＥ（ｎ）とを備えて構成されている。

制御装置ＲＥＣは、複数のＲＥＣ側インタフェース部１００（１）、…１００（ｎ）、基地局制御部１１０、ベースバンド信号処理部１２０、回線終端部１３０及びクロック生成部１４０を備える。

ＲＥＣ側インタフェース部１００（１）、…１００（ｎ）は、夫々対応する無線装置ＲＥ（１）、…ＲＥ（ｎ）のいずれかのＲＥ側インタフェース部２００と光ケーブルで接続される。基地局制御部１１０は、制御装置ＲＥＣ及び無線装置ＲＥ（１）、…ＲＥ（ｎ）の全体の制御を行う。

ベースバンド信号処理部１２０は、回線終端部１３０から供給される回線データを各ＲＥＣ側インタフェース部１００（１）、…１００（ｎ）に振り分け、下りベースバンド信号として供給する。また、ベースバンド信号処理部１２０は、各ＲＥＣ側インタフェース部１００（１）、…１００（ｎ）から供給される上りベースバンド信号から回線データを取り出し回線終端部１３０に供給する。回線終端部１３０は、基地局制御装置等の上位装置に接続されている。

クロック生成部１４０は、クロック信号を生成し、該クロック信号に基づく装置基準タイミングを各ＲＥＣ側インタフェース部１００（１）、…１００（ｎ）に供給している。

複数の無線装置ＲＥ（１）、…ＲＥ（ｎ）の夫々は、ＲＥ側インタフェース部２００、送受信増幅部２１０及びアンテナ２２０を備える。

ＲＥ側インタフェース部２００は、対応するＲＥＣ側インタフェース部１００（１）、…１００（ｎ）のいずれかと、データの送受信が可能な態様で光ケーブルで接続される。送受信増幅部２１０は、アンテナ２２０で受信し増幅した上り信号をＲＥ側インタフェース部２００に供給する。また、ＲＥ側インタフェース部２００は、ＲＥ側インタフェース部２００から供給される下り信号を増幅してアンテナ２２０を介して送信する。

ここで、制御装置ＲＥＣの下り遅延補正部１０８が持つ下りの遅延補正値をＴａｄｊ＿ＤＬ、上り遅延補正部１０７が持つ上りの遅延補正値をＴａｄｊ＿ＵＬとする。尚、後述する遅延補正値の算出が実施される以前のＴａｄｊ＿ＤＬ及びＴａｄｊ＿ＵＬの初期値を夫々０とする。

制御装置ＲＥＣのインタフェース部、例えばインタフェース部１００（１）の下り信号処理部１０５は、内部で持つ基準タイミングに合わせて、インタフェース部１００（１）のＩＦ制御部１０６で生成される制御データとベースバンド信号処理部１２０から送られる下りベースバンド信号を合成し、下りのＣＰＲＩフレームを生成して出力する。このとき、ＣＰＲＩフレームのコントロールワード（Control Word）には周期的に同期バイト（Sync Byte）が含まれる。コントロールワードにて周期的にこのような同期バイトの送信が行われるため、制御装置ＲＥＣと無線装置ＲＥとの間のタイミング同期を取ることが可能となる。また、下り信号処理部１０５は、同期バイトの送信タイミングを遅延測定部１０４に通知する。

ここで、図３を参照してＣＰＲＩフレーム構成について説明する。図３は、ＣＰＲＩフレーム構成の一例を示す図であって、ラインビットレート（Line Bit Rate）が２４５７．６Ｍｂｐｓの場合のフレーム構成を示す。フレーム長は１Ｃｈｉｐ（＝２６０．４２ｎｓ＝１／３．８４ＭＨｚ）であり、制御データ送受信の為のコントロールワード（Control Word）と、ベースバンド信号送受信の為のＩＱデータブロック（IQ Data Block）とを含んでいる。

図１及び図２に戻り、説明を続ける。出力された下りＣＰＲＩフレームは、制御装置ＲＥＣのフレーマ１０１及びＯ／Ｅ（Optic/Electric）変換部１０９を介して、光ケーブルにより無線装置ＲＥ（１）に送信される。

無線装置ＲＥ（１）に送信された下りＣＰＲＩフレームは、ＲＥ側インタフェース部２００内のＯ／Ｅ変換部２０６及びフレーマ２０１を介して下り信号処理部２０３に供給される。下り信号処理部２０３は、供給されたＣＰＲＩフレームを制御データと下りベースバンド信号とに分離する。また、下り信号処理部２０３は、ＣＰＲＩフレームを受信したタイミングを抽出し、タイミング信号を上り信号処理部２０２に通知する。

上り信号処理部２０２は、ＲＥ側インタフェース部２００のＩＦ制御部２０４で生成される制御データと送受信増幅部２１０から送られる上りベースバンド信号とを合成し、上りのＣＰＲＩフレームを生成し、且つ出力する。尚、このとき、上りＣＰＲＩフレームは、下り信号処理部２０３から通知されたＣＰＲＩフレーム受信タイミングを示すタイミング信号を基準として出力される。また、上り信号処理部２０２は、制御データ内部に、メモリ２０５に予め格納されている固定の遅延時間Ｔｏｆｆｓｅｔ、Ｔ２ａ、Ｔ３ａを埋め込んで送信する。これらの遅延時間情報は、単一のＣＰＲＩフレームに収容できない場合は複数のＣＰＲＩフレームにまたがって埋め込まれてもよい。

上り信号処理部２０２から出力された上りＣＰＲＩフレームは、無線装置ＲＥ（１）のＲＥ側インタフェース部２００内のフレーマ２０１及びＯ／Ｅ変換部２０６を介し、光ケーブルを通じて制御装置ＲＥＣのインタフェース部１００（１）に送信される。

インタフェース部１００（１）に送信された上りＣＰＲＩフレームは、Ｏ／Ｅ変換部１０９及びフレーマ１０１を介して、上り信号処理部１０３に供給される。上り信号処理部１０３は、上りＣＰＲＩフレームを制御データと上りベースバンド信号とに分離し、夫々インタフェース部１００（１）のＩＦ制御部１０６とベースバンド信号処理部１２０とに通知する。尚、この制御データには、無線装置ＲＥ（１）の上り信号処理部２０２により埋め込まれた遅延時間Ｔｏｆｆｓｅｔ、Ｔ２ａ、Ｔ３ａが含まれている。また、上り信号処理部１０３は、ＣＰＲＩフレームを受信したタイミングを抽出し、その受信タイミングを遅延測定部１０４に通知する。尚、各遅延時間については、次の遅延測定処理例の説明において詳述する。

尚、図２において破線で囲まれる部分は、１つのＣＰＲＩフレームについて示したものである。実際には、フレーム毎の繰り返しであるため、制御データは例えば複数フレームにまたがって送信される。尚、タイミング信号は、特定周期毎に送信される。

遅延測定部１０４は、下り信号処理部１０５から通知された送信タイミングと、上り信号処理部１０３が抽出した受信タイミングから、遅延時間Ｔ１４を測定し結果をＩＦ制御部１０６に通知する。ＩＦ制御部１０６は、通知される遅延時間Ｔ１４と、制御データにより通知される遅延時間Ｔｏｆｆｓｅｔ、Ｔ２ａ、Ｔ３ａとを基地局制御部１１０に通知する。

これらの処理は各無線装置について実施され、基地局制御部１１０には無線装置ＲＥ（１）、…ＲＥ（ｎ）の夫々について、対応する遅延時間Ｔ１４、Ｔｏｆｆｓｅｔ、Ｔ２ａ、Ｔ３ａが通知される。基地局制御部１１０は、これらの情報を用いて、下り遅延時間Ｔｄｅｌａｙ＿ＤＬ及び上り遅延時間Ｔｄｅｌａｙ＿ＵＬを算出する。また、基地局制御部１１０は、下り遅延補正値Ｔａｄｊ＿ＤＬ及び上り遅延補正値Ｔａｄｊ＿ＵＬを算出する。

尚、上述のように、遅延時間及び遅延補正値は、各無線装置ＲＥ（１）、…ＲＥ（ｎ）に対応して測定または算出される。このため、例えば無線装置（１）に対応する遅延時間Ｔ１４、Ｔｏｆｆｓｅｔ、Ｔ２ａ、Ｔ３ａ及びＴ３４については、夫々遅延時間Ｔ１４（１）、Ｔｏｆｆｓｅｔ（１）、Ｔ２ａ（１）、Ｔ３ａ（１）及びＴ３４（１）と無線装置ＲＥの番号を付して記載している。同様に、遅延時間Ｔｄｅｌａｙ＿ＤＬ及びＴｄｅｌａｙ＿ＵＬ、並びに遅延補正値Ｔａｄｊ＿ＤＬ、Ｔａｄｊ＿ＵＬについても、Ｔｄｅｌａｙ＿ＤＬ（１）、Ｔｄｅｌａｙ＿ＵＬ（１）、Ｔａｄｊ＿ＤＬ（１）、Ｔａｄｊ＿ＵＬ（１）というように記載している。かかる遅延時間及び遅延補正値については、後に詳細な定義について説明する。

（２）遅延測定処理例
図４から図８を参照して、本実施形態における遅延測定処理の例について説明する。

先ず、図４を参照して、本実施形態における遅延時間の測定に関するポイントの定義を示す。図４に示されるように本実施形態においては、基地局装置１内部における遅延測定を実施する為のポイントとして、Ｒ１、Ｒ２、Ｒ３、Ｒ４及びＲａを定義している。Ｒ１は制御装置ＲＥＣの出力端であり、Ｒ４は制御装置ＲＥＣの入力端である。Ｒ２は無線装置ＲＥのＣＰＲＩインタフェース側入力端、Ｒ３は無線装置ＲＥのＣＰＲＩインタフェース側出力端である。Ｒａはアンテナ２２０の入出力端である。更に、各ポイント間の遅延時間として、Ｔ１４、Ｔ１２、Ｔｏｆｆｓｅｔ、Ｔ３４、Ｔ２ａ、Ｔ３ａを定義している。Ｔ１４は、ＲＥＣ出力端Ｒ１から出力されるＣＰＲＩフレームタイミングと、ＲＥＣ入力端Ｒ４に入力されるＣＰＲＩフレームタイミングとの時間差である。Ｔ１２は、ＲＥＣ出力端Ｒ１からＲＥ入力端Ｒ２までの遅延時間である。Ｔｏｆｆｓｅｔは、ＲＥ入力端Ｒ３に入力されるＣＰＲＩフレームタイミングをＲＥ出力端Ｒ４に出力するまでの遅延時間である。Ｔ３４は、ＲＥ出力端Ｒ３からＲＥＣ入力端Ｒ４までの遅延時間である。Ｔ２ａはＲＥ入力端Ｒ２に入力されたベースバンド信号がアンテナＲａに出力されるまでの遅延時間であり、他方でＴ３ａは、アンテナＲａの入力がＲＥ出力端Ｒ３に出力されるまでの遅延時間である。

尚、図４に示される例では、第１の無線装置ＲＥに係るポイント及び遅延時間について、番号（１）を付して、第２の無線装置ＲＥに係るものについては番号（２）を付して、夫々定義している。

図４に示される遅延時間のうち、Ｔ１２及びＴ３４は、ＣＰＲＩインタフェースのケーブル長（例えば、光ケーブルのケーブル長）に応じてその遅延量は変化するが、ＴｏｆｆｓｅｔはＲＥ内部の遅延量であるため、固定値であるとみなすことが出来る。また、Ｔ２ａ及びＴ３ａは、ＲＥ内部の遅延量とアンテナケーブルの遅延量とを加算したものであるが、アンテナケーブルはその長さが短いことから、誤差として扱うことが可能である。または、ＲＥ敷設時に、ケーブル長から固定の遅延量を推定しておくことで、固定値とみなすことが可能になる。

図４に示される遅延時間測定ポイント間のＣＰＲＩフレームタイミングの関係について図５を参照してより詳細に説明する。ＲＥＣ出力端Ｒ１から出力されたＣＰＲＩフレームはＲＥ入力端Ｒ２で受信されるまでにＴ１２だけ遅延する。次に、無線装置ＲＥは受信したＣＰＲＩフレームタイミングから上り方向のＣＰＲＩフレームを生成し、ＲＥ出力端Ｒ３から出力する。この際、内部遅延としてＴｏｆｆｓｅｔだけ遅延する。ＲＥ出力端Ｒ３から出力されたＣＰＲＩフレームはＲＥＣ入力端Ｒ４で受信されるまでにＴ３４だけ遅延する。図５に示されるように、これらの遅延時間を全て加算した遅延時間Ｔ１２＋Ｔｏｆｆｓｅｔ＋Ｔ３４は、ＣＰＲＩフレームがＲＥＣ出力端Ｒ１から出力された時間からＲＥＣ入力端Ｒ４に入力されるまでの時間差Ｔ１４と等しい。

尚、Ｔ１４は、ＲＥＣ出力端Ｒ１から出力されるＣＰＲＩフレームタイミングと、ＲＥＣ入力端Ｒ４に入力されるＣＰＲＩフレームタイミングとの時間差であるため、制御装置ＲＥＣにより測定可能である。また、上述したようにＴｏｆｆｓｅｔは固定値であるため、制御装置ＲＥＣまたは無線装置ＲＥのいずれかに格納されることで、容易に値の取得が可能となる。

典型的に下りＣＰＲＩフレームの送信と、上りＣＰＲＩフレームの送信との夫々に用いられるケーブルは、例えば、一芯双方向の光ケーブルなど、同一の有するケーブルであることため、Ｔ１２とＴ３４とは同値であるとみなすことが出来る。このため、各遅延時間の関係については、以下の式（１）に示す関係が成り立ち、式（１）よりＴ１２及びＴ３４の値を算出することが出来る。

図６及び図７を参照して、２つの無線装置ＲＥ（１）及び無線装置ＲＥ（２）の間のタイミング差分について説明する。

図６は、無線装置ＲＥ（１）及び無線装置ＲＥ（２）の夫々における下り信号のタイミング関係を示す図である。制御装置ＲＥＣから同時に送出されたＣＰＲＩフレームの内、第１の無線装置ＲＥ（１）向けに送出されたＣＰＲＩフレームは、ＲＥ入力端に届くまでにＴ１２（１）だけ遅延する。また、そのＣＰＲＩフレームに含まれる下りベースバンド信号がアンテナ２２０から出力されるまでに、Ｔ２ａ（１）だけ遅延する。また、第２の無線装置ＲＥ（２）向けに送出されたＣＰＲＩフレームはＲＥ入力端に届くまでにＴ１２（２）だけ遅延する。また、そのＣＰＲＩフレームに含まれる下りベースバンド信号がアンテナから出力されるまでに、Ｔ２ａ（２）だけ遅延する。制御装置ＲＥＣがＣＰＲＩフレームを送信してから、該ＣＰＲＩフレームに含まれる下りベースバンド信号がアンテナから出力されるまでの遅延時間をＴｄｅｌａｙ＿ＤＬとすると、以下の関係が成立する。

このような遅延時間の違いにより、第１の無線装置ＲＥのアンテナ出力端Ｒａ（１）でのフレームタイミングと、第２の無線装置ＲＥのアンテナ出力端でのフレームタイミングはＴａｄｊ＿ＤＬだけずれていることが分かる。つまり、制御装置ＲＥＣで同時に送信されたベースバンド信号はアンテナ端ではＴａｄｊ＿ＤＬだけずれることになる。

図７は、無線装置ＲＥ（１）及び無線装置ＲＥ（２）の夫々における上り信号のタイミング関係を示す図である。各アンテナで同時に受信した無線信号は第１の無線装置ＲＥ（１）では、Ｔ３ａ（１）、Ｔ３４（１）だけ遅延し、第２の無線装置ＲＥ（２）ではＴ３ａ（２）、Ｔ３４（２）だけ遅延する。アンテナ受信から制御装置ＲＥＣ入力までの遅延時間をＴｄｅｌａｙ＿ＵＬとすると、以下の関係が成立する。

このような遅延時間の違いにより、第１の無線装置ＲＥ及び第２の無線装置ＲＥの夫々のアンテナで同時に受信された無線信号は、制御装置ＲＥＣの入力端ではＴａｄｊ＿ＵＬだけタイミングがずれることになる。

本実施形態の基地局装置１は、このように測定される２つの無線装置ＲＥ（１）及び無線装置ＲＥ（２）間の遅延差分を補正することで、各セルにおける送信タイミングをそろえることが可能である。尚、３つ以上の無線装置ＲＥを備える構成においても、一の無線装置ＲＥにおける送信タイミングを基準とし、該基準となる送信タイミングに対する遅延差分を補正することで、各セルにおける送信タイミングをそろえることが可能となる。

次に、図８を参照して、基地局制御部１１０が実行する遅延時間Ｔｄｅｌａｙ＿ＤＬ及びＴｄｅｌａｙ＿ＵＬの算出処理の流れについて説明する。図８は、遅延時間Ｔｄｅｌａｙ＿ＤＬ及びＴｄｅｌａｙ＿ＵＬの算出処理の流れを示すフローチャートの例である。

図８に示されるように、ステップＳ１０１で変数ｉに１をセットし、無線装置ＲＥ（１）に係る遅延時間Ｔｄｅｌａｙ＿ＤＬ（１）及びＴｄｅｌａｙ＿ＵＬ（１）について算出処理を行う。

先ず、ステップＳ１０２において、上述の式（１）に基づき、遅延時間Ｔ１２及びＴ３４を算出する。次に、ステップＳ１０３において、上述の式（２）に基づき、遅延時間Ｔｄｅｌａｙ＿ＤＬ（１）を算出する。次に、ステップＳ１０４において、上述の式（３）式に基づき、遅延時間Ｔｄｅｌａｙ＿ＵＬ（１）を算出する。

ステップＳ１０５で変数ｉを制御装置ＲＥＣに接続されている無線装置ＲＥの数ｎと比較し、ｉ＜ｎであればステップＳ１０６で変数ｉを１だけインクリメントしてステップＳ１０２に帰還し、ステップＳ１０２からＳ１０４を無線装置ＲＥの数ｎ分だけ繰り返す。

（３）遅延補正処理例
図９を参照して、本実施形態における遅延補正処理の例について説明する。図９は、遅延時間の補正値の算出処理の流れを示すフローチャートである。

補正値の算出処理においては、無線装置ＲＥ（１）、…ＲＥ（ｎ）の夫々に対応する遅延時間Ｔｄｅｌａｙ＿ＤＬ（１）、…Ｔｄｅｌａｙ＿ＤＬ（ｎ）及びＴｄｅｌａｙ＿ＵＬ（１）、…Ｔｄｅｌａｙ＿ＵＬ（ｎ）の最大値をそれぞれＴｄｅｌａｙ＿ＤＬ＿ＭＡＸ、Ｔｄｅｌａｙ＿ＵＬ＿ＭＡＸとして算出する。尚、図９のフローチャートは、下り遅延時間に基づく下り遅延補正値、及び上り遅延時間に基づく上り遅延補正値の両方について同様の手順で算出可能な処理が記載されている。図９中の「ｘｘ」とは、下り及び上りのいずれかを示す趣旨である。つまり、下り遅延補正値算出処理ではｘｘ＝ＤＬとなり、上り遅延補正値算出処理ではｘｘ＝ＵＬとなる。以下では、ｘｘ＝ＤＬである、下り遅延補正値算出処理の流れについて説明する。

先ず、変数ｉに１をセットし、Ｔｄｅｌａｙ＿ＤＬ＿ＭＡＸの初期値を０とする（ステップＳ２０１）。

次に、Ｔｄｅｌａｙ＿ＤＬ＿ＭＡＸの値と無線装置ＲＥ（ｉ）に対応するＴｄｅｌａｙ＿ＤＬ（ｉ）の値の比較が行われる（ステップＳ２０２）。このとき、Ｔｄｅｌａｙ＿ＤＬ（ｉ）の値がＴｄｅｌａｙ＿ＤＬ＿ＭＡＸの値より大きい場合（ステップＳ２０２：Ｙｅｓ）、Ｔｄｅｌａｙ＿ＤＬ＿ＭＡＸの値にＴｄｅｌａｙ＿ＤＬ（ｉ）の値をセットする（ステップＳ２０３）。

次に、変数ｉを制御装置ＲＥＣに接続されている無線装置ＲＥの数ｎと比較する（ステップＳ２０４）。このとき、ｉ＜ｎであれば（ステップＳ２０４：Ｙｅｓ）、で変数ｉを１だけインクリメントし（ステップＳ２０５）、ステップＳ２０２及びステップＳ２０３を無線装置ＲＥの数ｎ分だけ繰り返す。

全ての無線装置ＲＥについて、Ｔｄｅｌａｙ＿ＤＬ（ｉ）の値の比較が終了した後に、再び変数ｉに１をセットする（ステップＳ２０６）。そして、各無線装置ＲＥ（ｉ）に対応する遅延補正値Ｔａｄｊ＿ＤＬ（ｉ）を、Ｔｄｅｌａｙ＿ＤＬの最大値であるＴｄｅｌａｙ＿ＤＬ＿ＭＡＸと各無線装置ＲＥ（ｉ）に対応するＴｄｅｌａｙ＿ＤＬ（ｉ）との差として算出する（ステップＳ２０７）。

次に、変数ｉを制御装置ＲＥＣに接続されている無線装置ＲＥの数ｎと比較する（ステップＳ２０８）。このとき、ｉ＜ｎであれば（ステップＳ２０８：Ｙｅｓ）、で変数ｉを１だけインクリメントし（ステップＳ２０９）、ステップＳ２０７を無線装置ＲＥの数ｎ分だけ繰り返す。このようにして、全ての無線装置ＲＥについて、遅延補正値Ｔａｄｊ＿ＤＬを算出した後に、処理を終了する。

尚、本実施形態の基地局装置１においては、このような遅延補正値の算出処理は、基地局制御部１１０において実施される。このように算出された遅延補正値Ｔａｄｊ＿ＤＬ及びＴａｄｊ＿ＵＬは、基地局制御部１１０からＩＦ制御部１０６に通知され、更に、下り遅延補正部１０８または上り遅延補正部１０７に通知される（図２のシーケンス参照）。下り遅延補正部１０８は、通知された遅延補正値Ｔａｄｊ＿ＤＬに従い、下りベースバンド信号のデータを遅延させることで、各無線装置ＲＥ間での無線フレームのタイミングを一致させることが出来る。同様に、上り遅延補正部１０７は、通知された遅延補正値Ｔａｄｊ＿ＵＬに従い、上りベースバンド信号のデータを遅延させることで、各無線装置ＲＥ間での無線フレームのタイミングを一致させることが出来る。

（４）分割補正処理例
図１０を参照して、補正単位に応じて補正値を分割して補正する分割補正処理の例について説明する。分割補正処理においては、測定される遅延時間に応じて、例えば下り遅延補正値Ｔａｄｊ＿ＤＬを、所定のＣｈｉｐ単位で補正を行うための第１の補正値Ｔａｄｊ＿ＤＬ＿ａと、該所定のＣｈｉｐ未満の単位で補正を行うための第２の補正値Ｔａｄｊ＿ＤＬ＿ｂとに分割して算出する。このとき、分割の閾値となる遅延時間とは、例えば１Ｃｈｉｐまたは数Ｃｈｉｐ程度の所定のＣｈｉｐ数である。以下では、該閾値となるＣｈｉｐ数をｍと仮定して説明を行う。

より具体的には、制御装置ＲＥＣの基地局制御部１１０は、上述の遅延補正処理において算出した下りの遅延補正値Ｔａｄｊ＿ＤＬを、制御装置ＲＥＣにおいてｍＣｈｉｐ単位で補正するための遅延補正値Ｔａｄｊ＿ＤＬ＿ａと、無線装置ＲＥ（１）、…ＲＥ（ｎ）においてｍＣｈｉｐ未満の値を補正するための遅延補正値Ｔａｄｊ＿ＤＬ＿ｂとに分割する。

ここで、図１０を参照して、基地局制御部１１０が実行する遅延補正値分割処理の流れについて説明する。先ず、変数ｉに１をセットする（ステップＳ３０１）。

次に、基地局制御部１１０は、Ｔａｄｊ＿ＤＬ（ｉ）を閾値となるＣｈｉｐ数ｍで割り、且つ小数点以下を切り捨てた後にｍを乗算することで、ｍＣｈｉｐ単位の遅延補正値であるＴａｄｊ＿ＤＬ＿ａを算出する（ステップＳ３０２）。

続いて、基地局制御部１１０は、Ｔａｄｊ＿ＤＬ（ｉ）をｍで除算した値の余りを抽出することで、ｍＣｈｉｐ以下の遅延補正値であるＴａｄｊ＿ＤＬ＿ｂを算出する（ステップＳ３０３）。

そして、変数ｉを制御装置ＲＥＣに接続されている無線装置ＲＥの数ｎと比較する（ステップＳ３０４）。このとき、ｉ＜ｎであれば（ステップ３２０４：Ｙｅｓ）、で変数ｉを１だけインクリメントし（ステップＳ３０５）、ステップＳ３０２及びステップＳ３０３を無線装置ＲＥの数ｎ分だけ繰り返す。

このようにして算出された第１の遅延補正値Ｔａｄｊ＿ＤＬ＿ａ及び第２の遅延補正値Ｔａｄｊ＿ＤＬ＿ｂは、基地局制御部１１０からＩＦ制御部１０６に通知される。ＩＦ制御部の制御の下、遅延補正値Ｔａｄｊ＿ＤＬ＿ａは、制御装置ＲＥＣの下り遅延補正部１０８に通知され、遅延補正値Ｔａｄｊ＿ＤＬ＿ｂは、制御装置ＲＥＣのクロック制御部１０２に通知される。

下り遅延補正部１０８は、通知されたＴａｄｊ＿ＤＬ＿ａに従い、下りベースバンド信号のデータを遅延させることで、各無線装置ＲＥ（１）、…ＲＥ（ｎ）間の無線フレームのタイミングをｍＣｈｉｐ単位で一致させる補正処理を行う。

他方で、クロック制御部１０２は、制御装置ＲＥＣのクロック生成部１４０から配信される基準タイミングと、フレーマ１０１が送信するタイミングとが遅延補正値Ｔａｄｊ＿ＤＬ＿ｂだけずれるように、クロックのタイミング調整を行う。

このような分割補正処理におけるクロックのタイミング調整処理に係る各部の動作について、図１１及び図１２を参照して説明する。図１１は、タイミング調整を行う際のクロック制御部１０２及び周辺の構成と、各部が送受信する信号を示すブロック図である。図１２は、クロック制御部１０２において実施されるタイミング調整処理の流れを示すフローチャートである。

図１１に示されるように、クロック制御部１０２は、クロック遅延部１０２ａと、ＰＬＬ１０２ｂとを備えて構成されている。

クロック遅延部１０２ａは、ＩＦ制御部１０６から送信されるＴａｄｊ＿ＤＬ＿ｂと、１回前のタイミング調整処理における補正量Ｔａｄｊ＿ＤＬ＿ｂ＿ｓｕｍ（ｎ−１）とを加算し、Ｔａｄｊ＿ＤＬ＿ｂ＿ｓｕｍ（ｎ）を算出する（図１２、ステップＳ４０１）。尚、基地局装置１の起動後、一度もタイミング調整処理が実施されていない場合は、Ｔａｄｊ＿ＤＬ＿ｂ＿ｓｕｍ（ｎ−１）＝０である。

次に、クロック生成部１４０から配信される装置基準クロック信号の位相を、算出された補正量Ｔａｄｊ＿ＤＬ＿ｂ＿ｓｕｍ（ｎ）シフトさせることで、遅延補正後クロックを生成し、ＰＬＬ１０２ｂに入力する（図１２、ステップＳ４０２）。ＰＬＬ１０２ｂは、入力されたクロックに追従してフレーマ用クロックを生成する構成であり、遅延補正後クロックの入力を受けることで、タイミング調整が行われた遅延補正後フレーマ用クロックを生成し、フレーマ１０１に入力する。このような遅延補正後フレーマ用クロックを用いることで、フレーマ１０１は、送信タイミングの補正を行うことが可能となる。尚、無線装置ＲＥ（１）、…ＲＥ（ｎ）においては、ＣＰＲＩフレームからクロック抽出を行う為、制御装置ＲＥＣにおいてクロックのタイミングの調整を行う場合、信号の瞬断が起こることはない。

また、ＰＬＬ１０２ｂのパラメータと、入力されるＴａｄｊ＿ＤＬ＿ｂの値との関係によってはクロック安定度が保てない場合がある。このような場合では、例えば、Ｔａｄｊ＿ＤＬ＿ｂを分割し、複数回に分けてタイミング調整処理を行ってもよい。尚、タイミング調整処理の分割の有無は、例えば、カットオフ周波数などのＰＬＬ特性に応じて決定されることが望ましい。また、このように複数回に分けてタイミング調整処理を行う場合には、一回のタイミング調整処理毎にＰＬＬ１０２ｂにおいて生成されるフレーマ用クロックの位相比較結果をクロック遅延部１０２ａが確認し、適切な結果が確認された後に次のタイミング調整処理を実行することが望ましい。

以上、説明した遅延補正処理が実施された場合の信号のタイミング関係について図１３及び図１４を参照して説明する。図１３は、上述した分割補正処置が実施された場合の下り信号のタイミング関係を示す図であって、図１４は、遅延補正処理が実施された場合の上り信号のタイミング関係を示す図である。尚、図１３及び図１４においては、図４に示されるように無線装置ＲＥが第１の無線装置ＲＥ（１）及び第２の無線装置ＲＥ（２）の２つが存在する場合の遅延測定に関するポイント定義を用いている。

下り信号に係る図１３に示される例では、第１の無線装置ＲＥ（１）及び第２の無線装置ＲＥ（２）のうち、相対的に誤差の大きい第２の無線装置ＲＥ（２）に遅延時間を合わせる形で遅延補正が実施されている。つまり、第２の無線装置ＲＥ（２）については、遅延を補正するための遅延補正値Ｔａｄｊ＿ＤＬ＿ａ（２）＋Ｔａｄｊ＿ＤＬ＿ｂ（２）を０として扱っている。他方で、第１の無線装置ＲＥ（１）については、遅延を補正するための遅延補正値Ｔａｄｊ＿ＤＬ＿ａ（１）＋Ｔａｄｊ＿ＤＬ＿ｂ（１）を上述した遅延補正により算出し、且つ補正処理を実施することで第２の無線装置ＲＥ（２）に遅延時間を合わせる形で遅延補正が実施される。

上り信号に係る図１４に示される例においても同様に、第１の無線装置ＲＥ（１）及び第２の無線装置ＲＥ（２）のうち、相対的に誤差の大きい第２の無線装置ＲＥ（２）に遅延時間を合わせる形で遅延補正が実施されている。つまり、第２の無線装置ＲＥ（２）については、遅延を補正するための遅延補正値Ｔａｄｊ＿ＵＬ（２）を０として扱っている。他方で、第１の無線装置ＲＥ（１）については、遅延を補正するための遅延補正値Ｔａｄｊ＿ＵＬ（１）を上述した遅延補正により算出し、且つ補正処理を実施することで第２の無線装置ＲＥ（２）に遅延時間を合わせる形で遅延補正が実施される。

尚、最終的な下り送信のタイミング誤差をＴｅｒｒｏｒ＿ＤＬ、上り受信のタイミング誤差をＴｅｒｒｏｒ＿ＵＬと定義している。尚、図１３及び図１４においては、制御装置ＲＥＣ内の遅延量を理想的に０と仮定している。

以上、説明した分割補正処理によれば、下り信号の遅延補正処理において、制御装置ＲＥＣ内の構成のみを用いて処理が実施されるため、算出される遅延補正量Ｔａｄｊ＿ＤＬに基づいて、内部クロックの精度に応じた比較的高精度の遅延補正を行うことが出来る。つまり、最終的な下り送信のタイミング誤差Ｔｅｒｒｏｒ＿ＤＬを比較的小さくすることが出来る。また、このことから、遅延補正処理に係る各部の処理シーケンスの過剰な複雑化を抑制することが出来る。

また、上り信号の遅延補正処理において、上り信号処理部２０２は、ＣＰＲＩの仕様に基づき、１Ｃｈｉｐ（２６０．４２ｎｓ）又は、ｍＣｈｉｐ（ｍ×２６０．４２ｎｓ）単位でＣＰＲＩフレームを生成する。このため、Ｔａｄｊ＿ＵＬに関しては、１Ｃｈｉｐ又はｍＣｈｉｐ単位で遅延補正が実施される。

尚、上述した分割補正処理においては、所定の閾値ｍＣｈｉｐ以上の単位の遅延補正処理について、ＣＰＲＩフレームのＩＱデータによる遅延補正を行っており、他方でｍＣｈｉｐ未満の単位の補正については、クロック制御部１０２により遅延補正を行う構成となっている。しかしながら、全ての遅延補正をクロック制御部１０２におけるタイミング調整処理を用いて実施する構成であってもよい。

（５）第２実施形態
本発明の第２実施形態とその動作例について、図１５及び図１６を参照して説明する。第２実施形態の基地局装置は、上述した第１実施形態に係る制御装置ＲＥＣが備えるフレーマ１０１の代わりに、遅延制御バッファ１０１ａを備えるフレーマ１０１’を備える構成である。図１５は、このようなフレーマ１０１’及び周辺の構成を示すブロック図であり、図１６は、遅延制御バッファ１０１ａの構成と動作を示す図である。

第２実施形態に係る制御装置ＲＥＣのフレーマ１０１’は、１ＣｈｉｐまたはｍＣｈｉｐ未満の遅延補正のためのフレーム調整に対応した遅延制御バッファ１０１ａにより、遅延の揺らぎに対応する構成である。

このような遅延制御バッファ１０１ａの構成とバッファリング例を図１６に示す。遅延制御バッファ１０１ａは、所定のサイズを有するＦＩＦＯ型のバッファである。尚、図１６に示される遅延制御バッファ１０１ａは、２Ｃｈｉｐ未満のフレーム調整に対応するものであり、バッファサイズは調整値の２倍となる、プラスマイナス２Ｃｈｉｐ分の計４Ｃｈｉｐとなっている。

本実施形態における遅延制御バッファ１０１ａに対する書き込みは、クロック生成部１４０から入力される装置基準クロックに応じて実施され、他方で遅延制御バッファ１０１ａからの読み出しはクロック制御部１０２より入力されるフレーマ用クロックに応じて実施される。このため、読み出し時のタイミング調整が可能となる。

また、遅延制御バッファ１０１ａは、初期バッファリング量として、クロック制御によるタイミング調整が行われない場合、つまり装置基準タイミングとフレーム生成タイミングとが等しい場合に、バッファサイズに基づく指定の調整値であって、図１６の例では２Ｃｈｉｐ分のバッファリングを行うようタイミングの調整を行う。

このような構成によれば、クロック制御によるタイミング調整により、調整無フレームより２Ｃｈｉｐ分の早出しが必要になった場合でも、バッファリングされているデータを送信することで、瞬断なくデータを送信することが出来る。また、調整無フレームより２Ｃｈｉｐ分の遅出しが必要になった場合でも、最大２Ｃｈｉｐ分のデータをバッファリングすることが可能であるため、データが欠落することがない。このため、信号の瞬断を生じさせることなく、フレームタイミングの調整を実施することが出来る。

尚、本実施形態において、調整可能なタイミングは、遅延制御バッファ１０１ａのバッファサイズに応じて決定される。このため、相対的に大きなバッファサイズの遅延制御バッファ１０１ａを用いることで、相対的に大きな遅延の揺らぎについても調整が実施可能となる。

尚、典型的には遅延の揺らぎは、光ケーブルの温度変化や中継器における遅延ばらつきなどによってのみ生じる。ＣＰＲＩでの光ケーブルの接続は一般的には、数十ｋｍであり、光ケーブルの温度変化による遅延変化は大きくても１ｋｍあたり１ｎｓ程度である。このため、遅延の揺らぎも「数十ｎｓ＋中継器等のばらつき」程度であると言えるため、数Ｃｈｉｐ未満の遅延補正が可能な遅延制御バッファ１０１ａの構成により充分に遅延補正が可能となる。

（６）第３実施形態
本発明の第３実施形態とその動作例について、図１７及び図１８を参照して説明する。第３実施形態の基地局装置は、上述した第１実施形態に係る制御装置ＲＥＣの代わりに、更にメモリ１５０を備える制御装置ＲＥＣ’を備える構成である。図１７は、このような制御装置ＲＥＣ’の構成を示すブロック図であり、図１と共通する構成については同一の番号を付して説明を省略している。

第３実施形態の制御装置ＲＥＣ’は、インタフェース部１００のクロック制御部１０２によるタイミング調整の調整幅を指定した上でタイミング調整を実施出来る。

第３実施形態では、制御装置ＲＥＣ’内に設けられたメモリ１５０に、遅延調整幅を格納することが出来、基地局制御部１１０は、制御装置ＲＥＣ’の起動時に格納された遅延調整幅の読み出しを行う。

メモリ１５０に格納される遅延調整幅は、例えば、図１８に示されるようなテーブルの形式で、ＣＰＲＩリンク毎に区別して格納されていてもよい。このとき、基地局制御部１１０は、制御装置ＲＥＣ’の起動時に、格納された各ＣＰＲＩリンクに対する遅延調整幅の読み出しを行う。尚、格納される遅延調整幅の値は、例えば上位装置などにより書き換え可能であってもよい。

一般的に、ＲＥＣ側インタフェース部１００のクロック制御部１０２によるタイミング調整は、その調整幅が大きければ大きいほど、調整が完了するまで時間がかかる。一方、上述したように遅延の揺らぎは、光ケーブル長や中継器のばらつきに依存する為、ＣＰＲＩリンク毎にその揺らぎ幅は異なる可能性がある。第３実施形態においては、各ＣＰＲＩリンクに対して個別に調整幅が指定可能となるため、ＣＰＲＩリンク毎にタイミング調整時間の最適化を行うことが出来る。

尚、上述の構成は、制御装置ＲＥＣ’に設けられるメモリ１５０を用いることで比較的容易に実現可能となるため、制御装置ＲＥＣ’内の回路構成を複雑化させることなく、安定度を向上させることが出来る。

本発明は、上述した実施例に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう制御装置及び方法、並びに基地局装置などもまた本発明の技術的範囲に含まれるものである。

以上説明した実施形態に対して、更に以下の付記を記載する。

（付記１）
複数の無線装置を備える基地局装置に備えられ、前記複数の無線装置の動作を制御する制御装置であって、前記複数の無線装置の夫々に対して、内部クロックが規定するタイミングでデータの送受信を行うインタフェース部と、前記複数の無線装置及び前記インタフェース部の間の夫々の前記データの送受信に係る遅延時間を測定する測定手段と、前記内部クロックを変化させることで前記複数の無線装置の夫々に対応する前記遅延時間の差分を補正する補正手段とを備えることを特徴とする制御装置。

（付記２）
前記補正手段は、前記遅延時間の差分が閾値以上である場合、前記インタフェース部における内部クロックを変化させる代わりに、前記データのフレームにおけるベースバンド信号ブロックを遅延させることで前記遅延時間の差分を補正することを特徴とする付記１に記載の制御装置。

（付記３）
前記データを格納するバッファを更に備え、前記補正手段は、前記遅延時間の差分が前記閾値未満である場合、前記データを前記バッファに格納しながら、前記遅延時間の差分を補正することを特徴とする付記１または２に記載の制御装置。

（付記４）
前記閾値は、前記バッファのサイズに基づいて決定されることを特徴とする付記３に記載の制御装置。

（付記５）
前記補正手段は、前記遅延時間の差分を補正するための補正幅を調整することを特徴とする付記１から４のいずれか一項に記載の制御装置。

（付記６）
前記補正手段は、前記インタフェース部及び前記複数の無線装置の間の前記遅延時間の差分の補正を、前記無線装置毎に行うことを特徴とする付記１から５のいずれか一項に記載の制御装置。

（付記７）
複数の無線装置を備える基地局装置において、前記複数の無線装置の動作を制御する制御方法であって、前記複数の無線装置の夫々に対して内部クロックが規定するタイミングでデータの送受信を行うインタフェース部と、前記複数の無線装置との間の夫々の前記データの送受信に係る遅延時間を測定する測定工程と、前記内部クロックを変化させることで前記複数の無線装置の夫々に対応する前記遅延時間の差分を補正する補正工程とを備えることを特徴とする制御方法。

（付記８）
複数の無線装置及び前記複数の無線装置の動作を制御する制御装置を備える基地局装置であって、前記複数の無線装置の夫々に対して、内部クロックが規定するタイミングでデータの送受信を行うインタフェース部と、前記複数の無線装置及び前記インタフェース部の間の夫々の前記データの送受信に係る遅延時間を測定する測定手段と、前記内部クロックを変化させることで前記遅延時間の差分を補正する補正手段とを備えることを特徴とする基地局装置。

１ 基地局装置、
ＲＥ（１）、…（ｎ） 無線装置、
ＲＥＣ 制御装置、
１００（１）、…（ｎ） ＲＥＣ側インタフェース部、
１０１ フレーマ、
１０２ クロック制御部、
１０３ 上り信号処理部、
１０４ 遅延測定部、
１０５ 下り信号処理部、
１０６ ＩＦ（インタフェース）制御部、
１０７ 上り遅延補正部、
１０８ 下り遅延補正部、
１０９ Ｏ／Ｅ変換部、
１１０ 基地局制御部、
１２０ ベースバンド信号処理部、
１３０ 回線終端部、
１４０ クロック生成部、
２００ ＲＥ側インタフェース部、
２０１ フレーマ、
２０２ 上り信号処理部、
２０３ 下り信号処理部、
２０４ ＩＦ（インタフェース）制御部、
２０５ メモリ、
２１０ 送受信増幅部、
２２０ アンテナ。

Claims (8)

1. 複数の無線装置を備える基地局装置に備えられ、前記複数の無線装置の動作を制御する制御装置であって、
   前記複数の無線装置の夫々に対して、内部クロックが規定するタイミングでデータの送受信を行うインタフェース部と、
   前記複数の無線装置及び前記インタフェース部の間の夫々の前記データの送受信に係る遅延時間を測定する測定手段と、
   前記内部クロックを変化させることで前記複数の無線装置の夫々に対応する前記遅延時間の差分を補正する補正手段と
   を備えることを特徴とする制御装置。
2. 前記補正手段は、前記遅延時間の差分が閾値以上である場合、前記インタフェース部における内部クロックを変化させる代わりに、前記データのフレームにおけるベースバンド信号ブロックを遅延させることで前記遅延時間の差分を補正することを特徴とする請求項１に記載の制御装置。
3. 前記データを格納するバッファを更に備え、
   前記補正手段は、前記遅延時間の差分が前記閾値未満である場合、前記データを前記バッファに格納しながら、前記遅延時間の差分を補正することを特徴とする請求項１または２に記載の制御装置。
4. 前記閾値は、前記バッファのサイズに基づいて決定されることを特徴とする請求項３に記載の制御装置。
5. 前記補正手段は、前記遅延時間の差分を補正するための補正幅を調整することを特徴とする請求項１から４のいずれか一項に記載の制御装置。
6. 前記補正手段は、前記インタフェース部及び前記複数の無線装置の間の前記遅延時間の差分の補正を、前記無線装置毎に行うことを特徴とする請求項１から５のいずれか一項に記載の制御装置。
7. 複数の無線装置を備える基地局装置において、前記複数の無線装置の動作を制御する制御方法であって、
   前記複数の無線装置の夫々に対して内部クロックが規定するタイミングでデータの送受信を行うインタフェース部と、前記複数の無線装置との間の夫々の前記データの送受信に係る遅延時間を測定する測定工程と、
   前記内部クロックを変化させることで前記複数の無線装置の夫々に対応する前記遅延時間の差分を補正する補正工程と
   を備えることを特徴とする制御方法。
8. 複数の無線装置及び前記複数の無線装置の動作を制御する制御装置を備える基地局装置であって、
   前記複数の無線装置の夫々に対して、内部クロックが規定するタイミングでデータの送受信を行うインタフェース部と、
   前記複数の無線装置及び前記インタフェース部の間の夫々の前記データの送受信に係る遅延時間を測定する測定手段と、
   前記内部クロックを変化させることで前記遅延時間の差分を補正する補正手段と
   を備えることを特徴とする基地局装置。

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