JP2011199179A - はんだバンプを有する配線基板の製造方法 - Google Patents
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Abstract
【課題】はんだバンプの消失を防止することにより、歩留まりを向上させることができる、はんだバンプを有する配線基板の製造方法を提供すること。
【解決手段】配線基板は、基板準備工程、はんだペースト供給工程、ボール搭載工程、リフロー工程及び洗浄工程を経て製造される。基板準備工程では、基板主面12上のバンプ形成領域R1内にパッド21が配置された基板11を準備する。はんだペースト供給工程では、パッド21上に、はんだ成分及びフラックス成分を含むはんだペーストP1を供給する。ボール搭載工程では、パッド21上に、フラックスを供給せずに直径が200μm以下のはんだボール61を搭載する。リフロー工程では、はんだボール61をはんだペーストP1とともに加熱溶融させてはんだバンプを形成する。洗浄工程では、はんだバンプが形成された基板11を洗浄する。
【選択図】図4
【解決手段】配線基板は、基板準備工程、はんだペースト供給工程、ボール搭載工程、リフロー工程及び洗浄工程を経て製造される。基板準備工程では、基板主面12上のバンプ形成領域R1内にパッド21が配置された基板11を準備する。はんだペースト供給工程では、パッド21上に、はんだ成分及びフラックス成分を含むはんだペーストP1を供給する。ボール搭載工程では、パッド21上に、フラックスを供給せずに直径が200μm以下のはんだボール61を搭載する。リフロー工程では、はんだボール61をはんだペーストP1とともに加熱溶融させてはんだバンプを形成する。洗浄工程では、はんだバンプが形成された基板11を洗浄する。
【選択図】図4
Description
本発明は、はんだバンプを有する配線基板の製造方法に係り、特には、はんだボールを搭載することではんだバンプを形成する配線基板の製造方法に関するものである。
従来、ICチップを搭載してなる配線基板(いわゆる半導体パッケージ)がよく知られている。ICチップの底面には通常多数の端子が設けられており、それら端子との電気的な接続を図るための構造として、はんだバンプを有するパッド(いわゆるC4パッド:Controlled Collapsed Chip Connectionパッド)を配線基板の主面上に多数設けたものが用いられている(例えば特許文献1参照)。以下、上記の配線基板の製造方法について簡単に説明する。
まず、基板主面上のバンプ形成領域内に形成された複数のパッドに対して、フラックスを印刷塗布する。次に、はんだボール搭載用マスクなどを用いて複数のパッド上にはんだボールを搭載させる。さらに、リフローによりはんだボールを加熱溶融させることにより、はんだバンプを形成する(例えば特許文献1参照)。その後、はんだバンプが形成された基板を洗浄する洗浄工程を行えば、配線基板が完成する。
ところが、上記従来技術の場合、フラックス中に異物(フラックスの凝集体やゴミなど)が発生する可能性がある。この場合、はんだボールとパッドとの間に異物が挟み込まれてしまうため、この状態でリフローを行ってはんだボールを加熱溶融させたとしても、溶けたはんだボールをパッドに接触させることができない。その結果、形成されたはんだバンプがパッドに接合しなくなるため、洗浄工程を行う際にはんだバンプが弾かれて消失してしまい、不良品発生率が高くなって歩留まりが低下するという問題がある。
なお最近では、電子部品の小型化の流れを受けて、はんだボールやパッドも小径化する傾向にある。しかし、この場合には、フラックス中に占める異物(外径40〜60μm)の割合が相対的に大きくなり、結果として異物の存在を無視できなくなるため、はんだバンプの消失に起因する問題がいっそう深刻になる可能性がある。
本発明は上記の課題に鑑みてなされたものであり、その目的は、はんだバンプの消失を防止することにより、歩留まりを向上させることができる、はんだバンプを有する配線基板の製造方法を提供することにある。
上記課題を解決するための手段としては、基板主面上のバンプ形成領域内に複数のパッドが配置された基板を準備する基板準備工程と、前記複数のパッド上に、はんだ成分及びフラックス成分を含むはんだペーストを供給するはんだペースト供給工程と、はんだペーストが供給された前記複数のパッド上に、フラックスを供給せずに直径が200μm以下のはんだボールを搭載させるボール搭載工程と、搭載された前記はんだボールを前記はんだペーストとともに加熱溶融させてはんだバンプを形成するリフロー工程と、前記はんだバンプが形成された基板を洗浄する洗浄工程とを含むことを特徴とする、はんだバンプを有する配線基板の製造方法がある。
従って、この手段によると、はんだペースト供給工程においてパッド上にはんだペーストを供給し、ボール搭載工程においてはんだペーストが供給されたパッド上にはんだボールを搭載させることにより、はんだボールとパッドとの間にはんだペーストが存在するようになる。このため、リフロー工程においてはんだボールをはんだペーストとともに加熱溶融させた際に、はんだペーストに含まれるはんだ成分を介してはんだボールとパッドとを接着させることができる。その結果、形成されたはんだバンプを確実にパッドに接合できるため、洗浄時におけるはんだバンプの消失を防止することができる。ゆえに、不良品発生率が低く抑えられ、製造される配線基板の歩留まりが高くなる。
以下、上記手段にかかるはんだバンプを有する配線基板の製造方法について説明する。
基板準備工程では、基板主面上のバンプ形成領域内に複数のパッドが配置された基板を準備する。基板材料は特に限定されず任意であるが、例えば、樹脂基板などが好適である。好適な樹脂基板としては、EP樹脂(エポキシ樹脂)、PI樹脂(ポリイミド樹脂)、BT樹脂(ビスマレイミド−トリアジン樹脂)、PPE樹脂(ポリフェニレンエーテル樹脂)等からなる基板が挙げられる。そのほか、これらの樹脂とガラス繊維(ガラス織布やガラス不織布)との複合材料からなる基板を使用してもよい。その具体例としては、ガラス−BT複合基板、高Tgガラス−エポキシ複合基板(FR−4、FR−5等)等の高耐熱性積層板などがある。また、これらの樹脂とポリアミド繊維等の有機繊維との複合材料からなる基板を使用してもよい。あるいは、連続多孔質PTFE等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料からなる基板等を使用してもよい。他の基板材料として、例えば各種のセラミックなどを選択することもできる。なお、かかる基板の構造としては特に限定されないが、例えばコア基板の片面または両面にビルドアップ層を有するビルドアップ多層配線基板が好適である。
上記基板主面上のバンプ形成領域の位置及び数は特に限定されず任意であるが、例えばいわゆる多数個取り基板の場合には配線基板の取り数に相当する数だけバンプ形成領域が存在している。バンプ形成領域は基板における一方の主面のみに存在していてもよいが、他方の主面にも存在していてもよい。
バンプ形成領域内に配置される複数のパッドについて、その用途は限定されないが、例えばICチップをフリップチップ接続するためのパッド(いわゆるC4パッド)であることがよい。即ち、フリップチップ接続のためのパッド上には、大きさの小さいICチップ側の端子との電気的接続を図るために小さなはんだバンプを形成する必要があり、そのために小径のはんだボールが使用されることが多いからである。
基板主面上に配置された複数のパッドは、例えば基板主面の最表層にて完全に露出した状態で配置されていてもよいが、基板主面を覆うソルダーレジストを厚さ方向に貫通する開口部を介して露出した状態で配置されていてもよい。
続くはんだペースト供給工程では、複数のパッド上に、はんだ成分及びフラックス成分を含むはんだペーストを供給する。なお、基板主面がソルダーレジストによって覆われるとともに、複数のパッドがソルダーレジストを厚さ方向に貫通する開口部を介して露出している場合、はんだペースト供給工程では、開口部内にはんだペーストを供給することが好ましい。このようにすれば、凹状をしたソルダーレジストの開口部の底部にパッドが位置した状態となるため、パッド上にはんだペーストが保持されやすく、それゆえ当該パッド上にはんだボールが仮固定されやすくなる。
また、はんだペーストの供給方法としては特に限定されず任意の手法を採用することができる。なお、はんだペースト供給工程では、例えばメタルマスクを用いた印刷法によってはんだペーストの供給を行うことが好ましい。このようにすれば、薄くて均一なはんだペースト印刷層が比較的簡単に形成可能である。その他、はんだペーストの供給方法としては、塗布法、スタンプ法などを採用することも可能である。
続くボール搭載工程では、はんだペーストが供給された複数のパッド上に、フラックスを供給せずにはんだボールを搭載させる。ボール搭載工程において使用されるはんだボールの大きさは特に限定されず、形成されるべきはんだバンプの用途に応じて適宜設定可能であるが、例えば、直径が200μm以下、特には直径が110μm以下のマイクロボールを用いることがよい。また、パッドは、直径が100μm以下であることがよい。はんだボールの直径を200μm以下に設定したりパッドの直径を100μm以下に設定したりした場合、いわゆるC4パッドのファイン化に対応して、小さなはんだバンプを比較的容易に形成することができる。また、はんだボールの直径やパッドの直径を上記のように設定した場合、異物の存在によるはんだバンプの消失という本願特有の問題が起こりやすく、それゆえ上記手段を採用する意義が大きくなる。
はんだボールに使用されるはんだ材料としては特に限定されないが、例えば錫鉛共晶はんだ(Sn/37Pb:融点183℃)が使用される。錫鉛共晶はんだ以外のSn/Pb系はんだ、例えばSn/36Pb/2Agという組成のはんだ(融点190℃)などを使用してもよい。また、上記のような鉛入りはんだ以外にも、Sn−Ag系はんだ、Sn−Ag−Cu系はんだ、Sn−Ag−Bi系はんだ、Sn−Ag−Bi−Cu系はんだ、Sn−Zn系はんだ、Sn−Zn−Bi系はんだ等の鉛フリーはんだを選択することも可能である。なお、上記したはんだペーストに含まれるはんだ成分の組成は、はんだボールに使用されるはんだ材料の組成と同じであることが好ましい。このようにすれば、はんだペーストとはんだボールとの濡れ性が向上するため、リフロー工程を行う際に、はんだペーストに含まれるはんだ成分を介してはんだボールとパッドとが接触しやすくなる。
続くリフロー工程では、各パッド上に搭載されたはんだボールをはんだペーストとともに所定温度に加熱して溶融させることにより、所定形状のはんだバンプを形成する。続く洗浄工程では、はんだバンプが形成された基板を洗浄する。以上のプロセスを経て、はんだバンプを有する配線基板が製造される。
以下、本発明を具体化した一実施形態の配線基板の製造方法を図面に基づき詳細に説明する。
図1に示されるように、本実施形態の配線基板10は、両面にビルドアップ層14,15を備える両面ビルドアップ多層配線基板である。配線基板10を構成するコア基板16は、平面視略矩形状の板状部材であって、その複数箇所には図示しないスルーホール導体が形成されている。これらのスルーホール導体は、コア基板16の上面側のビルドアップ層14の導体と、コア基板16の下面側のビルドアップ層15の導体とを電気的に接続している。
ビルドアップ層14の表面(第1基板主面12)上には、平面視略矩形状のバンプ形成領域R1が設定され、バンプ形成領域R1内には、高さ80μm〜100μm程度のはんだバンプ62が複数配置されている。これらのはんだバンプ62は、ICチップ71側の端子とのフリップチップ接続に用いられる、いわゆるC4用のバンプである。一方、ビルドアップ層15の表面(第2基板主面13)上にもバンプ形成領域(図示略)が設定され、そのバンプ形成領域内には、高さ400μm〜600μm程度のはんだバンプ63が複数配置されている。これらのはんだバンプ63は、図示しないマザーボード側の端子との電気的接続に用いられる、いわゆるBGAバンプである。
本実施形態のビルドアップ層14,15は、いずれも同様の構造を有するものであるため、ここでは上面側のビルドアップ層14のみについて詳細に説明する。図5に示されるように、ビルドアップ層14は、層間絶縁層31,32と、銅めっき導体層43,44とを交互に積層してなる。層間絶縁層31,32は、いずれも厚さが約30μmであって、例えば連続多孔質PTFEにエポキシ樹脂を含浸させた樹脂−樹脂複合材料からなる。銅めっき導体層43,44は、セミアディティブ法によって形成されている。
また、第2層の層間絶縁層32の表面(第1基板主面12)上のバンプ形成領域R1内には、複数のパッド21がアレイ状に配置されている。各パッド21は平面視円形状をなし、その直径は100μmに設定されている。また、各パッド21は、下地金属層、ニッケルめっき層及び金めっき層によって構成されている。下地金属層は、第1基板主面12上に形成されるとともに、電解銅めっきを積層することにより構成された金属層であって、厚さが15μmに設定されている。下地金属層は、銅めっき導体層43,44と同じくセミアディティブ法によって形成されている。ニッケルめっき層は、後述するソルダーレジスト33の開口部22を介して露出した下地金属層の上面を、無電解ニッケルめっきで被覆することによって形成されためっき層であり、厚さが7μmに設定されている。金めっき層は、無電解金めっきによってニッケルめっき層を被覆するように形成されためっき層であって、厚さが0.03μm以上1.0μm以下に設定されている。
また図5に示されるように、層間絶縁層32の表面(第1基板主面12)は、ソルダーレジスト33によってほぼ全体的に覆われている。このソルダーレジスト33には、同ソルダーレジスト33を厚さ方向に貫通する開口部22が形成され、各パッド21は開口部22を介して露出している。さらに、層間絶縁層31,32における所定箇所には、それぞれ銅めっきからなるフィルドビア導体41,42が設けられている。フィルドビア導体41,42は、パッド21及び導体層43,44を相互に電気的に接続している。
次に、はんだバンプ62,63を有する本実施形態の配線基板10の製造方法について説明する。
まず、基板準備工程を行い、第1基板主面12上のバンプ形成領域R1内に複数のパッド21が配置された基板11を準備する(図2参照)。なお、この段階では、ソルダーレジスト33の各開口部22から各パッド21が露出した状態となっている。
続くはんだペースト供給工程では、基板11を図示しない従来周知の印刷装置にセットし、メタルマスクを用いた印刷法によって、はんだペーストP1を各パッド21上に塗布(供給)する(図3参照)。具体的に言うと、はんだペースト供給工程では、メタルマスクに設けられた複数の貫通孔を介して、各開口部22内に露出したパッド21上にはんだペーストP1を供給する。なお、本実施形態のはんだペーストP1は、はんだ成分とフラックス成分とを混合してなるものである。詳述すると、はんだペーストP1は、はんだ成分を77%の割合で含有するとともに、フラックス成分を23%の割合で含有している。また、はんだペーストP1の粘度は、フラックス単体の粘度よりも高く、本実施形態では200Pa・s程度に設定されている。なお、はんだ成分は、Sn−Ag−Cu系はんだからなる直径が10μmのはんだ粉末である。
続くボール搭載工程では、はんだボール搭載用マスク(図示略)を用いてはんだボール61の搭載を行う(図4参照)。なお本実施形態では、はんだボール61として、直径が約100μmのマイクロボールを用いている。また、本実施形態のはんだボール61には、Sn−Ag−Cu系はんだがはんだ材料として用いられている。よって、上述したはんだペーストP1に含まれるはんだ成分の組成は、はんだボール61に使用されるはんだ材料の組成と同じものとなる。
詳述すると、ボール搭載工程では、はんだボール搭載用マスクを第1基板主面12側にあるソルダーレジスト33の表面に密着させて配置する。次に、はんだボール搭載用マスクのマスク表面上に、直径が約100μmのはんだボール61を多数供給する。その結果、はんだボール61が、はんだボール搭載用マスクに設けられた貫通孔内を落下して貫通孔の直下にある各パッド21上に載り、はんだペーストP1の粘着力によってパッド21に仮固定される(図4参照)。即ち、フラックスを供給しない場合であっても、ボール搭載工程を行えば、はんだペーストP1が供給された複数のパッド21上に複数のはんだボール61を搭載させることができる。
続くリフロー工程では、基板11を従来周知のリフロー炉内にセットし、各パッド21上に搭載された各はんだボール61を、はんだペーストP1とともに所定温度に加熱して溶融させる。その結果、図5に示す形状のはんだバンプ62が形成される。このとき、はんだバンプ62は、はんだペーストP1を5%の割合で含有するようになる。続く洗浄工程では、はんだバンプ62が形成された基板11を洗浄(フラックス洗浄)する。なお、詳細な説明は省略するが、第2基板主面13側へのはんだバンプ63の形成もこれに準拠して行う。以上のプロセスを経て、はんだバンプ62,63を有する配線基板10が製造される。
次に、はんだバンプの評価方法及びその結果を説明する。
まず、測定用サンプルを次のように準備した。本実施形態と同じはんだペーストP1(フラックス成分を23%の割合で含有)を準備し、これを実施例1とした。また、フラックスを準備し、これを比較例1とした。さらに、フラックスとはんだペーストとを約1:1の体積比で混合した混合物を準備し、これを比較例2とした。
次に、各測定用サンプル(実施例1、比較例1,2)をパッド上に印刷して加熱溶融した後、各測定用サンプルの外観を観察した。その結果、比較例1では、測定用サンプル(フラックス)での異物の発生が確認された。一方、実施例1及び比較例2では、測定用サンプル(はんだペーストP1または混合物)での異物の発生は確認されなかった。以上のことから、はんだペーストを用いれば、異物の発生を防止できることが確認された。
また、測定用サンプルを次のように準備した。実施例1のはんだペーストP1をパッド21上に供給し、はんだペーストP1が供給されたパッド21上にはんだボール61を搭載した基板11(本実施形態と同じもの)を準備し、これを実施例1−1とした。また、比較例1のフラックスをパッド上に供給し、フラックスが供給されたパッド上にはんだボールを搭載した基板を準備し、これを比較例1−1とした。さらに、比較例2の混合物をパッド上に供給し、混合物が供給されたパッド上にはんだボールを搭載した基板を準備し、これを比較例2−1とした。ここでは、各測定用サンプル(基板)に対してはんだボールを32911個ずつ搭載した。また、実施例1−1、比較例1−1,2−1ごとに、測定用サンプルを4枚ずつ準備した。
次に、各測定用サンプル(実施例1−1、比較例1−1,2−1)に対して、はんだボールの消失数を測定するとともに、はんだボールが消失した割合(はんだボール消失率)を算出した。以下、実施例1−1でのはんだボールの消失数の測定方法、及び、はんだボール消失率の算出方法を例示する。まず、実施例1−1となる4枚の測定用サンプルのそれぞれにおいて、はんだボールが消失したパッドの個数(消失数)をカウントした。そして、消失数の合計を測定用サンプルの枚数(4枚)で割ることにより、1枚当りのはんだボールの消失数(はんだボール消失率)を算出した。その結果を表1に併せて示す。
表1に示されるように、比較例1−1では、基板1枚につき3.25個のはんだボールが消失し、比較例2−1では、基板1枚につき2.25個のはんだボールが消失した。一方、実施例1−1では、基板1枚につきはんだボールが1個しか消失しなかった。従って、実施例1−1のはんだボール消失率は、比較例1−1,2−1のはんだボール消失率よりも低いことが確認された。ゆえに、フラックスの代わりにはんだペーストを使用すれば、はんだボールが消失しにくくなることが証明された。
さらに、測定用サンプルを次のように準備した。実施例1−1のはんだボール61をはんだペーストP1とともに加熱溶融(リフロー)させることによって、はんだバンプ62を複数有する配線基板10を形成し、これを実施例1−2とした。また、比較例1−1のはんだボールをフラックスとともに加熱溶融させることによって、はんだバンプを複数有する配線基板を形成し、これを比較例1−2とした。さらに、比較例2−1のはんだボールを混合物とともに加熱溶融させることによって、はんだバンプを複数有する配線基板を形成し、これを比較例2−2とした。ここでは、実施例1−2及び比較例1−2の測定用サンプルを1枚ずつ準備し、比較例2−2の測定用サンプルを4枚準備した。
次に、各測定用サンプル(実施例1−2、比較例1−2,2−2)の外観を観察した。その結果、実施例1−2、比較例1−2及び比較例2−2のいずれにおいても、外観の異常は特に確認されなかった。
また、各測定用サンプル(実施例1−2、比較例1−2,2−2)に対して、リフロー後のはんだバンプの消失数を測定するとともに、リフロー後のはんだバンプ消失率を算出した。さらに、各測定用サンプル(実施例1−2、比較例1−2,2−2)を洗浄した後、洗浄後のはんだバンプの消失数を測定するとともに、洗浄後のはんだバンプ消失率を算出した。その結果を表2に併せて示す。
表2に示されるように、比較例1−2では、リフロー後において基板1枚につき1個のはんだバンプが消失し、洗浄後において基板1枚につき6個のはんだバンプが消失した。また、比較例2−2では、リフロー後において基板1枚につき2.25個のはんだバンプが消失し、洗浄後において基板1枚につき2.75個のはんだバンプが消失した。さらに、フラックスをパッド上に印刷する工程、及び、イソプロピルアルコールを用いてフラックスを拭き取る工程を10回繰り返した後、パッド上にはんだボールを搭載して加熱溶融し、基板を洗浄した場合、洗浄後のはんだバンプの消失数が著しく増加した(基板1枚につき44個のはんだバンプが消失)。一方、実施例1−2では、リフロー後においてはんだバンプの消失はなく、洗浄後においても基板1枚につきはんだバンプが1個しか消失しなかった。従って、実施例1−2のはんだバンプ消失率は、比較例1−2,2−2のはんだバンプ消失率よりも低いことが確認された。ゆえに、フラックスの代わりにはんだペーストを使用すれば、はんだバンプが消失しにくくなることが証明された。
その結果、比較例1−2では、はんだバンプの高さの平均値が約50.6μm(50.615199μm)となり、標準偏差が約1.84(1.8427599)となった。また、比較例2−2では、はんだバンプの高さの平均値が約53.0μm(53.039966μm)となり、標準偏差が約1.74(1.7437944)となった。実施例1−2では、はんだバンプ62の高さの平均値が約55.0μm(54.954205μm)となり、標準偏差が約1.53(1.5278124)となった。以上のことから、はんだペーストP1を用いてはんだバンプ62を形成した実施例1−2は、フラックスを用いてはんだバンプを形成した比較例1−2よりも、はんだバンプの高さが4μm程度大きくなることが確認された。また、フラックスとはんだペーストとを用いてはんだバンプを形成した比較例2−2は、比較例1−2よりもはんだバンプの高さが2μm程度大きくなることが確認された。さらに、はんだペーストを用いてはんだバンプを形成した実施例1−2及び比較例2−2は、はんだペーストが用いられていない比較例1−2よりも標準偏差が小さいこと、即ち、はんだバンプの高さのバラツキが小さいことが確認された。
また、洗浄後の各測定用サンプル(比較例1−2,2−2)の観察を行った。具体的に言うと、走査電子顕微鏡(SEM:Scanning Electron Microscope)による観察(SEM観察)を行い、各測定用サンプルのはんだバンプの表面や、ソルダーレジストの開口部(SRO)とはんだバンプとの界面を観察した。また、はんだバンプの断面を観察(クロス観察)して、はんだバンプとパッドとの接合界面に形成される金属間化合物(IMC:Inter Metallic Compound )の状態を確認した。そして、比較例1−2と比較例2−2との比較を行った。その結果、はんだバンプの表面、ソルダーレジスト開口部とはんだバンプとの界面、及び、はんだバンプとパッドとの接合界面において、比較例1−2と比較例2−2との間に何ら違いを見出すことができなかった。また、比較例2−2では、はんだペーストとはんだボールとの間には界面が存在しないことが確認された。このため、はんだバンプの形成にはんだペーストを用いたとしても、はんだバンプとパッドとの接着強度に変化は生じないと予想できることが確認された。
以上の結果から、フラックス単体に代えてはんだペーストをパッド上に供給し、はんだボールをはんだペーストとともに加熱溶融させてはんだバンプを形成すれば、はんだボールやはんだバンプに不具合が生じにくくなることが証明された。
従って、本実施形態によれば以下の効果を得ることができる。
(1)本実施形態の製造方法では、はんだペースト供給工程においてパッド21上にはんだペーストP1を供給し、続くボール搭載工程においてパッド21上にはんだボール61を搭載させることにより、はんだボール61とパッド21との間にはんだペーストP1が存在するようになる。このため、リフロー工程においてはんだボール61をはんだペーストP1とともに加熱溶融させた際に、はんだペーストP1に含まれるはんだ成分を介してはんだボール61とパッド21とを接着させることができる。その結果、形成されたはんだバンプ62を確実にパッド21に接合できるため、洗浄時におけるはんだバンプ62の消失を防止することができる。ゆえに、不良品発生率が低く抑えられ、製造される配線基板10の歩留まりが高くなる。
(2)本実施形態では、ボール搭載工程前において、フラックスをパッド21に供給する代わりに、フラックスよりも粘度が高いはんだペーストP1をパッド21に供給している。その結果、ボール搭載工程後において、はんだボール61が消失しにくくなるため、はんだボール消失率を低くすることができる。即ち、はんだボール61の搭載率を向上させることができる。しかも、はんだペーストP1をパッド21に供給するため、はんだバンプ62の高さのバラツキを小さくすることができる(表3に示す実施例1−2の「標準偏差」参照)。また、はんだペーストP1は、時間が経過してもブリードしにくい性質を有するため、パッド21へのはんだペーストP1の印刷時ににじみが発生したとしても、隣接するはんだペーストP1との間でのブリッジの発生が防止される。
なお、本実施形態を以下のように変更してもよい。
・上記実施形態では、メタルマスクを用いた印刷法を採用してはんだペーストP1の供給を行ったが、メタルマスク以外の印刷用マスクを用いる印刷法や、この種のマスクを用いない印刷法などを採用してもよく、あるいは印刷法以外の手法を採用してもよい。
・上記実施形態では、搭載されるべきはんだボール61として直径が約100μmのマイクロボールを用いたが、例えば直径が300μm〜500μm程度の比較的大きなはんだボールを用いることもできる。
・上記実施形態では、配線基板10の備える複数のパッド21が、ICチップ71をフリップチップ接続するためのパッドとなっていたが、ICチップ71以外の電子部品や別の配線基板をフリップチップ接続するためのパッドであってもよい。
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
(1)基板主面上のバンプ形成領域内に複数のパッドが配置された基板を準備する基板準備工程と、はんだ成分であるはんだ粉末とフラックス成分とを混合してなり、前記フラックス成分が5%以上70%以下の割合で含有されるとともに、前記はんだ粉末の直径が3μm以上15μm以下に設定されるはんだペーストを、前記複数のパッド上に供給するはんだペースト供給工程と、はんだペーストが供給された前記複数のパッド上に、フラックスを供給せずに直径が200μm以下のはんだボールを搭載させるボール搭載工程と、搭載された前記はんだボールを前記はんだペーストとともに加熱溶融させてはんだバンプを形成するリフロー工程と、前記はんだバンプが形成された基板を洗浄する洗浄工程とを含むことを特徴とする、はんだバンプを有する配線基板の製造方法。
(2)技術的思想(1)において、前記はんだペーストの粘度は、50Pa・s以上250Pa・s以下であることを特徴とするはんだバンプを有する配線基板の製造方法。
(3)技術的思想(1)または(2)において、前記はんだバンプは、前記はんだペーストを5%以上70%以下の割合で含有することを特徴とするはんだバンプを有する配線基板の製造方法。
10…はんだバンプを有する配線基板
11…基板
12…基板主面としての第1基板主面
21…パッド
22…開口部
33…ソルダーレジスト
61…はんだボール
62…はんだバンプ
P1…はんだペースト
R1…バンプ形成領域
11…基板
12…基板主面としての第1基板主面
21…パッド
22…開口部
33…ソルダーレジスト
61…はんだボール
62…はんだバンプ
P1…はんだペースト
R1…バンプ形成領域
Claims (5)
- 基板主面上のバンプ形成領域内に複数のパッドが配置された基板を準備する基板準備工程と、
前記複数のパッド上に、はんだ成分及びフラックス成分を含むはんだペーストを供給するはんだペースト供給工程と、
はんだペーストが供給された前記複数のパッド上に、フラックスを供給せずに直径が200μm以下のはんだボールを搭載させるボール搭載工程と、
搭載された前記はんだボールを前記はんだペーストとともに加熱溶融させてはんだバンプを形成するリフロー工程と、
前記はんだバンプが形成された基板を洗浄する洗浄工程と
を含むことを特徴とする、はんだバンプを有する配線基板の製造方法。 - 前記基板主面がソルダーレジストによって覆われるとともに、前記複数のパッドが前記ソルダーレジストを厚さ方向に貫通する開口部を介して露出しており、
前記はんだペースト供給工程では、前記開口部内に前記はんだペーストを供給する
ことを特徴とする請求項1に記載のはんだバンプを有する配線基板の製造方法。 - 前記はんだペースト供給工程では、印刷法によって前記はんだペーストの供給を行うことを特徴とする請求項1または2に記載のはんだバンプを有する配線基板の製造方法。
- 前記パッドは、直径が100μm以下であることを特徴とする請求項1乃至3のいずれか1項に記載のはんだバンプを有する配線基板の製造方法。
- 前記はんだペーストに含まれる前記はんだ成分の組成は、前記はんだボールに使用されるはんだ材料の組成と同じであることを特徴とする請求項1乃至4のいずれか1項に記載のはんだバンプを有する配線基板の製造方法。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07288255A (ja) * | 1994-04-15 | 1995-10-31 | Sony Corp | はんだバンプの形成方法 |
JP2008205287A (ja) * | 2007-02-21 | 2008-09-04 | Shinko Electric Ind Co Ltd | 導電性ボール載置装置及び導電性ボールの載置方法 |
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-
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-
2011
- 2011-03-22 TW TW100109630A patent/TW201212194A/zh unknown
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07288255A (ja) * | 1994-04-15 | 1995-10-31 | Sony Corp | はんだバンプの形成方法 |
JP2008205287A (ja) * | 2007-02-21 | 2008-09-04 | Shinko Electric Ind Co Ltd | 導電性ボール載置装置及び導電性ボールの載置方法 |
JP2009129951A (ja) * | 2007-11-20 | 2009-06-11 | Shinko Electric Ind Co Ltd | 導電性バンプの形成方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9538668B2 (en) | 2014-03-03 | 2017-01-03 | Shinko Electric Industries Co., Ltd. | Wiring substrate, method for manufacturing wiring substrate, and method for modifying surface of insulating layer |
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