JP2011192723A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】下部電極がビット線の上に跨って形成されている場合においても、強誘電体膜の分極量が低下せず、安定した強誘電体キャパシタ特性を確保した半導体装置を実現できるようにする。
【解決手段】半導体装置は、基板１００の上に形成されたトランジスタ２００と、基板１００の上に形成されトランジスタ２００を覆う第１の層間絶縁膜１０２と、第１の層間絶縁膜１０２に埋め込まれたビット線１１１と、第１の層間絶縁膜１０２の上に形成され、ビット線１１１を覆う絶縁性の第１の下部水素バリア膜１３１と、第１の下部水素バリア膜１３１の上に形成された強誘電体キャパシタ２５０とを備えている。強誘電体キャパシタ２５０は、下部電極２５１を有し、下部電極２５１は、ビット線１１１と重なり合う位置に形成され且つ上面が平坦である。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特にキャパシタオーバービットライン（ＣＯＢ）構造の強誘電体材料を用いた半導体記憶装置及びその製造方法に関する。

ＦｅＲＡＭ(Ferroelectric Random Access Memory）は、強誘電体材料のヒステリシス特性をデータ保存に応用した不揮発性メモリである。このため、ＦｅＲＡＭは、ダイナミックアクセスラム（ＤＲＡＭ）及びスタティックラム（ＳＲＡＭ）と異なり電源を切ってもメモリの記憶を保持できる不揮発性メモリである。不揮発性メモリとしては、フラッシュメモリがよく知られている。しかし、フラッシュメモリは、ランダムアクセスメモリではないためデータ消去をブロック単位で行わなければならない。また、データ保存のメカニズム上、書き込み時間が長いといった欠点がある。一方、ＦｅＲＡＭはランダムアクセスメモリであり、書き込み時間はフラッシュメモリの１／１００以下にできる。このため、ＦｅＲＡＭは主にＩＣカード用途に使用されている。

ＦｅＲＡＭは強誘電体材料によってキャパシタを形成する必要があるため、トランジスタと同じようなゲート構造で形成できるフラッシュメモリに比べると、単位面積当たりのメモリ容量が小さい。このため、できるだけメモリセルを小さく形成する工夫が必要である。一方、ＦｅＲＡＭはＤＲＡＭのキャパシタを強誘電体キャパシタに置き換えた構造となっているため、ＦｅＲＡＭの製造にはＤＲＡＭの製造方法を応用できる。

ＦｅＲＡＭのメモリセルは、強誘電体キャパシタ、選択トランジスタ、ビット線、ワード線及びプレート線等により構成されている。通常、ワード線は選択トランジスタのゲートにより形成される。一方、ビット線はワード線に対して垂直方向にキャパシタを接続する。メモリセルの構造として、ビット線よりも上にデータ保存装置であるキャパシタを形成したＣＯＢ（Capacitor over bit line）構造と、ビット線よりも下にキャパシタを形成したＣＵＢ(Capacitor under bit line)構造とが知られている。

ＣＵＢ構造の場合、キャパシタの上にあるビット線と選択トランジスタの活性化領域を接続するコンタクトプラグを隣接するキャパシタ間に形成する必要がある。そのため、コンタクトプラグが占有する面積分だけセル面積が大きくなる。一方、ＣＯＢ構造の場合、キャパシタの下でビット線を引き回すため、隣接するキャパシタ間にコンタクトプラグを形成する必要がない。このため、平面上の集積度はＣＵＢ構造よりもＣＯＢ構造の方が優れている。しかし、ＣＯＢ構造はキャパシタの下にビット線を形成するため、キャパシタよりも下側の層間絶縁膜を厚くする必要がある。このため、基板表面に垂直な方向の集積度はＣＯＢよりもＣＵＢの方が高い。

層間絶縁膜を厚くすると、上部配線とトランジスタの活性化領域とを接続するコンタクトプラグを深く形成する必要がある。深いコンタクトプラグを形成する際には、コンタクトホールの深さのばらつが増加するため、コンタクトホールの開口不良が生じやすくなる。また、深いコンタクトホールの底面に密着層及び導電体を堆積する場合には、いわゆる埋め込み不良が生じやすくなる。

そこで、近年、ＤＲＡＭの技術分野においては、ビット線をドライエッチングによりラインパターンに加工するのではなく、層間絶縁膜に形成した溝にビット線を埋め込む方法が提案されている（例えば、特許文献１を参照。）。

特開平１０−２０００６６号公報

しかしながら、従来のビット線を埋め込む方法では、ビット線と強誘電体キャパシタの下部電極とのショートを防ぐために、ビット線の上に絶縁膜を埋め込む必要がある。また、ビット線を形成する前にビット線と選択トランジスタとを接続するコンタクトプラグ及びキャパシタと選択トランジスタとを接続するコンタクトプラグを同時に形成する。このため、ビット線の上に絶縁膜を埋め込んだ後、強誘電体キャパシタと選択トランジスタとを接続するコンタクトプラグを露出させる必要がある。

ビット線の上に埋め込む絶縁膜の膜厚を十分に厚くすることができれば、化学的機械的研磨（ＣＭＰ）法を用いて、ビット線の上に埋め込まれた絶縁膜を平坦化することができる。しかし、ビット線の上に埋め込む絶縁膜は、窒化シリコン等の硬度が高い材料を用いることが一般的である。この場合には、絶縁膜の膜厚を２００ｎｍ以上に厚くすると、ＣＭＰ法を用いた研磨の際にストレスが加わり、絶縁膜が割れてしまう。このため、ビット線の上に十分な厚さの絶縁膜を形成することは困難であり、ビット線の上に凹部が生じてしまう。

ビット線の上に凹部が生じると、下部電極にも凹部が生じ、膜厚が均一な強誘電体膜を形成することができない。強誘電体膜に膜厚が厚い部分が生じると、強誘電体キャパシタの分極量が低下する。これにより、メモリセルのデータを読み出す際に発生する電位差がセンスアンプの検出感度以下となり、メモリ不良が発生する。

本願は、前記の問題を解決し、下部電極がビット線の上に跨って形成されている場合においても、強誘電体膜の分極量が低下せず、安定した強誘電体キャパシタ特性を確保した半導体装置を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は半導体装置を、ビット線が第１の層間絶縁膜に埋め込まれ、下部電極の上面が平坦である構成とする。

具体的に、本発明に係る半導体装置は、基板と、基板の上に形成されたゲート電極と、基板におけるゲート電極の両側方にそれぞれ形成された第１の不純物拡散層及び第２の不純物拡散層とを有するトランジスタと、基板の上に形成されトランジスタを覆う第１の層間絶縁膜と、第１の層間絶縁膜に選択的に形成された溝部に埋め込まれたビット線と、ビット線と第１の不純物拡散層とを接続する第１のコンタクトプラグと、第１の層間絶縁膜の上に形成され、ビット線を覆う絶縁性の第１の下部水素バリア膜と、第１の下部水素バリア膜の上に形成された強誘電体キャパシタと、強誘電体キャパシタと第２の不純物拡散層とを接続する第２のコンタクトプラグとを備え、強誘電体キャパシタは、ビット線と重なり合う位置に形成され且つ上面が平坦な下部電極を有する。

本発明の半導体装置は、下部電極のビット線と重なり合う位置に形成された部分に凹部が生じず、下部電極の上面は段差なく平坦である。このため、下部電極の上に形成された強誘電体膜の膜厚が部分的に厚くなることがない。従って、強誘電体膜の膜厚が部分的に厚くなることによる分極量の低下は生じない。従って、メモリ不良の発生を低減することができる。

本発明の半導体装置は、下部電極と第２のコンタクトプラグとの間に、下部電極及び第２のコンタクトプラグと接して形成された導電性の第２の下部水素バリア膜をさらに有し、第２の下部水素バリア膜は、第１の下部水素バリア膜に選択的に形成された開口部に埋め込まれていてもよい。

本発明の半導体装置において、ビット線の上面と第１の層間絶縁膜の上面とは、基板の主面からの高さが等しいことが好ましい。

本発明の半導体装置において、第１の層間絶縁膜は、基板の上に順次形成された第１の層と第２の層とを有し、第１のコンタクトプラグは、第１の層を貫通し、ビット線は、第２の層に選択的に形成された溝部に埋め込まれていてもよい。

この場合において、ビット線の上面と第２の層の上面とは、基板の主面からの高さが等しいことが好ましい。

本発明の半導体装置において、ビット線の上面と第１の下部水素バリア膜の下面とは直接に接し、第１の下部水素バリア膜の上面と下部電極の下面とは直接に接していてもよい。このような構成とすることにより、半導体基板と配線との間隔を短くすることができる。このため、不純物拡散層と配線とを接続するコンタクトの形成が容易となる。

本発明の半導体装置は、端部が第１の下部水素バリア膜と接する上部水素バリア膜をさらに備え、強誘電体キャパシタは、第１の下部水素バリア膜と上部水素バリア膜とにより囲まれた領域に形成されていてもよい。

本発明の半導体装置において、強誘電体キャパシタは複数であり、第１の下部水素バリア膜及び上部水素バリア膜は、複数の強誘電体キャパシタを囲んでいる構成としてもよい。

本発明に係る半導体装置は、上部水素バリア膜を覆う第２の層間絶縁膜と、第２の層間絶縁膜の上に形成された配線と、配線と第１の不純物拡散層又は第２の不純物拡散層とを接続する第３のコンタクトプラグとをさらに備えていてもよい。

本発明に係る半導体装置の製造方法は、半導体基板の上にゲート電極と、第１の不純物拡散層及び第２の不純物拡散層とを有するトランジスタを形成する工程（ａ）と、トランジスタを覆う第１の層間絶縁膜を形成する工程（ｂ）と、第１の層間絶縁膜の上部に、第１の不純物拡散層と接続され、上面の位置が第１の層間絶縁膜の上面の位置と揃ったビット線を形成する工程（ｃ）と、第１の層間絶縁膜の上にビット線を覆うように絶縁性の第１の下部水素バリア膜を形成する工程（ｄ）と、第１の下部水素バリア膜の上に、第２の不純物拡散層と接続された強誘電体キャパシタを形成する工程（ｅ）とを備え、工程（ｃ）は、第１の層間絶縁膜の上部に溝部を形成する工程（ｃ１）と、第１の層間絶縁膜の上に溝部を埋めるように第１の導電体を形成する工程（ｃ２）と、第１の導電体における溝部の外側に形成された部分を除去する工程（ｃ３）とを含み、工程（ｅ）は、第１の下部水素バリア膜の上におけるビット線と重なり合う位置に下部電極を形成する工程（ｅ１）を含む。

本発明の半導体装置の製造方法は、ビット線を形成する工程が、第１の層間絶縁膜の上部に溝部を形成する工程と、第１の層間絶縁膜の上に溝部を埋めるように第１の導電体を形成する工程と、第１の導電体における溝部の外側に形成された部分を除去する工程とを含む。このため、ビット線の上に凹凸が生じない。従って、下部電極の上面が平坦となり、強誘電体膜の膜厚が部分的に厚くなることがない。従って、分極量の低下によるメモリ不良の発生を低減することができる。

本発明の半導体装置の製造方法において、工程（ｃ）は、工程（ｃ２）よりも前に、第１の層間絶縁膜に第１の不純物拡散層を露出する第１のコンタクトホールを形成する工程（ｃ４）を含み、工程（ｃ２）では、溝部と共に第１のコンタクトホールを埋めるように第１の導電体を形成することによりビット線と第１の不純物拡散層とを接続する第１のコンタクトプラグを形成してもよい。

本発明の半導体装置の製造方法において、第１の層間絶縁膜は、第１の層と第２の層とを有し、工程（ｂ）は、半導体基板の上に第１の層を形成する工程（ｂ１）と、第１の層に第１の不純物拡散層と接続された第１のコンタクトプラグを形成する工程（ｂ２）と、工程（ｂ２）よりも後に、第１の層の上に第２の層を形成する工程（ｂ３）とを含み、工程（ｃ１）では、溝部を第２の層に第１のコンタクトプラグを露出するように形成してもよい。

本発明の半導体装置の製造方法において、工程（ｃ）は、工程（ｃ２）よりも前に、第１の層間絶縁膜に第２の不純物拡散層を露出する第２のコンタクトホールを形成する工程（ｃ５）を含み、工程（ｃ２）では、溝部と共に第２のコンタクトホールを埋めるように第１の導電体を形成することにより第２の不純物拡散層と接続された第２のコンタクトプラグを形成し、工程（ｅ）は、工程（ｅ１）よりも前に、第１の下部水素バリア膜に第２のコンタクトプラグを露出する開口部を形成する工程（ｅ２）と、開口部に、水素バリア性を有する第３の導電体を埋め込むことにより導電性の第２の下部水素バリア膜を形成する工程（ｅ３）とを含み、工程（ｅ１）では、下部電極を第２の水素バリア膜と接するように形成してもよい。

本発明に係る半導体装置及びその製造方法によれば、下部電極がビット線の上に跨って形成されている場合においても、強誘電体膜の分極量が低下せず、安定した強誘電体キャパシタ特性を確保した半導体装置を実現できる。

一実施形態に係る半導体装置を示す平面図である。 図１のII−II線における断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の一変形例を示す断面図である。 一変形例の半導体装置の製造方法の一工程を示す断面図である。 一変形例の半導体装置の製造方法の一工程を示す断面図である。 一変形例の半導体装置の製造方法の一工程を示す断面図である。 一実施形態に係る半導体装置の一変形例を示す断面図である。 一変形例の半導体装置の製造方法の一工程を示す断面図である。 一変形例の半導体装置の製造方法の一工程を示す断面図である。 一変形例の半導体装置の製造方法の一工程を示す断面図である。

図１及び２は、一実施形態に係る半導体装置であり、図１は平面構成を示し、図２は図１のII−II線における断面構成を示している。但し、図１において、下部電極よりも上側の構成部材は図示を省略している。

図１及び２に示すように、シリコン基板等の半導体基板１００における素子分離領域１０１により分離された領域にトランジスタ２００が形成されている。素子分離領域１０１は、半導体基板１００に形成された凹部に酸化シリコン（ＳｉＯ₂）等の絶縁体が埋め込まれたシャロートレンチアイソレーション（ＳＴＩ）等とすればよい。トランジスタ２００は、半導体基板１００の上にゲート絶縁膜（図示せず）を介して形成されたゲート電極２０１と、半導体基板１００におけるゲート電極２０１の両側方にそれぞれ形成された不純物拡散層２０２とを有している。

半導体基板１００の上には、トランジスタ２００を覆うように第１の層間絶縁膜１０２が形成されている。第１の層間絶縁膜１０２には、不純物拡散層２０２の一方（第１の不純物拡散層２０２Ａ）と接続された第１のコンタクトプラグ１２１及び不純物拡散層２０２の他方（第２の不純物拡散層２０２Ｂ）と接続された第２のコンタクトプラグ１２２が形成されている。第１の層間絶縁膜１０２の上部にはゲート電極２０１と交差する方向に延び且つ第１のコンタクトプラグ１２１を介して第１の不純物拡散層２０２Ａと接続されたビット線１１１が形成されている。ビット線１１１は、第１の層間絶縁膜１０２の上部に形成された溝部に埋め込まれたタングステン等の導電体からなる。ビット線１１１の上面は、第１の層間絶縁膜１０２の上面と高さが実質的に等しく、ビット線１１１の部分が凸部又は凹部とならないように形成されている。

第１の層間絶縁膜１０２の上には、ビット線１１１を覆うように窒化シリコン等からなる絶縁性の第１の下部水素バリア膜１３１が形成されている。第１の下部水素バリア膜１３１の上には、第２のコンタクトプラグ１２２を介して第２の不純物拡散層２０２Ｂと接続された強誘電体キャパシタ２５０が形成されている。強誘電体キャパシタは、下部電極２５１と、下部電極２５１の上に形成された強誘電体膜２５２と、強誘電体膜２５２の上に形成された上部電極２５３とを有している。下部電極２５１は、例えば窒化チタン（ＴｉＮ）又は窒化アルミニウムチタン（ＴｉＡｌＮ）、酸化イリジウム（ＩｒＯ₂）、イリジウム（Ｉｒ）及び白金（Ｐｔ）が順次積層された積層膜とすればよい。下部電極２５１は、その一部が第１の水素バリア膜を介してビット線１１１の一部と重なり合うように形成されている。

第１の下部水素バリア膜１３１の上には、下部電極２５１により生じた段差を埋め且つ下部電極２５１の上面を露出するように第２の層間絶縁膜１０４が形成されている。第２の層間絶縁膜１０４の上には下部電極２５１の上面と接して強誘電体膜２５２が形成されている。強誘電体膜２５２の上には強誘電体膜２５２の上面と接して上部電極２５３が形成されている。図２では、強誘電体膜２５２及び上部電極２５３が複数の下部電極２５１の上に跨って形成されている例を示しているが、強誘電体膜２５２及び上部電極２５３は強誘電体キャパシタ２５０ごとに独立して形成されていてもよい。

第２の層間絶縁膜１０４の上には強誘電体キャパシタ２５０を覆うように第３の層間絶縁膜１０５が形成されている。第３の層間絶縁膜１０５の上には、上部水素バリア膜１３５が形成されている。上部水素バリア膜１３５は、端部が第１の下部水素バリア膜１３１と接している。このため、強誘電体キャパシタ２５０は、第１の下部水素バリア膜１３１と上部水素バリア膜１３５とに囲まれている。なお、図２では、第１の下部水素バリア膜１３１と上部水素バリア膜１３５とが複数の強誘電体キャパシタ２５０を一括に囲んでいる。しかし、第１の下部水素バリア膜１３１と上部水素バリア膜１３５とにより、強誘電体キャパシタ２５０を個別に囲む構成としてもよい。

半導体基板１００上の全面に上部水素バリア膜１３５を覆うように第４の層間絶縁膜１０７が形成されている。第４の層間絶縁膜１０７の上には、配線１４１が形成されている。配線１４１は、第３のコンタクトプラグ１２３を介して不純物拡散層２０２等と接続されている。

次に、本実施形態の半導体装置の製造方法を説明する。まず、図３に示すように、Ｓｉ基板等の半導体基板１００における素子分離領域１０１により分離された領域に、ゲート電極２０１及び不純物拡散層２０２を有するトランジスタ２００を形成する。コンタクト抵抗を低減するために、ゲート電極２０１及び不純物拡散層２０３の上部には、シリサイド層（図示せず）が形成されていることが好ましい。続いて、半導体基板１００上の全面に第１の層間絶縁膜１０２を形成する。第１の層間絶縁膜１０２は、ホウ素及びリン含有シリケートガラス（ＢＰＳＧ）等の酸化シリコン膜とすればよい。第１の層間絶縁膜１０２は、ＣＭＰ法等を用いて平坦化する。続いて、フォトリソグラフィ及びドライエッチングを用いて、第１の層間絶縁膜１０２に第１の不純物拡散層２０２Ａを露出する第１のコンタクトホール１０２ａを形成する。さらに、底面に第１のコンタクトホール１０２ａを露出する溝部１０２ｂを形成する。第１のコンタクトホール１０２ａと溝部１０２ｂとは逆の順序で形成してもよい。溝部１０２ｂは、ビット線として使用する導電体の抵抗値及び回路設計において設定されたビット線の抵抗値等に応じて幅と深さとを設定すればよい。一例として８０ｎｍ〜１００ｎｍ程度の深さとすればよい。

次に、図４に示すように、第１のコンタクトホール１０２ａ及び溝部１０２ｂに密着層（図示せず）及び導電体１６１を埋め込む。密着層は、Ｔｉ又はＴｉＮとすればよく、膜厚は１０ｎｍ〜２０ｎｍ程度とすればよい。密着層の形成には、物理気相堆積（ＰＶＤ）法又は化学気相堆積（ＣＶＤ）法等を用いればよい。導電体１６１は、タングステン又はタングステンシリサイドとすればよい。

次に、図５に示すように、密着層及び第１の導電体における不要な部分をＣＭＰ法等により除去し、第１の層間絶縁膜１０２を露出させる。これにより、ビット線１１１及びビット線１１１と不純物拡散層２０２とを接続する第１のコンタクトプラグ１２１が形成される。また、ビット線１１１の上面と第１の層間絶縁膜１０２の上面とは、高さが等しくなり、ビット線１１１の部分に凸部又は凹部が生じない。

次に、図６に示すように、第１の層間絶縁膜１０２の上にビット線１１１を覆うように第１の下部水素バリア膜１３１を形成する。続いて、フォトリソグラフィ及びドライエッチングを用いて、第１の下部水素バリア膜１３１及び第１の層間絶縁膜１０２を貫通し、第２の不純物拡散層２０２Ｂを露出する第２のコンタクトホールを形成する。この後、第２のコンタクトホールに密着層及び導電体を埋め込み第２のコンタクトプラグ１２２を形成する。第１の下部水素バリア膜１３１は、窒化シリコン等の水素バリア性を有する絶縁膜とすればよい。第２のコンタクトプラグ１２２は、第１のコンタクトプラグ１２１と同じ材料及び方法により形成すればよい。

次に、図７に示すように、第１の下部水素バリア膜１３１の上に、強誘電体キャパシタ２５０を形成する。まず、第１の下部水素バリア膜１３１の上に、ＴｉＮ膜又はＴｉＡｌＮ膜、ＩｒＯ₂膜、Ｉｒ膜及びＰｔ膜をＰＶＤ法等により順次形成した後、フォトリソグラフィ及びドライエッチングを用いてパターニングを行い下部電極２５１を形成する。続いて、下部電極２５１を埋めるように酸化シリコン膜を形成した後、形成した酸化シリコン膜を下部電極２５１の上面が露出するまでＣＭＰ法により研磨し、第２の層間絶縁膜１０４を形成する。この後、下部電極２５１の上に強誘電体膜２５２をスピンコート法等により形成し、必要に応じて熱処理を行う。続いて、上部電極２５３を形成した後、フォトリソグラフィ及びドライエッチングを用いて上部電極２５３及び強誘電体膜２５２をパターニングする。

下部電極２５１の一部は、ビット線１１１の一部と重なり合う位置に形成されている。しかし、ビット線１１１の上面と第１の層間絶縁膜１０２の上面とはほぼ段差なく平坦に形成されている。従って、下部電極２５１における第１の下部水素バリア膜１３１を挟んでビット線１１１と相対する部分に凹部又は凸部が生じることはない。このため、下部電極２５１をビット線１１１の上に形成しているにもかかわらず、上面が平坦な下部電極２５１を形成することができる。

次に、図８に示すように、第２の層間絶縁膜１０４の上に、強誘電体キャパシタ２５０を覆うように第３の層間絶縁膜１０５を形成する。続いて、強誘電体キャパシタ２５０が形成された領域を除いて、第３の層間絶縁膜１０５、第２の層間絶縁膜０４及び第１の下部水素バリア膜１３１を選択的に除去する。この後、端部が第１の下部水素バリア膜１３１と接するように、第３の層間絶縁膜１０５の上に上部水素バリア膜１３５形成する。次に、上部水素バリア膜１３５の上に第４の層間絶縁膜１０７を形成する。続いて、第４の層間絶縁膜１０７及び第１の層間絶縁膜１０２を貫通し不純物拡散層２０２と接続された第３のコンタクトプラグ１２３を形成する。第３のコンタクトプラグ１２３は、第１のコンタクトプラグ１２１及び第２のコンタクトプラグ１２２と同様の材料及び方法により形成すればよい。さらに、第４の層間絶縁膜１０７の上に第３のコンタクトプラグ１２３と接続された配線１４１を形成する。

以下に、本実施形態の製造方法によって、メモリ不良が低減できる理由を説明する。従来は、ビット線と不純物拡散層とを接続する第１のコンタクトプラグと、強誘電体キャパシタと不純物拡散層とを接続する第２のコンタクトプラグとを同時に形成している。この場合には、下部水素バリア膜を形成した後、下部水素バリア膜及び第１の層間絶縁膜を貫通する第１のコンタクトプラグ及び第２のコンタクトプラグを形成する。この後、下部水素バリア膜の上に膜厚が５０ｎｍ程度の保護膜を形成して、第２のコンタクトプラグを保護する。次に、第１のコンタクトプラグの上部にビット線を埋め込むための深さが２００ｎｍ程度の溝を形成する。この後、保護膜の上に、溝を埋めるようにタングステンシリサイド膜及び不純物を導入した厚さが５０ｎｍ程度のポリシリコン膜を形成する。続いて、溝の外においてタングステンシリサイド膜及びポリシリコン膜をＣＭＰ法により除去して、溝の内部にビット線を形成する。この際に、ビット線の上面を下部水素バリア膜の上面よりも１００ｎｍ程度低くなるようにし、絶縁膜を埋め込むための空間をビット線の上に確保する。次に、ビット線の上を覆うように厚さが５０ｎｍ程度の絶縁膜を形成する。この後、溝の外部において絶縁膜を除去し、保護膜を除去すると、ビット線は絶縁膜に覆われ、第２のコンタクトプラグは露出する。この際に、ビット線の上に５０ｎｍ程度の段差が生じてしまう。段差の上に、下部電極を形成すると下部電極に深さが５０ｎｍ程度の凹部が生じる。下部電極の上に強誘電体膜をスピンコート法により形成すると、強誘電体膜の表面は平坦となるため、ビット線の上において、強誘電体膜の膜厚が局所的に５０ｎｍ程度厚くなってしまう。一般的な厚さが１００ｎｍ程度の強誘電体膜を形成する場合には、局所的に強誘電体膜の膜厚が１．５倍となる。強誘電体特性を示す指標である分極量と耐圧とは強誘電体膜の膜厚に影響され、強誘電体膜の膜厚が厚くなると分極量は減少し、耐圧は上昇する。このため、１つの強誘電体キャパシタの内部に、強誘電体特性が異なる領域が生じる。その結果、個々の強誘電体キャパシタにおいて強誘電体特性がばらつき、メモリの歩留りに悪影響が生じる。

強誘電体キャパシタの容量Ｃは、電極面積をＳ、電極間距離（強誘電体膜厚と等しい）をｄ、強誘電体の誘電率をεとした場合、Ｃ＝εＳ／ｄと表すことができる。従って、ビット線の線幅が０．３μｍ、下部電極の大きさが１μｍ×１μｍであるとき、ビット線の上における容量をＣ１、それ以外の領域における容量をＣ２、ビット線の上における下部電極の面積をＳ１、それ以外の領域における下部電極の面積をＳ２、ビット線の上における強誘電体膜の膜厚ｄ１を０．１５μｍ、それ以外の領域における強誘電体膜の膜厚ｄ２を０．１０μｍ、強誘電体膜の誘電率をεとすると強誘電体キャパシタ合成容量Ｃは次の式により表すことができる。
Ｃ＝Ｃ１＋Ｃ２＝ε（Ｓ１／ｄ１＋Ｓ２／ｄ２）＝０．９ε／ｄ２
一方、ビット線の上に凹部が生じていない場合の強誘電体キャパシタ容量Ｃ´はＣ´＝εＳ／ｄ２＝ε／ｄ２となる。従って、ビット線の上に凹部が存在する場合には、ビット線の上に凹部がない場合と比べて分極量が１０％低下する。このように、分極量が低下するとメモリセルのデータ読み出し時に発生する電位差がセンスアンプの検出感度以下になり、メモリ不良が発生する。しかし、本実施形態の製造方法によれば、ビット線の上に凹部は生じない。このため、平坦な強誘電体膜を形成することができ、メモリ不良の発生を抑えることができる。

また、本実施形態の製造方法によれば、ビット線１１１と下部電極２５１との間隔を小さくすることができる。このため、ＣＯＢ構造であるにもかかわらず、不純物拡散層２０２から配線１４１までの距離を小さくすることができ、第３のコンタクトプラグ１２３を形成するための第３のコンタクトホールのアスペクト比を小さく保つことが可能となる。これにより、第３のコンタクトホールの開口不良を発生しにくくできる。また、コンタクトホールの底面に密着層が形成されない不具合及びコンタクトホールの底面に導電体を十分に堆積させることができない不具合等の発生を抑えることができる。

例えば、第１のコンタクトプラグを形成した後、第１のコンタクトプラグの上に導電体を堆積し、パターニングすることによりビット線を形成する場合には、ビット線の上を覆う層間絶縁膜を形成する必要がある。ビット線の膜厚が１００ｎｍの場合には、ビット線を覆う層間絶縁膜の膜厚は２８０ｎｍ程度必要となる。ビット線を覆う層間絶縁膜の膜厚を薄くするとビット線の上に段差が生じてしまうからである。このため、ビット線を覆う層間絶縁膜を一旦６５０ｎｍ程度の厚さに堆積した後、ＣＭＰ法により２７０ｎｍ程度研磨することが必要となる。

一方、本実施形態の製造方法は、ビット線を層間絶縁膜に埋め込んでいるため、ビット線を覆う層間絶縁膜は必要ない。従って、層間絶縁膜の上にビット線を形成する場合と比べて半導体基板から配線までの距離を２８０ｎｍ程度薄くすることができる。例えば、層間絶縁膜の上にビット線を形成した場合の第３のコンタクトプラグの高さが１６００ｎｍであり、第３のコンタクトプラグの径が２５０ｎｍである場合には、アスペクト比は６．４となる。一方、本実施形態の半導体装置の場合には、第３のコンタクトプラグの高さは１３２０ｎｍとなるため、アスペクト比は５．２８まで低減することができる。これにより第３のコンタクトホールを形成する際のエッチングレートの低下及びコンタクトホール内における密着層のカバレッジの悪化を抑制することができる。また、ドライエッチングにおけるオーバーエッチ量を低減することができるので、不純物拡散領域のシリサイド層がエッチングされることによるコンタクトオープン不良の発生を抑制する効果も得られる。また、第２のコンタクトプラグとビット線とを埋め込みにより同時に形成するため、製造工程数を削減できる。

本実施形態においては、第１の層間絶縁膜１０２を１層としているが、図９に示すように第１の層間絶縁膜１０２を第１の層１０２Ａと第２の層１０２Ｂとが順次積層された積層構造としてもよい。この場合には、図１０に示すように、半導体基板１００の上にトランジスタ２００を覆うように第１の層１０２Ａを形成する。この後、１０２Ａに不純物拡散層２０２の一方と接続された第１のコンタクトプラグ１２１を形成する。

次に、図１１に示すように、第１のコンタクトプラグ１２１を覆うように第１の層１０２Ａの上に第２の層１０２Ｂを形成する。この後、第２の層１０２Ｂに第１のコンタクトプラグ１２１を露出する溝部１０２ｂを形成する。

次に、図１２に示すように、溝部１０２ｂに密着層及び導電体を埋め込み、密着層及び導電体の不要部分を除去することにより第２の層１０２Ｂに埋め込まれたビット線１１１を形成する。この後、先に述べた方法と同様にして、強誘電体キャパシタを形成すればよい。

また、第２のコンタクトプラグ１２２と下部電極２５１とが直接接続された構成について説明したが、図１３に示すように、第２のコンタクトプラグ１２２と下部電極２５１との間に、導電性の第２の下部水素バリア膜１３２を形成してもよい。この場合には、図１４に示すように、第１の層間絶縁膜１０２に第１のコンタクトホール及び溝部と、第２のコンタクトホールとを形成する。続いて、第１のコンタクトホール、溝部及び第２のコンタクトホールを埋めるように第１の層間絶縁膜１０２の上に密着層及び導電体を形成し、密着層及び導電体の不要部分を除去することにより、第１のコンタクトプラグ１２１、ビット線１１１及び第２のコンタクトプラグ１２２を形成する。

次に、図１５に示すように、絶縁性の第１の下部水素バリア膜１３１を形成した後、第１の下部水素バリア膜１３１に、第２のコンタクトプラグ１２２を露出する開口部１３１ａを形成する。

次に、図１６に示すように、開口部１３１ａを埋めるように第１の下部水素バリア膜１３１の上にＴｉＮ膜を形成し、ＴｉＮ膜の不要部分をＣＭＰ法により除去して開口部に埋め込まれた導電性の第２の下部水素バリア膜１３２を形成する。この後、先に述べた方法と同様にして、強誘電体キャパシタを形成すればよい。第２の下部水素バリア膜１３２は、水素バリア性を有する導電性の材料により形成すればよく、ＴｉＮに代えてＴｉＡｌＮ等としてもよい。なお、第１の層間絶縁膜を２層にした場合に、第２の下部水素バリア膜を設けることも可能である。

本発明に係る半導体装置及びその製造方法は、下部電極がビット線の上に跨って形成されている場合においても、強誘電体膜の分極量が低下せず、安定した強誘電体キャパシタ特性を確保した半導体装置を実現でき、特にキャパシタオーバービットライン（ＣＯＢ））構造を有する半導体記憶装置及びその製造方法等として有用である。

１００ 半導体基板
１０１ 素子分離領域
１０２ 第１の層間絶縁膜
１０２Ａ 第１の層
１０２Ｂ 第２の層
１０２ａ 第１のコンタクトホール
１０２ｂ 溝部
１０４ 第２の層間絶縁膜
１０５ 第３の層間絶縁膜
１０７ 第４の層間絶縁膜
１１１ ビット線
１２１ 第１のコンタクトプラグ
１２２ 第２のコンタクトプラグ
１２３ 第３のコンタクトプラグ
１３１ 第１の下部水素バリア膜
１３１ａ 開口部
１３２ 第２の下部水素バリア膜
１３５ 上部水素バリア膜
１４１ 配線
１６１ 導電体
２００ トランジスタ
２０１ ゲート電極
２０２ 不純物拡散層
２０２Ａ 第１の不純物拡散層
２０２Ｂ 第２の不純物拡散層
２０３ 不純物拡散層
２５０ 強誘電体キャパシタ
２５１ 下部電極
２５２ 強誘電体膜
２５３ 上部電極

Claims (13)

1. 基板と、
   前記基板の上に形成されたゲート電極と、前記基板における前記ゲート電極の両側方にそれぞれ形成された第１の不純物拡散層及び第２の不純物拡散層とを有するトランジスタと、
   前記基板の上に形成され前記トランジスタを覆う第１の層間絶縁膜と、
   前記第１の層間絶縁膜に選択的に形成された溝部に埋め込まれたビット線と、
   前記ビット線と前記第１の不純物拡散層とを接続する第１のコンタクトプラグと、
   前記第１の層間絶縁膜の上に形成され、前記ビット線を覆う絶縁性の第１の下部水素バリア膜と、
   前記第１の下部水素バリア膜の上に形成された強誘電体キャパシタと、
   前記強誘電体キャパシタと前記第２の不純物拡散層とを接続する第２のコンタクトプラグとを備え、
   前記強誘電体キャパシタは、前記ビット線と重なり合う位置に形成され且つ上面が平坦な下部電極を有することを特徴とする半導体装置。
2. 前記下部電極と前記第２のコンタクトプラグとの間に、前記下部電極及び前記第２のコンタクトプラグと接して形成された導電性の第２の下部水素バリア膜をさらに有し、
   前記第２の下部水素バリア膜は、前記第１の下部水素バリア膜に選択的に形成された開口部に埋め込まれていることを特徴とする請求項１に記載の半導体装置。
3. 前記ビット線の上面と前記第１の層間絶縁膜の上面とは、前記基板の主面からの高さが等しいことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１の層間絶縁膜は、前記基板の上に順次形成された第１の層と第２の層とを有し、
   前記第１のコンタクトプラグは、前記第１の層を貫通し、
   前記ビット線は、前記第２の層に選択的に形成された溝部に埋め込まれていることを特徴とする請求項１に記載の半導体装置。
5. 前記ビット線の上面と前記第２の層の上面とは、前記基板の主面からの高さが等しいことを特徴とする請求項４に記載の半導体装置。
6. 前記ビット線の上面と前記第１の下部水素バリア膜の下面とは直接に接し、
   前記第１の下部水素バリア膜の上面と前記下部電極の下面とは直接に接していることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 端部が前記第１の下部水素バリア膜と接する上部水素バリア膜をさらに備え、
   前記強誘電体キャパシタは、前記第１の下部水素バリア膜と前記上部水素バリア膜とにより囲まれた領域に形成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記強誘電体キャパシタは複数であり、
   前記第１の下部水素バリア膜及び上部水素バリア膜は、前記複数の強誘電体キャパシタを囲んでいることを特徴とする請求項７に記載の半導体装置。
9. 前記上部水素バリア膜を覆う第２の層間絶縁膜と、
   前記第２の層間絶縁膜の上に形成された配線と、
   前記配線と前記第１の不純物拡散層又は前記第２の不純物拡散層とを接続する第３のコンタクトプラグとをさらに備えていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
10. 半導体基板の上にゲート電極と、第１の不純物拡散層及び第２の不純物拡散層とを有するトランジスタを形成する工程（ａ）と、
    前記トランジスタを覆う第１の層間絶縁膜を形成する工程（ｂ）と、
    前記第１の層間絶縁膜の上部に、前記第１の不純物拡散層と接続され、上面の位置が前記第１の層間絶縁膜の上面の位置と揃ったビット線を形成する工程（ｃ）と、
    前記第１の層間絶縁膜の上に前記ビット線を覆うように絶縁性の第１の下部水素バリア膜を形成する工程（ｄ）と、
    前記第１の下部水素バリア膜の上に、前記第２の不純物拡散層と接続された前記強誘電体キャパシタを形成する工程（ｅ）とを備え、
    前記工程（ｃ）は、前記第１の層間絶縁膜の上部に溝部を形成する工程（ｃ１）と、前記第１の層間絶縁膜の上に前記溝部を埋めるように第１の導電体を形成する工程（ｃ２）と、前記第１の導電体における前記溝部の外側に形成された部分を除去する工程（ｃ３）とを含み、
    前記工程（ｅ）は、前記第１の下部水素バリア膜の上における前記ビット線と重なり合う位置に下部電極を形成する工程（ｅ１）を含むことを特徴とする半導体装置の製造方法。
11. 前記工程（ｃ）は、前記工程（ｃ２）よりも前に、前記第１の層間絶縁膜に前記第１の不純物拡散層を露出する第１のコンタクトホールを形成する工程（ｃ４）を含み、
    前記工程（ｃ２）では、前記溝部と共に前記第１のコンタクトホールを埋めるように前記第１の導電体を形成することにより前記ビット線と前記第１の不純物拡散層とを接続する第１のコンタクトプラグを形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記第１の層間絶縁膜は、第１の層と第２の層とを有し、
    前記工程（ｂ）は、
    前記半導体基板の上に前記第１の層を形成する工程（ｂ１）と、
    前記第１の層に前記第１の不純物拡散層と接続された第１のコンタクトプラグを形成する工程（ｂ２）と、
    前記工程（ｂ２）よりも後に、前記第１の層の上に第２の層を形成する工程（ｂ３）とを含み、
    前記工程（ｃ１）では、前記溝部を前記第２の層に前記第１のコンタクトプラグを露出するように形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
13. 前記工程（ｃ）は、前記工程（ｃ２）よりも前に、前記第１の層間絶縁膜に前記第２の不純物拡散層を露出する第２のコンタクトホールを形成する工程（ｃ５）を含み、
    前記工程（ｃ２）では、前記溝部と共に前記第２のコンタクトホールを埋めるように前記第１の導電体を形成することにより前記第２の不純物拡散層と接続された第２のコンタクトプラグを形成し、
    前記工程（ｅ）は、
    前記工程（ｅ１）よりも前に、前記第１の下部水素バリア膜に前記第２のコンタクトプラグを露出する開口部を形成する工程（ｅ２）と、
    前記開口部に、水素バリア性を有する第３の導電体を埋め込むことにより導電性の第２の下部水素バリア膜を形成する工程（ｅ３）とを含み、
    前記工程（ｅ１）では、前記下部電極を前記第２の水素バリア膜と接するように形成することを特徴とする請求項１０に記載の半導体装置の製造方法。

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