JP2011171720A - 実装基板、その製造方法、電子部品およびその製造方法 - Google Patents

実装基板、その製造方法、電子部品およびその製造方法 Download PDF

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Abstract

【課題】高い接続の信頼性を確保しうる実装基板や電子部品およびそれらの製造方法を提供する。
【解決手段】配線11(導体部材)が形成されたセラミック基板10(基材)上に、Agペーストをスクリーン印刷することにより、山状のバンプ本体部15aを形成する。バンプ本体部15aは、配線11およびセラミック基板10に跨っていることが好ましい。バンプ本体部15aの表面に無電解めっきを施して、バンプ皮膜15bを形成する。これにより、実装基板Bを形成する。その後、固着部材を用いて半導体チップなどの被実装部材を実装基板B上に実装して、バンプ15により、配線11と外部導体部材とを電気的に接続する。印刷法を用いて、厚いバンプ15による高い接続の信頼性を確保することができる。
【選択図】図1

Description

本発明は、配線接続用のバンプを設けた実装基板、その製造方法、および実装基板を備えた電子部品等に関する。
従来より、特許文献1に開示されるように、配線パターンが設けられた有機樹脂製のフィルム基材上に、レジストを形成し、配線に交叉して配線の側方に延びる長孔の開口部を形成し、開口部にめっきを施すことにより、配線およびその側方のフィルム基材領域に跨るバンプを形成した配線基板が知られている。
上記特許文献1の技術により、配線幅よりも広いバンプによって配線の側面を保持する構造となる(同文献の図1、図2参照)。したがって、側面の横方向に加わる力に対して実用的に十分な強さで保持される配線基板を形成することができる(同文献の段落[0021]参照)。また、配線パターンとレジストパターンとの位置合わせ精度が低くても、バンプを十分な面積で形成することができる(同文献の段落[0024]参照)。
特開2004−327936号公報
しかしながら、上記従来の技術においては、以下のような不具合があった。
近年の低コスト化の要請により、多数個の半導体チップなどを一括して実装できる大面積の配線基板が必要である。一方、大面積の基材においては、全体として大きな反りが発生することが多いので、配線基板における各半導体チップ搭載領域(部分領域)における基材や配線の高さ位置のばらつきが大きくなることがある。その結果、上記従来の配線基板の構造をセラミック基材などに適用すると、十分な接続信頼性を得られないおそれがある。
本発明の目的は、基材や導体部材の高さ位置のばらつきがあっても、高い接続の信頼性を確保しうる実装基板や電子部品およびそれらの製造方法を提供することにある。
本発明の実装基板は、基材上に形成された導体部材と、導体部材と外部導体部材とを電気的に接続させるためのバンプとを備えている。ここで、バンプは、導体部材および基材の各一部のうち少なくとも一方に、印刷により形成された突起状の本体部を有している。
導体部材は、必ずしも配線と呼ばれるものに限らず、基材上に露出した電極パッドや、ビア(プラグとも呼ばれる)などであってもよい。
導体部材が配線の場合、基材上では電気的に接続されていない個々の独立配線であるが、被実装部材を実装すると、外部導体部材を通じて互いに電気的に接続される複数の配線でもよい。
バンプは、導体部材上のみに形成されている場合、導体部材に近接した基材上のみに形成されている場合、導体部材と基材とに跨って形成されている場合がある。
基材としては、有機基材に限らず、セラミックなどの無機基材でもよい。
バンプは、たとえばAgペーストを用いてスクリーン印刷により形成することができる。ただし、必ずしもスクリーン印刷を用いる必要はなく、インクジェット法、転写印刷法など、別の印刷方法を用いてもよい。
本発明によると、以下の作用効果が得られる。
バンプの本体部が印刷により形成されているので、めっきでは困難な厚膜のバンプを形成することができる。よって、基材や導体部材の高さ位置のばらつきが大きい場合でも、バンプを介して導体部材と外部導体部材との電気的接続の信頼性を高く維持することができる。
バンプは、その形状が、被実装部材の実装時に導体部材の一部およびこれに隣接する基材の一部に跨るように設定されていることが好ましい。つまり、実装基板において、バンプが導体部材のみ、あるいは基材のみの上に形成されていても、実装基板上にチップなどを実装した場合には、厚膜のバンプが変形(好ましくは塑性変形)して、導体部材と基材とに跨るようにすることが好ましい。これにより、導体部材とバンプとの平面位置のずれが多少あっても、両者が導通するので、位置ずれマージンが拡大する。その結果、たとえば導体部材が配線である場合には、配線ルールよりも微細なバンプルールが実現可能となる。
バンプが本体部だけで構成されていてもよいが、バンプの本体部の上にめっきにより形成されたバンプ皮膜を有していることが好ましい。バンプ皮膜により、バンプの導電性が向上する。また、この場合には、導体部材とバンプとを同時にめっきすることが可能となり、バンプと導体部材との密着性が向上する。さらに、以下のようなより好ましい構造をとることができる。
バンプが、裾の部分でバンプ皮膜が本体部よりも広がった形状を有していることにより、バンプと下地(導体部材または基材)との密着性が向上する。特に、バンプが導体部材と基材の各一部に跨って形成された場合には、バンプ皮膜が基材と導体部材とに密着するので、基材と導体部材との密着性が補強される。
バンプ皮膜は、たとえば無電解めっき法を用いて、Ni/Au層,Ni/Pd/Au層,Au単独層などを形成することができる。
また、バンプが、山状を有しており、その頂上部におけるバンプ皮膜と本体部の間に、めっきにより形成された中間層を介在させることにより、中間層としてNi,Pdなどの硬い金属を用いた場合でも、実装時に、バンプを容易に塑性変形させることができる。
バンプの本体部を樹脂などの非導電性材料を用いて形成して、より塑性変形が生じやすい形状にしてもよい。その場合には、無電解めっきのための核形成を行ってから、無電解めっきにより、バンプ皮膜(または中間層およびバンプ皮膜)を形成することになる。
基材上面からのバンプ上端の高さは、金属配線の高さの2倍以上であることが好ましく、3倍以上であることがより好ましい。こうすることで、導体部材の基材上面からの高さのばらつきの影響を軽減して,バンプの高さのばらつきを小さくすることができる。
バンプの本体部が、導体部材よりも硬度が低い材料によって構成されていることにより、実装時に、導体部材の形状を損ねることなく、バンプを容易に塑性変形させることができる。
バンプの平面形状は、基材の中央側から周辺側に向かう第1方向の寸法がこれに直交する第2方向の寸法よりも長くなるように設定されていることが好ましい。このようなパターンにすることにより、実装時の接着剤(固着部材)の中央側から周辺側への流れに対する抵抗が低減する。よって、実装を円滑に行わせることができる。
特に、矩形の基材を用いる場合は、バンプの第1方向(長手方向)を、基材の各辺に直交する方向または平行な方向としておくことで、配線などの導体部材とのパターンに適合させることができる。
基材には、被実装部材を実装する際に接着剤(固着部材)の各方向への流動性を均一化するためのダミーバンプが設けられていることが好ましい。これにより、矩形の基材を用いた場合でも、辺部への接着剤のはみ出しを低減することができる。
本発明の電子部品は、上述の実装基板と、外部導体部材を有する被実装部材と、実装基板と被実装部材とを互いに固着させる固着部材とを備え、バンプにより、上記導体部材と外部導体部材とを互いに電気的に接続させたものである。つまり、実装基板上に被実装部材を実装したものである。
固着部材としては、非導電性接着剤(NCP(Non Conductive Paste),NCF(Non Conductive Film))を用いるのが一般的な構造である。
このとき、バンプは、実装時に被実装部材によって押圧されて、形成時の形状から変形して、導体部材の一部およびこれに隣接する基材の一部に跨っている。
これにより、基材や導体部材の高さ位置のばらつきが大きい場合にも、高い接続信頼性を発揮しうる電子部品が得られる。
本発明の電子部品において、固着部材に特定フィラーを添加して、固着部材を、主剤と複数の粒子からなる特定フィラーとによって構成してもよい。但し、主剤は必ずしも樹脂単独とは限らず種々の添加剤を含んでいるのが一般的である。特定フィラーは、固着部材の熱膨張係数を実装基板,被実装部材の熱膨張係数にそれぞれ近づけて、固着部材と実装基板との間、及び固着部材と被実装部材との間の熱応力をそれぞれ低減するものである。これにより、実装基板と被実装部材との間の電気的接続の信頼性を高めることができる。
上述のような特定フィラーの材質の典型的な例としては、例えばSiO,ZrO,SiC,Al等の絶縁性材料がある。ただし、Si,Ge,GaN等の半導体材料でもよい。また、固着部材が非導電性接着剤である場合にも、非導電性接着剤の絶縁性を保持しうる範囲で、少量のW,Ta,Ti,Mo,Cu,Cu,Al,Agまたはこれらの合金などの導体材料を用いてもよい。
一般的に、セラミック基板等の実装基板、半導体チップ等の被実装部材に比べて、樹脂材料を主成分とする固着部材の熱膨張係数は大幅に高い。一方、SiO,ZrO,SiC,Al等の熱膨張係数は、樹脂材料の熱膨張係数よりも1桁近く低い。
そこで、主剤に特定フィラーを混入することにより、固着部材の熱膨張係数を被実装部材,実装基板の熱膨張係数に近づけることができる。そして、特定フィラーの材質に応じて、主剤に対する特定フィラーの混入割合を変えることにより、固着部材の熱膨張係数を所望の範囲に調整することができる。
また、固着部材を実装基板上に塗布してから被実装部材を実装基板上に実装すると、一部の特定フィラーが、バンプと被実装部材の外部導体部材との境界に挟み込まれる。
そこで、硬化されたバンプの硬さを固着部材の主剤より硬く、特定フィラーよりも柔らかくなるように調整しておくことが好ましい。これを実現するためには、硬化処理の温度と時間とを適切に選択すればよい。これにより、バンプと外部導体部材との境界の領域において、固着部材の主剤がほとんど外側に排除され、かつ、上記一部の特定フィラーが外部導体部材に接触しながらバンプ中に押し込まれる。したがって、バンプと外部導体部材とは、上記一部の特定フィラーが挟み込まれている部分を除く領域で、互いに電気的に安定して接触する。その結果、実装基板−被実装部材間の電気的接続の信頼性が向上する。
なお、上記特定フィラーを導体粒子としておくと、特定フィラーを介してバンプと被実装部材の外部導体部材とが導通するので、上記電気的接続の信頼性がさらに向上する。
本発明の実装基板の製造方法は、本発明の実装基板の製造に適した方法であって、複数の部分領域を有し、各部分領域に導体部材が設けられた基材を準備し、基材の各部分領域において、導体部材と外部導体部材とを電気的に接続させるためのバンプを形成する方法を前提としている。
そして、印刷法を用いて、上記バンプの本体部を、上記導体部材の一部およびこれに隣接する基材の一部のうち少なくとも一方に、突起状に形成し、その後、バンプを硬化させる。
バンプを硬化させるには、ある時間の間、室温よりも高温に保持する。ただし、室温に自然放置して乾燥させてもよい。
これにより、多数の部分領域を設けた大面積の基材において、反りなどによる基材や導体部材の高さ位置のばらつきがあっても、厚いバンプを形成することができる。よって、低コストで、接続信頼性の高い実装基板を製造することができる。
バンプを、被実装部材の実装時に導体および基材の各一部に跨るように形成することにより、上述のような作用効果が確実に得られる。
本発明の電子部品の製造方法は、上記実装基板の製造方法の工程を実施した後、固着部材を用いて、被実装部材を基材の各部分領域に実装して、その後、基材を各部分領域ごとに分離して電子部品を形成する方法である。実装工程においては、基材の各部分領域の各バンプに外部導体部材を位置合わせしてから、基材に被実装部材を基材に押し付けて、バンプの厚みを薄くした状態で、固着部材により、被実装部材を基材に固着させる。
バンプを硬化する処理は、被実装部材の実装前に行なってもよいし、被実装部材の実装前には予備的に硬化させておいて、被実装部材の実装後に最終的に硬化させる処理を行なってもよい。
バンプの厚みは、実装前の厚みの90%以下にすることが好ましい。
この方法により、上述のような高信頼性の電子部品の多数個を効率よく製造することができる。
また、固着部材を実装基板上に塗布してから被実装部材を実装基板上に実装すると、一部の特定フィラーがバンプと被実装部材の外部導体部材との境界に挟み込まれる。
そこで、硬化されたバンプの硬さを固着部材の主剤より硬く、特定フィラーよりも柔らかくなるように調整しておくことが好ましい。これを実現するためには、硬化の温度と時間とを適切に選択すればよい。被実装部材の実装前に、バンプを予備的に硬化させる場合には、予備的に硬化されたバンプの硬さを、固着部材の主剤よりも硬く、かつ特定フィラーよりも柔らかくしておくことが好ましい。
バンプの硬さとは、バンプを構成している印刷インクが固まった状態で、塑性変形に対する抵抗性を意味する。
これにより、バンプと外部導体部材との境界の領域において、固着部材の主剤がほとんど外側に押し出され、かつ、上記一部の特定フィラーが外部導体部材に接触しながらバンプ中に押し込まれる。したがって、バンプと外部導体部材とは、上記一部の特定フィラーが挟み込まれている部分を除く領域で、互いに電気的に安定して接触する。その結果、実装基板−被実装部材間の電気的接続の信頼性が向上する。
上記特定フィラーを導体粒子としておくと、上記一部の特定フィラーを介してバンプと被実装部材の外部導体部材とが導通するので、上記電気的接続の信頼性がさらに向上する。
本発明によると、基材や導体部材の高さ位置のばらつきがあっても、高い接続の信頼性を確保しうる実装基板や電子部品およびそれらの製造方法を提供することができる。
(a)〜(d)は、実施の形態1に係る実装基板の製造工程を示す縦断面図である。 (a)〜(c)は、実施の形態1に係る電子部品の製造工程を示す縦断面図である。 (a)〜(c)は、実施の形態1に係る電子部品の斜視図、およびその一部の縦断面図である。 (a)〜(d)は、バンプの形成位置のバリエーションを示す平面図である。 (a)〜(d)は、図4(a)〜(d)に対応する縦断面図である。 (a)〜(d)は、バンプの構造例を示す縦断面図である。 (a)〜(e)は、実施の形態2に係るバンプの製造工程を示す縦断面図である。 実施の形態3に係るバンプの平面パターンを示す平面図である。
図1(a)〜(d)は、実施の形態1に係る実装基板Bの製造工程を示す縦断面図である。図2(a)〜(c)は、実施の形態1に係る電子部品Aの製造工程を示す縦断面図である。図3は、実施の形態1に係る電子部品Aの斜視図、およびその一部の縦断面図である。
以下、図1〜図3を参照しつつ、本実施の形態に係る実装基板Bおよび電子部品Aの製造工程、ならびにそれらの構造について、説明する。
−実装基板の構造および製造工程−
まず、図1(a)に示す工程で、基材であるセラミック基板10を準備する。セラミック基板10の上面には、導体部材である配線11が形成されている。セラミック基板10は、多数のビア(プラグ)12や配線11を絶縁膜を介して積層した周知の多層基板であり、セラミック基板10の裏面には、裏面電極13が設けられている。セラミック基板10には、多数の部分領域Rnが碁盤目状に設けられており、各部分領域Rnは、半導体チップなどの被実装部材が搭載される。図1(a)〜(d)には、各部分領域Rnの一部の縦断面構造を例示している。
なお、基材としては、セラミック基板に限らず、セラミック以外の無機材料や有機樹脂を用いたリジッド配線基板、フレキシブル基板などを用いてもよい。また、多層配線基板に限らず、単層の配線のみが設けられた配線基板であってもよい。
本実施の形態においては、配線11は、70μm程度のピッチで配置されている。配線11の幅は30〜40μm程度で、厚みは5〜10μm程度である。配線11の材料としては、例えばCu,Cu合金,Al,Al合金,W,W合金、Mo,Mo合金などがあり、いずれを用いてもよい。
次に、図1(b)に示す工程で、インクを転写したい部分のみ開口された印刷製版30をセラミック基板10上に配置し、その上にペースト状の印刷インク15xを載置する。そして、印刷製版30の上でスキージ31を摺動させて、印刷製版30の開口からセラミック基板10上に印刷インク15xを転写する。印刷インク15xとしては、一般的には、Agペースト(導銀ペースト)などの導体ペーストが用いられるが、樹脂インクなどの非導体ペーストを用いてもよい。
その結果、図1(c)に示すように、転写された印刷インク15xが流動して、山状のバンプ本体部15aが形成される。この例においては、バンプ本体部15aが配線11のみに接触しているが、後述するように、バンプ本体部15aがセラミック基板10にも接触していることが好ましい。Agペーストからなる印刷インク15xは、高導電銀粉と樹脂バインダとを主成分としたものである。樹脂バインダの硬化温度は、たとえば100〜200℃程度である。
次に、この状態でAgペーストを硬化させる。このとき、バンプ本体部15aは、部分拡大図に示すように、Ag粒子が山状に積まれた構造となる。そして、硬化によって、バンプ本体部15aと、配線11およびセラミック基板10とは、強固に接合される。
なお、図1(c)に示す工程においては、バンプ本体部15aを予備的に硬化しておくだけでもよい。この場合には、後に説明するチップ実装工程を経てから、実装に用いる接着剤を硬化させる工程で、同時にバンプ15全体の硬化を行えばよい。本実施の形態においては、後述するように接着剤としてエポキシ樹脂を用いている。したがって、この工程を採用する場合は、エポキシ樹脂の熱硬化温度よりも低い温度で硬化できる樹脂バインダを印刷インクに用いればよい。
また、樹脂バインダに代えて、比較的高温(たとえば500℃以上)で焼成されるガラスフリットなどの無機バインダ(あるいは無機バインダと樹脂バインダとの混合物)を用いてもよい。この場合には、バンプ本体部15aとセラミック基板10とをメタライズ接合させることができる。この場合にも、無機バインダ(あるいは無機バインダと樹脂バインダとの混合物)の組成を適宜選択することにより、バンプ本体部15aの塑性変形が可能である。
図1(c)の拡大図に示すように、Agペーストの印刷によって形成されたバンプ本体部15aは、Ag粒子による凹凸が大きい表面を有しているので、実装時における接着剤との密着性を高く維持することができる。
次に、図1(d)に示す工程で、めっき層からなるバンプ皮膜15bを形成する。バンプ皮膜15bの形成には、電解めっきや無電解めっきを用いることができる。めっき層の材質としては、例えばNi/Au層,Ni/Pd/Au層,Au単独層などがあり、いずれを採用してもよいが、本実施の形態ではAu単独層を採用している。このとき、図1(d)には示されていないが、配線11の表面にもめっき層14(図5(b)参照)が形成される。
上記バンプ本体部15aとバンプ皮膜15bとによって、被実装部材の外部導体部材と導体部材(配線11)とを電気的に接続するためのバンプ15が構成される。
以上、図1(a)〜(d)に示す各工程を経て、上面に導体部材(配線11)が形成された基材(セラミック基板10)と、基材の上に形成されたバンプ15とを備えた実装基板Bが形成される。
−電子部品の構造および製造工程−
次に、図2(a)に示す工程で、固着部材である非導電性接着剤(NCP)25を、容器32から実装基板Bの上面上に塗布する。非導電性接着剤としては、硬化時に強い締め付け力を示すものであればよく、たとえばエポキシ樹脂,ポリイミド樹脂,変成ポリイミド樹脂等がある。
次に、図2(b)に示す工程で、多数の半導体チップ21(被実装部材)を搭載したチップトレイ27を準備する。
次に、図2(c)に示す工程で、実装基板Bを支持台(図示せず)の上に載置し、チップトレイ27から取り出した半導体チップ21を実装基板Bの部分領域Rnに搭載して、半導体チップ21の裏面電極22(外部導体部材)と実装基板Bのバンプ15とを互いに位置合わせする。そして、押圧部材(図示せず)により半導体チップ21を押圧しつつ、非導電性接着剤25を硬化させる。
このとき、非導電性接着剤25の熱収縮力により、バンプ15が塑性変形して、山状の頂上部が平坦化される(たとえば図5(a)参照)。バンプ15の厚みは、実装前の厚みの90%以下になる。そして、図3(a)、(b)に示すように、バンプ15により、実装基板Bの配線11(導体部材)と、半導体チップ21(被実装部材)の裏面電極22(外部導体部材)とが互いに電気的に接続される。
なお、バンプが必ずしも塑性変形する必要はなく、弾性変形するだけでもよいが、大きな変形量を実現するためには、塑性変形することが好ましい。
以上により、実装基板Bに、半導体チップ21(被実装部材)を実装してなる電子部品Aが形成される。
なお、図2(c)に示す断面においては、バンプ本体部15aが配線11のみに接触しているが、後述するように、バンプ本体部15aがセラミック基板10にも接触していることが好ましい。
なお、図3(c)に示すように、非導電性接着剤25(固着部材)に特定フィラー41を添加して、非導電性接着剤25を、主剤40と複数の粒子からなる特定フィラー41とによって構成してもよい。但し、主剤40は必ずしも樹脂単独とは限らず種々の添加剤を含んでいるのが一般的である。特定フィラー41は、非導電性接着剤25の熱膨張係数を実装基板B(主としてセラミック基板10),半導体チップ21の熱膨張係数にそれぞれ近づけて、非導電性接着剤25と実装基板Bとの間、及び非導電性接着剤25と半導体チップ21との間の熱応力をそれぞれ低減するものである。これにより、実装基板Bと半導体チップ25(被実装部材)との間の電気的接続の信頼性を高めることができる。
上述のような特定フィラー41の材質の典型的な例としては、例えばSiO,ZrO,SiC,Al等の絶縁性材料がある。また、Si,Ge,GaN等の半導体材料でもよい。また、固着部材が非導電性接着剤である場合にも、非導電性接着剤25の絶縁性を保持しうる範囲で、少量のW,Mo,Cu,Alまたはこれらの合金などの金属材料を用いてもよい。
特定フィラー41の添加により、以下のように非導電性接着剤25の熱膨張係数を調節することができる。
ここで、本実施の形態では、実装基板Bの熱膨張係数は、ほとんどセラミック基板10の熱膨張係数と同じと見なせる。例えば、セラミック基板10がアルミナ基板の場合、その熱膨張係数は約7×10−6/Kであり、半導体チップ21がシリコン基板である場合、その熱膨張係数は約3×10−6/Kである。また、エポキシ樹脂の熱膨張係数は約62×10−6/K程度、ポリイミド樹脂の熱膨張係数は54×10−6/K程度、変成ポリイミド樹脂の熱膨張係数は20〜60×10−6/K程度である。
一方、SiOの熱膨張係数は約3×10−6/K、ZrOの熱膨張係数は約8×10−6/K,SiCの熱膨張係数は約4×10−6/K,Alの熱膨張係数は約7.0×10−6/Kである。つまり、いずれも樹脂材料の熱膨張係数よりも1桁近く低い熱膨張係数を有している。
また、Cuの熱膨張係数は約17×10−6/K、Alの熱膨張係数は約21×10−6/Kと比較的高いので、非導電性接着剤の熱膨張係数を低減する機能が弱い。一方、Wの熱膨張係数は約4.5×10−6/K、Moの熱膨張係数は約5.1×10−6/Kと絶縁性材料と同じ程度に低いので、熱膨張係数の調節機能を十分果たすことができる。
したがって、主剤40に特定フィラー41を混入することにより、非導電性接着剤25(固着部材)の熱膨張係数を半導体チップ21(被実装部材),実装基板Bの熱膨張係数に近づけることができる。そして、特定フィラー41の材質に応じて、主剤40に対する特定フィラー41の混入割合を変えることにより、非導電性接着剤25の熱膨張係数を所望の範囲に調整することができる。
また、図2(a)〜(c)に示すように、非導電性接着剤25を実装基板B上に塗布してから半導体チップ21を実装基板B上に実装すると、図3(c)に示すように、一部の特定フィラー41bがバンプ15と半導体チップ21の裏面電極22との境界に挟み込まれる。
硬化されたバンプ15の硬さは、非導電性接着剤25の主剤40より硬く、特定フィラー41よりも柔らかくなるように調整しておくことが好ましい。また、図1(c)に示す工程で、バンプ本体部15aを予備的に硬化させるだけとする場合には、予備的に硬化されたバンプ15の硬さを、非導電性接着剤25の主剤40よりも硬く、かつ特定フィラー41よりも柔らかくしておくことが好ましい。これを実現するためには、硬化処理の温度と時間とを適切に選択すればよい。なお、予備的に硬化されたバンプ15の硬さが最終的な硬化処理後に、特定フィラー41よりも硬くなっていてもよいものとする。
ここにいう、バンプの「硬さ」とは、バンプを構成している印刷インクが固まった状態で、塑性変形に対する抵抗性を意味する。硬さを評価する方法としては、ビッカース硬度計、デュロメータなどがある。
これにより、図3(c)に示すように、上記一部の特定フィラー41bが裏面電極22に接触しながらバンプ15中に押し込まれる。このとき、バンプ15と裏面電極22との境界の領域において、非導電性接着剤25の主剤40がバンプ15の基部付近以外の部分ではほとんど外側に排除される。したがって、バンプ15と裏面電極22とは、上記一部の特定フィラー41bが挟み込まれている部分を除く領域で、互いに電気的に安定して接触する。その結果、実装基板B−半導体チップ21(被実装部材)間の電気的接続の信頼性が向上する。
なお、上記特定フィラー41をW,Moなどの導体粒子としておくと、非導電性接着剤25の外側部分では絶縁性を保持しつつ、上記一部の特定フィラー41bを介してバンプ25と裏面電極22とが導通するので、上記電気的接続の信頼性がさらに向上する。
−バンプ形成位置の変形例−
上記実施の形態においては、実装基板Bにおいて、バンプ15を配線11の上のみに形成したが、本発明においては、バンプをいろいろな位置に形成することができる。
図4(a)〜(d)は、バンプ15の形成位置の変形例を示す平面図である。図5(a)〜(d)は、図4(a)〜(d)に対応する縦断面図である。図4(a)〜(d)および図5(a)〜(d)の左図は実装基板における状態を表示し、右図は半導体チップ21を実装した後の電子部品Aにおける状態を表示している。
図4(a)および図5(a)は、実装基板Bにおいて、バンプ15を配線11とその両側のセラミック基板10の領域とに跨って形成した場合を示している。図5(a)に示す断面には示されていないが、別の断面においては、バンプ皮膜15bに連続するめっき層が配線11の表面に形成されている。そして、半導体チップ21を実装した後においては、半導体チップ21の裏面電極22(表示せず)により、バンプ15が押圧され塑性変形して、図5(a)に示すように、頂上部(中央部でもある)が平坦化される。
図4(b)および図5(b)は、実装基板Bにおいて、バンプ15を配線11とその片側のセラミック基板10の領域とに跨って形成した場合を示している。図5(b)に示すように、配線11の表面にもめっき層14が形成され、バンプ皮膜15bと、配線11のめっき層14とが連続した膜となっている。そして、半導体チップ21を実装した後においては、図5(b)に示すように、半導体チップ21の裏面電極22(表示せず)により、バンプ15が押圧され塑性変形して、頂上部が平坦化される。
図4(c)および図5(c)は、実装基板Bにおいて、バンプ15を配線11の先端部とそれに隣接するセラミック基板10の領域とに跨って形成した場合を示している。図示されている断面に直交する断面においては、図4(b)および図5(b)に示す形状となる。
この場合にも、半導体チップ21を実装した後においては、半導体チップ21の裏面電極22(表示せず)により、バンプ15が押圧され塑性変形して、頂上部が平坦化される。また、配線11の表面にもめっき層14が形成され、バンプ皮膜15bと配線11のめっき層14とが連続した膜となる。
図4(d)および図5(d)は、実装基板Bにおいて、バンプ15を配線11に隣接するセラミック基板10の領域のみに形成した場合を示している。図示されている断面は、図4(a)〜(c)および図5(a)〜(c)に示す断面とは直交する断面である。
この場合にも、半導体チップ21を実装した後においては、半導体チップ21の裏面電極22(表示せず)により、バンプ15が押圧され塑性変形して、頂上部が平坦化される。また、配線11の表面にもめっき層14が形成される。そして、塑性変形したバンプ皮膜15bと配線11のめっき層14とが相接触するので、実装後には、バンプ15と配線11とが導通した状態になる。
特に、上記図4(a)〜(c)および図5(a)〜(c)に示す変形例においては、バンプ15が、配線11とセラミック基板10の各表面に跨っている。よって、バンプ15が配線11だけでなく、セラミック基板10にも密着するので、配線11とセラミック基板10(基材)との密着性が強化されている。
−バンプの構造例−
上記実施の形態においては、バンプ15がバンプ本体部15aとバンプ皮膜15bとによって構成されている例について説明したが、本発明のバンプ15の構造は、かかる例には限定されない。
図6(a)〜(d)は、バンプの構造例を示す縦断面図である。
図6(a)に示す構造においては、印刷によって形成されたAg単独層によってバンプ15が構成されている。この場合には、バンプ15の表面にめっきを施す工程が不要となり、かつ、Auを使用しないので、製造コストを削減することができる。また、実装時におけるバンプ15の塑性変形も容易となる。
図6(b)に示す構造においては、バンプ本体部15aとバンプ皮膜15bとの間に、中間めっき層15cが介在している。この場合、たとえば、中間めっき層15cとしてNiめっき層を、バンプ皮膜15bとしてAuめっき層を形成することができる。つまり、めっき層をNi/Au層とすることができる。この場合、中間めっき層15cによって、バンプ本体部15aとバンプ皮膜15bとの密着性を向上させることができ、かつ、Auめっき厚みを薄くして製造コストを削減することができる。
中間めっき層15cは、複数のめっき層、たとえばNi/Pd層であってもよい。
図6(c)に示す構造においては、バンプ本体部15aとバンプ皮膜15bとの間において、その頂上部のみに中間めっき層15cが介在している。この場合、たとえば、中間めっき層15cとしてNiめっき層を、バンプ皮膜15bとしてAuめっき層を形成することができる。Niめっき層は硬いので、バンプ15全体の変形が妨げられるおそれがあるが、図6(c)に示す構造においては、Niめっき層が存在しない領域で塑性変形が容易である。したがって、中間めっき層15cによって、バンプ本体部15aとバンプ皮膜15bとの密着性を確保しつつ、実装の容易化を図ることができる。
図6(d)に示す構造においては、バンプ皮膜15bおよび中間めっき層15cがバンプ本体部15aの頂上部のみに形成されている。この構造においては、15(c)に示す構造に比べて、バンプ15全体の塑性変形がより容易となる。
上記図6(c),(d)に示す構造の製造工程の一例については、実施の形態2において説明する。
本実施の形態の実装基板Bおよび電子部品によると、以下の作用効果が得られる。
バンプ15の少なくとも本体部15aが印刷により形成されているので、めっきでは困難な厚膜のバンプ15を形成することができる。よって、基材や導体部材の高さ位置のばらつきが大きい場合でも、バンプ15を介して配線11(導体部材)と半導体チップ21(被実装部材)の裏面電極22(外部導体部材)との間の電気的接続の信頼性を高く維持することができる。つまり、実装基板Bと被実装部材との間の電気的接続の信頼性を高く維持することができる。
後述するように、セラミック基板10を用いても、反りと形成時における導体部材の寸法誤差とを含めると、各部分領域Rnにおける導体部材(配線11など)の高さのばらつきが10μm程度以上となる場合がある。ところが、上記従来の特許文献1における電解めっきで形成された突起電極においては、レジスト膜厚やめっき時間の制限からその厚みが実際上5〜8μmであるので、導体部材と被実装部材の外部導体部材との電気的接続の信頼性を高く維持することができない。しかも、特許文献1の突起電極は、配線表面を基準面として形成されるので、基材の反りなどに起因する基材面の高さ位置のばらつきに、配線の厚みのばらつきが重畳されて、突起電極の高さ位置のばらつきが大きい。
それに対し、印刷により形成されるバンプ本体部15aの頂上部の厚みは、20〜50μm程度まで厚くすることができるので、導体部材の高さ位置のばらつきが大きくても、導体部材と被実装部材の外部導体部材との電気的接続の信頼性を高く維持することができるのである。また、本発明の印刷によって形成されたバンプ本体部15aは、基材面を基準面として形成されるので、配線などの導体部材のばらつきは無視できる。
上記実施の形態においては、基材としてセラミック基板を用いたが、本発明の基材としては、ガラス基板などセラミック基板以外の無機基板や、ポリイミド、PET、PEIなどからなる有機基板を用いてもよい。
特に、基材として有機基板よりもセラミック基板などの無機基板を用いると、多くの利点がある。たとえば1000端子クラスのパッケージで比較してみる。
一般的に、有機基板においては、パッケージ面積(部分領域Rnに対応)が30mm角以上、基板厚が2mm以上であるが、セラミック基板などの無機基板においては、部分領域Rnの面積を64%程度低減し、基板厚を78%程度低減することが可能である。なお、セラミック基板などの無機基板全体の大きさは、100〜300mm角である。
また、有機基板に比べて、セラミック基板等は耐熱性・耐湿性が高く、高信頼性の電子部品が得られる。
また、有機基板においては、高温時に、30mm角で250μm程度の反りが発生するが、セラミック基板等においては、高温時における反りを50μm以下に抑制することができる。
ただし、セラミック基板等を用いても、反りと形成時における導体部材の寸法誤差とを含めると、導体部材(配線11など)の高さのばらつきが10μm程度以上に達することになる。
また、ある程度柔軟性がある有機基板の場合、実装時に被実装部材を実装基板側に強く押しつけると、有機基板が変形するので、導体部材(配線11など)の高さのばらつきが小さくなる。よって、突起電極の厚みが薄くても、突起電極を導体部材と外部導体部材との双方に接触させることが容易である。
それに対し、硬いセラミック基板やガラス基板などにおいては、実装時に被実装部材を実装基板側に押しつけても、導体部材(配線11など)の高さのばらつきを小さくすることは困難である。よって、本発明をセラミック基板などの無機基板に適用することにより、上述のような無機基板の利点を活かしつつ、接続の信頼性を高く維持することができる。
特に、基材(本実施の形態においては、セラミック基板10)の上面からのバンプ15上端の高さが、導体部材(本実施の形態においては、配線11)の高さの2倍以上であることにより、導体部材の高さのばらつきを容易に吸収することができる。
上記実施の形態においては、バンプの形状を山状としたが、必ずしも山状でなくてもよい。先端が比較的平坦な台地状であっても、実装時におけるバンプの変形によって、実装後における電気的接続の信頼性を高く維持することができる。
また、バンプの変形は塑性変形であることが好ましいが、必ずしも塑性変形に限定されず、弾性変形であってもよい。弾性変形の場合にも、非導電性接着剤などの固着部材の締め付け力によって電気的接続の信頼性を確保することが可能である。
(実施の形態2)
本実施の形態においては、上記図6(c)または(d)に示すバンプ構造の製造工程の一例について説明する。
図7(a)〜(e)は、実施の形態2に係るバンプの製造工程を示す縦断面図である。
まず、図7(a)に示す工程で、セラミック基板10上に、Agペーストを用いたスクリーン印刷により、配線11およびその両側のセラミック基板10の領域に跨ってバンプ本体部15aを形成する。バンプ本体部15aの形成方法は、実施の形態1で説明したとおりである。
次に、図7(b)に示す工程で、セラミック基板10上に、バンプ本体部15aよりも厚い初期レジスト膜Re1を形成する。そして、図7(c)に示す工程で、初期レジスト膜Re1にOプラズマを照射して、バンプ本体部15aよりも薄い減厚レジスト膜Re2を形成する。このとき、山状のバンプ本体部15aのうち頂上部だけが減厚レジスト膜Re2よりも上方に突出している。
そして、図7(d)に示す工程で、無電解めっきを施して、バンプ本体部15aのうち露出している頂上部の表面に、Ni層からなる中間めっき層15cを形成する。ただし、無電解めっきに代えて、電解めっきを施してもよい。
その後、図7(e)に示す工程で、減厚レジスト膜Re2をレジスト剥離剤やOプラズマ照射などによって除去した後、無電解めっきを施して、バンプ本体部15aと中間めっき層15cとの表面上に、Auからなるバンプ皮膜15bを形成する。ただし、無電解めっきに代えて、電解めっきを施してもよい。
つまり、バンプ本体部15aとバンプ皮膜15bとの間における頂上部のみに中間めっき層15cを介在させてなるバンプ15を形成する。
以上により、図6(c)に示すバンプ15が形成される。
一方、図7(d)に示す工程の後で、減厚レジスト膜Re2の除去を行わずに、続いてAuを用いた無電解めっきを施して、図7(d)の点線に示すように、中間めっき層15cの上のみにバンプ皮膜15bを形成してもよい。この場合には、図6(d)に示すバンプ15の構造が得られ、バンプ皮膜15bは、バンプ本体部15aの頂上部を除く領域上には存在していない。
なお、図7(a)に示す工程で、バンプ本体部15aとして、非導電性材料、たとえば有機樹脂のみを用いてもよい。その場合、無電解めっきを施す前に、無電解めっきの核を生成する処理が必要である。
上記無電解めっきやその核生成処理は、周知慣用の処理であるので、詳しい説明は省略する。
一般的に、めっきを施す場合には、非めっき領域を覆うレジストパターンを形成する必要がある。その場合、非めっき領域を覆うレジストパターンと、配線11やバンプ本体部15aのパターンとのアライメントが要求されるので、レジストパターンに対するフォトリソグラフィー工程が必要である。
それに対し、実施の形態2の方法においては、印刷によって形成されたバンプ本体部15aが山形形状である点を利用して、初期レジストパターンRe1の厚みを薄くする処理(本実施の形態においては、Oプラズマ照射)を施すだけで、無電解めっきを施す領域だけを露出させることができる。つまり、セルフアラインメント作用により、フォトリソグラフィー工程が不要になることで、製造工程の簡素化と製造コストの削減とを図ることができる。
(実施の形態3)
次に、被実装部材の実装時における接着剤の流動を円滑に行うための実施の形態3について説明する。
図8は、実施の形態3に係るバンプ15の平面パターンを示す平面図である。
同図に示すように、本実施の形態においては、バンプ15の平面形状を、セラミック基板10(基材)の中央側から周辺側に向かう第1方向xにおける寸法が、第1方向xに直交する第2方向yにおける寸法よりも長くなるように設定されている。つまり、第1方向xは、バンプ15の長手方向である。バンプ15の平面形状としては、図8に示す楕円の他、長円、長方形、菱形、トラック形状、異形などがあり、いずれを採用してもよい。
また、セラミック基板10の上には、バンプ15の他に、ダミーバンプ16が設けられている。
本実施の形態によると、以下の効果が得られる。
被実装部材を実装基板の上に実装する際には、固着剤として接着剤(実施の形態1における非導電性接着剤25)を図8に示す領域Raに塗布し、その上に被実装部材を搭載することになる。そのとき、自然状態においては、接着剤が領域Raから領域Rbまで広がることになる。
本実施の形態においては、上記第1方向xにおけるバンプ15の寸法が、第1方向xに直交する第2方向yにおけるバンプ15の寸法よりも長くなるように設定されているので、接着剤の流動性が向上する。
また、領域Rbに示すように、セラミック基板10のコーナー部まで接着剤が流れにくい反面、辺部では接着剤がはみ出ることになる。そこで、本実施の形態においては、ダミーバンプ16を設けて、辺部への接着剤の流れを妨害することにより、できるだけ各方向に均一に接着剤が流れるようにしている。よって、本実施の形態により、辺部への接着剤のはみ出しを抑制することができる。
なお、本実施の形態においては、上記第1方向xを矩形のセラミック基板10の各辺に直交する方向または平行な方向としているが、第1方向x(長手方向)が中心点から外方に向かう方向(半径方向)であってもよい。つまり、セラミック基板10の形状如何に拘わらず、バンプ15の長手方向が放射状に並ぶパターンであってもよい。
ただし、本実施の形態のように整列させることにより、通常の配線パターンに適合させることができるので、実装を円滑に行うことができる。
上記開示された本発明の実施の形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
本発明は、半導体チップなどを実装するための実装基板や、半導体チップなどを実装した電子部品として利用することができる。
A 電子部品
B 実装基板
Ra,Rb,Rn 領域
Re1 初期レジスト膜
Re2 減厚レジスト膜
x 第1方向
y 第2方向
10 セラミック基板(基材)
11 配線(導体部材)
12 ビア
13 裏面電極
15 バンプ
15a バンプ本体部
15b バンプ皮膜
15c 中間めっき層
15x 印刷インク
16 ダミーバンプ
21 半導体チップ
22 裏面電極
25 非導電性接着剤(固着部材)
30 印刷製版
31 スキージ
32 容器
40 主剤
41 特定フィラー
41a 特定フィラー
41b 特定フィラー

Claims (22)

  1. 基材と、
    上記基材上に形成された導体部材と、
    上記導体部材と外部導体部材とを電気的に接続させるためのバンプとを備え、
    上記バンプは、上記導体部材の一部およびこれに隣接する基材の一部のうち少なくとも一方に印刷により形成された突起状の本体部を少なくとも有している、実装基板。
  2. 請求項1記載の実装基板において、
    上記バンプは、その形状が、被実装部材の実装時に上記導体部材の一部およびこれに隣接する基材の一部に跨るように設定されている、実装基板。
  3. 請求項1または2記載の実装基板において、
    上記バンプは、上記本体部の上にめっきにより形成されたバンプ皮膜を有している、実装基板。
  4. 請求項3記載の実装基板において、
    上記バンプは、裾の部分でバンプ皮膜が本体部よりも広がった形状を有している、実装基板。
  5. 請求項3または4記載の実装基板において、
    上記バンプは、山状を有しており、その頂上部におけるバンプ皮膜と本体部の間には、めっきにより形成された中間層が介在している、実装基板。
  6. 請求項3〜5のうちいずれか1つに記載の実装基板において、
    上記バンプ皮膜および本体部は、導電性材料により構成されている、実装基板。
  7. 請求項3〜5のうちいずれか1つに記載の実装基板において、
    上記バンプの本体部は、非導電性材料により構成され、
    上記バンプ皮膜は、導電性材料により構成されている、実装基板。
  8. 請求項1〜7のうちいずれか1つに記載の実装基板において、
    上記基材上面からのバンプ上端の高さは、金属配線の高さの2倍以上である、実装基板。
  9. 請求項1〜8のうちいずれか1つに記載の実装基板において、
    上記バンプの本体部は、上記導体部材よりも硬度が低い材料によって構成されている、実装基板。
  10. 請求項1〜9のうちいずれか1つに記載の実装基板において、
    上記バンプの平面形状は、基材の中央側から周辺側に向かう第1方向の寸法がこれに直交する第2方向の寸法よりも長くなるように設定されている、実装基板。
  11. 請求項10記載の実装基板において、
    上記基材の平面形状は、矩形であり、
    上記バンプの上記第1方向は、上記基材の各辺に直交する方向または平行な方向である、実装基板。
  12. 請求項10または11に記載の実装基板において、
    上記基材には、上記被実装部材を実装する際に固着部材の各方向への流動性を均一化するためのダミーバンプが設けられている、実装基板。
  13. 請求項1〜12のうちいずれか1つに記載の実装基板と、
    上記外部導体部材を有する被実装部材と、
    上記実装基板と被実装部材とを互いに固着させる固着部材とを備え、
    上記バンプにより、上記導体部材と外部導体部材とが互いに電気的に接続されている、電子部品。
  14. 請求項13記載の電子部品において、
    上記固着部材は、主剤と、主剤中に分散された複数の粒子からなる特定フィラーとを含んでおり、
    上記特定フィラーは、固着部材の熱膨張係数を、実装基板,被実装部材の熱膨張係数にそれぞれ近づけるような熱膨張係数を有している、電子部品。
  15. (注:特定フィラーが挟み込まれ、バンプに押し込まれている状態は、作用効果と考えています。)
    請求項13記載の電子部品において、
    上記固着部材は、主剤と、主剤中に分散された複数の粒子からなる特定フィラーとを含んでおり、
    上記バンプの硬さは、上記固着部材の主剤よりも硬く、上記特定フィラーよりも柔らかくなるように調整されている、電子部品。
  16. 複数の部分領域を有し、各部分領域に導体部材が設けられた基材を準備する工程(a)と、
    上記基材の各部分領域において、上記導体部材と外部導体部材とを電気的に接続させるためのバンプを形成する工程(b)とを含み、
    上記工程(b)は、印刷法を用いて、上記バンプの本体部を、上記導体部材の一部およびこれに隣接する基材の一部のうち少なくとも一方に、突起状に形成する処理と、
    上記形成されたバンプを硬化させる処理とを少なくとも含んでいる、実装基板の製造方法。
  17. 請求項16記載の実装基板の製造方法において、
    上記工程(b)は、上記バンプの本体部の形成の後で、めっきにより、本体部の表面にバンプ皮膜を形成する処理をさらに含んでいる。
  18. 請求項16または17記載の実装基板の製造方法において、
    上記工程(b)においては、上記バンプが、被実装部材の実装時に上記導体および基材の各一部に跨るように、形成する実装基板の製造方法。
  19. 請求項16〜18のうちいずれか1つに記載の工程(a)および(b)と、
    上記外部導体部材を有する被実装部材を準備する工程(c)と、
    上記工程(b)および(c)の後に、上記バンプにより上記導体部材および外部導体部材を互いに電気的に接続させた状態で、被実装部材を実装基板に実装する工程(d)と、
    上記基材を上記各部分領域ごとに分離させてなる電子部品を形成する工程(f)と、
    を含み、
    上記工程(d)においては、上記基材の各部分領域の各バンプに上記外部導体部材を位置合わせしてから、基材に被実装部材を基材に押し付けて、バンプの厚みを薄くした状態で、固着部材により、被実装部材を基材に固着させる、電子部品の製造方法。
  20. 請求項19記載の電子部品の製造方法において、
    上記工程(d)においては、上記固着部材として、主剤と、主剤中に分散された複数の粒子からなる特定フィラーとを含むものを準備し、
    上記特定フィラーは、固着部材の熱膨張係数を、実装基板,被実装部材の熱膨張係数にそれぞれ近づけるような熱膨張係数を有している、電子部品の製造方法。
  21. (注:工程(b)における硬化は、最終的な硬化である場合と、予備硬化である場合の双方を含んでいます。)
    請求項20記載の電子部品の製造方法において、
    上記工程(b)におけるバンプの硬化処理においては、上記バンプを、その硬さが上記固着部材の主剤よりも硬く、上記特定フィラーよりも柔らかくなるように調整する、電子部品の製造方法。
  22. 請求項19〜21のうちいずれか1つに記載の電子部品の製造方法において、
    上記工程(b)の硬化処理においては、上記バンプを予備的に硬化させておいて、
    上記工程(d)において、上記バンプを最終的に硬化させる処理を行う、電子部品の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021117898A1 (ja) * 2019-12-13 2021-06-17 コネクテック・アメリカ・インク 電子部品の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151508A (ja) * 1992-10-31 1994-05-31 Sony Corp 電気的接続部及び電気的接続部の形成方法
JPH1187418A (ja) * 1997-09-04 1999-03-30 Japan Aviation Electron Ind Ltd バンプ付半導体チップ
JPH11168116A (ja) * 1997-12-04 1999-06-22 Mitsui High Tec Inc 半導体チップ用電極バンプ
JP2000307024A (ja) * 1999-04-20 2000-11-02 Ibiden Co Ltd プリント配線板の製造方法
JP2002334901A (ja) * 2001-05-08 2002-11-22 Nec Corp 半導体装置
JP2003243569A (ja) * 2002-02-18 2003-08-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004327936A (ja) * 2003-04-28 2004-11-18 Matsushita Electric Ind Co Ltd 配線基板およびその製造方法ならびに半導体装置およびその製造方法
JP2008091649A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151508A (ja) * 1992-10-31 1994-05-31 Sony Corp 電気的接続部及び電気的接続部の形成方法
JPH1187418A (ja) * 1997-09-04 1999-03-30 Japan Aviation Electron Ind Ltd バンプ付半導体チップ
JPH11168116A (ja) * 1997-12-04 1999-06-22 Mitsui High Tec Inc 半導体チップ用電極バンプ
JP2000307024A (ja) * 1999-04-20 2000-11-02 Ibiden Co Ltd プリント配線板の製造方法
JP2002334901A (ja) * 2001-05-08 2002-11-22 Nec Corp 半導体装置
JP2003243569A (ja) * 2002-02-18 2003-08-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004327936A (ja) * 2003-04-28 2004-11-18 Matsushita Electric Ind Co Ltd 配線基板およびその製造方法ならびに半導体装置およびその製造方法
JP2008091649A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021117898A1 (ja) * 2019-12-13 2021-06-17 コネクテック・アメリカ・インク 電子部品の製造方法
TWI836168B (zh) * 2019-12-13 2024-03-21 美商肯耐克科技股份有限公司 電子元件的製造方法

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