JP2011171470A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit of SOI (S ilicon O n I nsulator ) structure, particularly by easy manufacturing process in a semiconductor substrate (bulk wafer) to form a low-cost of the SOI substrate, in this SOI substrate, high-speed, The present invention relates to forming a semiconductor integrated circuit including a short channel MIS field effect transistor with low power, high performance, high reliability, and high integration.
図４１は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、５１はｐ型のシリコン（Ｓｉ）基板、５２は絶縁膜、５３は素子分離領域の埋め込み絶縁膜、５４はｐ型のＳＯＩ基板（張り合わせＳｉ基板）、５５はｎ＋型ドレイン領域、５６はｎ型ドレイン領域、５７はｎ型ソース領域、５８はｎ＋型ソース領域、５９はシリコン酸化膜、６０はゲート電極、６１はサイドウォール、６２はＰＳＧ膜、６３は絶縁膜、６４はバリアメタル、６５は導電プラグ、６６は層間絶縁膜、６７はバリアメタル、６８はＣｕ配線、６９はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板５１上に絶縁膜５２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み絶縁膜５３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板５４が形成され、このｐ型のＳＯＩ基板５４上にはシリコン酸化膜５９を介してゲート電極６０が設けられ、ゲート電極６０の側壁に上部が曲がって形成されたサイドウォール６１が設けられ、ｐ型のＳＯＩ基板５４には、ゲート電極６０に自己整合してｎ型ソースドレイン領域（５６、５７）及びサイドウォール６１に自己整合してｎ＋型ソースドレイン領域（５５、５８）が設けられ、ｎ＋型ソースドレイン領域（５５、５８）にはそれぞれバリアメタル６４を有する導電プラグ６５を介してバリアメタル６７を有するＣｕ配線６８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし、このようなＳＯＩ構造をつくるために、市販されている、貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
FIG. 41 is a schematic side sectional view of a conventional semiconductor device, showing a part of a semiconductor integrated circuit including an N-channel MIS field effect transistor having an SOI structure formed by using a bonded SOI wafer. Type silicon (Si) substrate, 52 is an insulating film, 53 is a buried insulating film in an element isolation region, 54 is a p-type SOI substrate (bonded Si substrate), 55 is an n + type drain region, and 56 is an n-type drain region , 57 is an n-type source region, 58 is an n + -type source region, 59 is a silicon oxide film, 60 is a gate electrode, 61 is a sidewall, 62 is a PSG film, 63 is an insulating film, 64 is a barrier metal, and 65 is conductive. Plug, 66 is an interlayer insulating film, 67 is a barrier metal, 68 is a Cu wiring, and 69 is a barrier insulating film.
In the figure, a thin film p-type SOI substrate 54 bonded to a p-type silicon substrate 51 via an insulating film 52 and insulated and isolated in an island shape by an element isolation region forming trench and a buried insulating film 53. A gate electrode 60 is provided on the p-type SOI substrate 54 with a silicon oxide film 59 interposed therebetween, and a sidewall 61 formed by bending the upper portion of the side wall of the gate electrode 60 is provided. In the SOI substrate 54, n-type source / drain regions (56, 57) self-aligned with the gate electrode 60 and n + -type source / drain regions (55, 58) self-aligned with the sidewalls 61 are provided. + the type source drain region (55, 58) Cu wiring 68 having a barrier metal 67 is connected via the conductive plug 65 having a barrier metal 64, respectively Customary LDD (L ightly D oped D rain ) MIS field effect transistor of N channel consisting of structure there are formed.
Therefore, reduction of the junction capacitance due to the possible formation of the source drain region surrounded by the insulating film, the reduction of the threshold voltage due can improve the reduction and subthreshold characteristics of the depletion layer capacitance due to the completely depleted SOI board, SOI Compared with a semiconductor integrated circuit made of a MIS field effect transistor formed on a normal bulk wafer by removing a contact region to the substrate, it is possible to increase the speed, reduce power, and increase the integration.
However, in order to create such an SOI structure, a commercially available bonded SOI wafer must be purchased, and even if it depends on the cost reduction technology of the wafer manufacturer, it is three times as large as the bulk wafer in the mass production stage. There was a disadvantage that the cost was extremely high.
In addition, since it is difficult to reduce the thickness of an SOI substrate on a large-diameter wafer, and it is difficult to form a fully depleted SOI substrate, there is a problem in stability of high-speed characteristics.
As another means for making an SOI structure, utilizing the bulk wafer to form a silicon oxide film inside the bulk wafer by high-temperature heat treatment by implanting oxygen ions, so-called SIMOX (S eparation by Im planted Ox ygen) Method Even with the use of SOI substrate formation, it is necessary to purchase a very expensive high-dose ion implantation machine and high cost due to the long manufacturing process required to implant high doses of oxygen. Problems, difficult to control silicon oxide film thickness, difficult to form fully depleted SOI substrate, or instability of characteristics due to repair of crystal defects by oxygen ion implantation in the use of 10 to 12 inch large diameter wafer There were drawbacks.
Also, no measures have been taken against the problem that the speed characteristics at high temperatures deteriorate due to the temperature rise caused by the heat generated by the speedup of the MIS field effect transistor, and the speed characteristics in the guaranteed temperature range cannot be guaranteed. It was.
本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても、
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと
（３）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化及び高性能化が困難になってきたことである。
The problem to be solved by the present invention is that, as shown in the prior art, even if a bonded SOI wafer is used to form an SOI structure or an SOI substrate is formed by the SIMOX method,
(1) Significantly high cost, can only be used for high-value-added special-purpose products, and lacked technology applicable to inexpensive general-purpose products (2) Control of thinning of SOI substrates on large-diameter wafers Since it is difficult to form a fully depleted SOI substrate, it is difficult to obtain stability of the characteristics of a large number of built-in MIS field effect transistors. (3) Heat generated by increasing the speed of MIS field effect transistors As the temperature rises due to the above, the mobility of the carrier decreases and the speed characteristics at high temperature deteriorates. Therefore, problems such as difficulty in guaranteeing the speed in the guaranteed temperature range are becoming prominent. It is difficult to achieve higher speed and higher performance only by forming the MIS field effect transistor.
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜の一部に、前記半導体基板の表面の一部を露出して設けられた空孔と、前記空孔上及び前記絶縁膜の一部上に設けられた半導体層と、概略、前記半導体層の前記空孔直上の第１の半導体層にチャネル領域が設けられ、前記半導体層の前記絶縁膜直上の第２の半導体層にソースドレイン領域が設けられ、且つ前記第１の半導体層直上にゲート絶縁膜を介してゲート電極が設けられている本発明のＭＩＳ電界効果トランジスタによって解決される。 The above-described problems include a semiconductor substrate, an insulating film provided on the semiconductor substrate, a hole provided in a part of the insulating film by exposing a part of the surface of the semiconductor substrate, and the hole A channel region is provided in the semiconductor layer provided on and on a part of the insulating film, and roughly in the first semiconductor layer immediately above the vacancy in the semiconductor layer, This is solved by the MIS field effect transistor of the present invention in which the source / drain region is provided in the second semiconductor layer and the gate electrode is provided immediately above the first semiconductor layer via the gate insulating film.
以上説明のように本発明によれば、高価な、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の安価な半導体基板を使用して、容易なプロセスにより、一部に空孔を有する絶縁膜上に形成した、膜厚を自由に設定できる薄膜の横方向エピタキシャル半導体層をＳＯＩＣ基板（呼称の詳細は後述する）とし、この横方向エピタキシャル半導体層のうち、空孔直上部にチャネル領域を、絶縁膜直上部にソースドレイン領域を、チャネル領域の半導体層部の直上にゲート酸化膜を介してゲート電極を、それぞれ自己整合して形成できるため、完全空乏化した単結晶（少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層）のＳＯＩＣ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、ＳＯＩＣ基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩＣ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また微細な空孔に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極）を微細に形成することが可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を低減することも可能で、通常のシリコン酸化膜（ＳｉＯ２、比誘電率４）のＳＯＩ構造に比較し、ＳＯIＣ構造（空孔すなわち空気、比誘電率１）の場合は、容量を２５％程度に低減することが可能である。
またＭＩＳ電界効果トランジスタを形成したＳＯＩＣ基板下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またゲート電極に多結晶シリコン層（半導体層）を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。
またＳｉＧｅ層に挟まれた歪みＳｉ層を半導体層として形成し、歪みＳｉ層にチャネル領域を形成することも可能で、キャリア移動度を増大させることができ、さらなる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することあるいは金属層と半導体層にまたがつてソースドレイン領域を形成することにより、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またＮチャネルのＭＩＳ電界効果トランジスタばかりでなく、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳにも適応可能である。
またインバータ等の回路によく使用される、ＮチャネルのＭＩＳ電界効果トランジスタのドレイン領域とＰチャネルのＭＩＳ電界効果トランジスタのドレイン領域を一体化した共通ドレイン領域を形成することもでき、高集積なＣＭＯＳを形成することも可能である。
またＰチャネルのＭＩＳ電界効果トランジスタのチャネル領域のみを歪みＳＩ層に形成し、正孔の移動度を増大させ、移動度が大きな電子に近づけるように形成することも可能で、バランスの良い高速なＣＭＯSを得ることも可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を空孔付き絶縁基板上の半導体層（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ ａｎｄ Ｃａｖｉｔｙ）構造と命名し、以後この技術をＳＯＩＣ（ソイック）と略称する。
As described above, according to the present invention, there is a hole in a part by an easy process using a normal inexpensive semiconductor substrate without using an expensive, bonded SOI structure semiconductor substrate. A thin lateral epitaxial semiconductor layer that can be freely set in thickness is formed on an insulating film as an SOIC substrate (the details of the designation will be described later), and in this lateral epitaxial semiconductor layer, a channel region is directly above the vacancy. Can be formed by self-aligning the source / drain region directly above the insulating film and the gate electrode directly above the semiconductor layer portion of the channel region via the gate oxide film. Can easily form an SOIC structure of a single crystal semiconductor layer that is not affected by the underlying oxide film, and can reduce the junction capacitance of the source / drain region (substantially zero). ), Reduction of the depletion layer capacitance, it is possible to reduce the threshold voltage due to improve the withstand voltage improvement and subthreshold characteristics of the source drain regions.
Further, since the film thickness of the SOIC substrate can be determined by the film thickness of the growing silicon nitride film (Si 3 N 4 ), a fully-depleted thin film semiconductor layer that can be manufactured by a large-diameter wafer can be easily formed. It is possible.
In addition, since a channel region can be formed only in a single crystal semiconductor layer portion having a good crystallinity directly above a hole without an underlying insulating film, it is possible to form a MIS field effect transistor having an SOIC structure having stable characteristics. .
Further, it is possible to finely form components (low and high concentration source / drain regions, gate oxide films and gate electrodes) of the MIS field effect transistor by self-alignment with fine holes.
It is also possible to reduce the capacitance between the channel region and the semiconductor substrate when the MIS field effect transistor is operating. Compared with the normal silicon oxide (SiO 2 , relative dielectric constant 4) SOI structure, the SOIC In the case of a structure (hole, that is, air, relative dielectric constant 1), the capacity can be reduced to about 25%.
Also, by providing holes for heat dissipation under the SOIC substrate on which the MIS field effect transistor is formed, temperature rise due to heat generated by increasing the speed of the MIS field effect transistor is suppressed, and deterioration of speed characteristics at high temperature is improved. It is also possible.
It is also possible to form a low-resistance metal layer without forming a polycrystalline silicon layer (semiconductor layer) on the gate electrode, and the speed can be increased by reducing the resistance of the gate electrode wiring and removing the depletion layer capacitance in the gate electrode. Is possible.
Further, a strained Si layer sandwiched between SiGe layers can be formed as a semiconductor layer, and a channel region can be formed in the strained Si layer. Thus, carrier mobility can be increased, and further speeding-up can be achieved.
Also, the resistance of the source / drain region is reduced by forming it in the so-called metal source / drain region (salicide layer), which is a compound of the semiconductor layer and the metal layer, or by forming the source / drain region across the metal layer and the semiconductor layer. By doing so, it is possible to increase the speed.
Further, the present invention can be applied not only to an N channel MIS field effect transistor but also to a CMOS in which an N channel MIS field effect transistor and a P channel MIS field effect transistor coexist.
A common drain region can be formed by integrating the drain region of an N-channel MIS field effect transistor and the drain region of a P-channel MIS field effect transistor, which are often used in circuits such as inverters. It is also possible to form
It is also possible to form only the channel region of the P-channel MIS field-effect transistor in the strained SI layer, increase the mobility of holes, and make it close to electrons with a high mobility. It is also possible to obtain CMOS.
That is, high-speed, high-reliability, high-performance, and high-integration that can be used for high-speed, large-capacity communication, portable information terminals, various electronic mechanical devices, space-related devices, etc. Can be obtained.
The present inventors named the art pores with an insulating semiconductor layer on the substrate and (S emiconductor O n I nsulator and C avity) structure, hereinafter abbreviated this technology SOIC (Soikku).
半導体基板上に、第１の絶縁膜が設けられ、この第１の絶縁膜の一部に、半導体基板の表面の一部を露出した空孔が設けられ、この空孔上及び第１の絶縁膜の一部上に半導体層（ＳＯＩＣ基板）が設けられ、この半導体層は第２の絶縁膜により素子分離されている。半導体層のうち、空孔直上部にチャネル領域が設けられ、第１の絶縁膜直上部にソースドレイン領域が設けられ、且つ空孔直上部の半導体層直上にゲート絶縁膜を介してゲート電極が設けられ、ゲート電極の側壁にサイドウォールが設けられ、半導体層には、ゲート電極に自己整合して低濃度のソースドレイン領域及びサイドウォールに自己整合して高濃度のソースドレイン領域がそれぞれ設けられ、高濃度のソースドレイン領域には、それぞれバリアメタルを有する導電プラグを介してバリアメタルを有する配線体が接続されているＬＤＤ構造のＮチャネルのＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。 A first insulating film is provided on the semiconductor substrate, and a hole exposing a part of the surface of the semiconductor substrate is provided in a part of the first insulating film, and the first insulating film is formed on the hole and the first insulating film. A semiconductor layer (SOIC substrate) is provided on a part of the film, and the semiconductor layer is element-isolated by a second insulating film. Of the semiconductor layer, a channel region is provided immediately above the vacancy, a source / drain region is provided immediately above the first insulating film, and a gate electrode is provided on the semiconductor layer immediately above the vacancy via a gate insulating film. Side gates are provided on the side walls of the gate electrode, and the semiconductor layer is provided with a low concentration source / drain region that is self-aligned with the gate electrode and a high concentration source / drain region that is self-aligned with the sidewall. A semiconductor integrated circuit composed of an N-channel MIS field effect transistor having an LDD structure in which a wiring body having a barrier metal is connected to each of the high-concentration source / drain regions via a conductive plug having a barrier metal. It is.
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１１は本発明の半導体装置における第１の実施例で、図１は模式側断面図、図２〜図１１は製造方法の工程断面図である。
図１はシリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、４は空孔、５は１０１６ｃｍ−３程度のｐ型のＳＯＩＣ基板（Ｓｉ）、６は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、７は１０１７ｃｍ−３程度のｎ型ドレイン領域、８は１０１７ｃｍ−３程度のｎ型ソース領域、９は１０２０ｃｍ−３程度のｎ＋型ソース領域、１０は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１１は幅４０ｎｍ程度、厚さ１５０ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１２は３０ｎｍ程度のサイドウォール（ＳｉＯ２）、１３は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１４は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１５は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１６は導電プラグ（Ｗ）、１７は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１８は１０ｎｍ程度のバリアメタル（ＴａＮ）、１９は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２０は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
同図においては、ｐ型のシリコン基板１上に、一部に空孔４を有するシリコン酸化膜（ＳｉＯ２）２が設けられ、空孔４を挟んでシリコン酸化膜（ＳｉＯ２）２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）により素子分離されている。この空孔４に自己整合して、ｐ型のＳＯＩＣ基板（Ｓｉ）５上にシリコン酸化膜（ＳｉＯ２）１０を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１が設けられ、ゲート電極１１の側壁に上部が曲がって形成されたサイドウォール１２が設けられ、ｐ型のＳＯＩＣ基板（Ｓｉ）５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ＋型ソースドレイン領域（６、９）が設けられ、このｎ＋型ソースドレイン領域（６、９）には、それぞれバリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を介してバリアメタル（ＴａＮ）１８を有するＣｕ配線１９が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１１にもＣｕ配線１９が接続されているが、図１では省略されている。）ここで不純物領域の若干の横方向拡散はあるものの、ＭＩＳ電界効果トランジスタの基板となるＳＯＩＣ基板５のうち、空孔４の直上部の箇所はチャネル領域となり、シリコン酸化膜２直上部の箇所は低濃度及び高濃度のソースドレイン領域（６，７，８，９）となっている。
したがって、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して、容易なプロセスにより、一部に空孔を有する絶縁膜上に形成した、膜厚を自由に設定できる薄膜の横方向エピタキシャル半導体層をＳＯＩＣ基板とし、この横方向エピタキシャル半導体層のうち、空孔直上部にチャネル領域を、絶縁膜直上部にソースドレイン領域を、チャネル領域の半導体層部の直上にゲート酸化膜を介してゲート電極を、それぞれ自己整合して形成できるため、完全空乏化した単結晶（少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層）のＳＯＩＣ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、ＳＯＩＣ基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩＣ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また微細な空孔に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極）を微細に形成することが可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を低減することも可能で、通常のシリコン酸化膜（ＳｉＯ２、比誘電率４）のＳＯＩ構造に比較し、ＳＯIＣ構造（空孔すなわち空気、比誘電率１）の場合は、容量を２５％程度に低減することが可能である。
またＭＩＳ電界効果トランジスタを形成したＳＯＩＣ基板下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
1 to 11 show a first embodiment of a semiconductor device according to the present invention. FIG. 1 is a schematic sectional side view, and FIGS.
FIG. 1 shows a part of a semiconductor integrated circuit including a short-channel N-channel MIS field effect transistor using a silicon (Si) substrate and formed in an SOIC structure, and 1 is a p-type of about 10 15 cm −3. 2 is a silicon oxide film (SiO 2 ) of about 500 nm, 3 is a silicon nitride film (Si 3 N 4 ) of an element isolation region of about 50 nm, 4 is a hole, and 5 is 10 16 cm −. 3 about p type SOIC substrate (Si), 6 is 10 20 cm -3 of about n + -type drain region, 7 denotes an n-type drain region of about 10 17 cm -3, 8 is of the order of 10 17 cm -3 n-type source region, 9 is an n + -type source region of about 10 20 cm −3 , 10 is a gate oxide film (SiO 2 ) of about 5 nm, 11 is a gate of about 40 nm in width and about 150 nm in thickness Electrode (WSi / polySi), 12 is about 30 nm sidewall (SiO 2 ), 13 is about 400 nm phosphosilicate glass (PSG) film, 14 is about 20 nm silicon nitride film (Si 3 N 4 ), 15 is 10 nm Barrier metal (TiN), 16 is a conductive plug (W), 17 is an interlayer insulating film (SiOC) of about 500 nm, 18 is a barrier metal (TaN) of about 10 nm, and 19 is a Cu wiring (Cu seed layer) of about 500 nm. 20) denotes a barrier insulating film (Si 3 N 4 ) of about 20 nm.
In the figure, on the silicon substrate 1 of p-type, some silicon oxide film (SiO 2) 2 with pores 4 are provided on the silicon oxide film (SiO 2) across the holes 4 2 on the An extended p-type SOIC substrate (Si) 5 is provided, and the elements are separated by a silicon nitride film (Si 3 N 4 ). A gate electrode (WSi / polySi) 11 is provided on a p-type SOIC substrate (Si) 5 via a silicon oxide film (SiO 2 ) 10 in a self-aligned manner with the holes 4, and is formed on the side wall of the gate electrode 11. A side wall 12 having a bent upper part is provided. The p-type SOIC substrate (Si) 5 is self-aligned with the gate electrode 11 and is self-aligned with the n-type source / drain regions (7, 8) and the side wall 12. aligned n + -type source and drain regions (6,9) is provided, on the n + -type source and drain regions (6,9), via the conductive plug (W) 16 with a barrier metal (TiN) 15, respectively Thus, an N-channel MIS field effect transistor having an LDD structure to which a Cu wiring 19 having a barrier metal (TaN) 18 is connected is formed. (The Cu wiring 19 is also connected to the gate electrode 11, but is omitted in FIG. 1.) Here, although there is some lateral diffusion of the impurity region, the SOIC substrate 5 that becomes the substrate of the MIS field effect transistor. Of these, the portion immediately above the hole 4 is a channel region, and the portion immediately above the silicon oxide film 2 is a low-concentration and high-concentration source / drain region (6, 7, 8, 9).
Therefore, without using a bonded SOI structure semiconductor substrate, a normal semiconductor substrate can be used, and the film thickness formed on the insulating film partially having vacancies can be freely set by an easy process. The thin lateral epitaxial semiconductor layer is an SOIC substrate, and in this lateral epitaxial semiconductor layer, the channel region is directly above the vacancy, the source / drain region is directly above the insulating film, and the gate is directly above the semiconductor layer portion of the channel region. Since the gate electrodes can be formed in self-alignment via the oxide film, the SOIC structure of a fully depleted single crystal (at least the channel region is not affected by the underlying oxide film) can be easily formed. It is possible to reduce the junction capacitance of the source / drain region (substantially zero), the depletion layer capacitance, Reduction of the threshold voltage due to improve the threshold characteristic is possible.
Further, since the film thickness of the SOIC substrate can be determined by the film thickness of the growing silicon nitride film (Si 3 N 4 ), a fully-depleted thin film semiconductor layer that can be manufactured by a large-diameter wafer can be easily formed. It is possible.
In addition, since a channel region can be formed only in a single crystal semiconductor layer portion having a good crystallinity directly above a hole without an underlying insulating film, it is possible to form a MIS field effect transistor having an SOIC structure having stable characteristics. .
Further, it is possible to finely form components (low and high concentration source / drain regions, gate oxide films and gate electrodes) of the MIS field effect transistor by self-alignment with fine holes.
It is also possible to reduce the capacitance between the channel region and the semiconductor substrate when the MIS field effect transistor is operating. Compared with the normal silicon oxide (SiO 2 , relative dielectric constant 4) SOI structure, the SOIC In the case of a structure (hole, that is, air, relative dielectric constant 1), the capacity can be reduced to about 25%.
Also, by providing holes for heat dissipation under the SOIC substrate on which the MIS field effect transistor is formed, temperature rise due to heat generated by increasing the speed of the MIS field effect transistor is suppressed, and deterioration of speed characteristics at high temperature is improved. It is also possible.
As a result, high-speed, high-capacity communication, portable information terminals, various electronic mechanical devices, space-related devices, etc. can be manufactured, and it is possible to manufacture semiconductor integrated circuits with a wide guaranteed temperature range. An MIS field effect transistor having integration can be obtained.
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図１１及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図２
ｐ型のシリコン基板１を１０００℃程度で酸化し、５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図３
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）３の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を平坦化する。次いで選択化学気相成長法によりダミーゲート電極となる、厚さ１５０ｎｍ程度、幅４０ｎｍ程度のタングステン膜２２を形成する。
図４
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図５
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２１の側面にｐ型の横（水平）方向エピタキシャルＳｉ層２３を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）３は素子分離領域となる。
図６
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２４を成長する。次いでタングステン膜２２上のシリコン酸化膜（ＳｉＯ２）２４を化学的機械研磨（ＣＭＰ）し、平坦化する。
図７
次いで酸化膜（ＳｉＯ２）２４をマスク層として、タングステン膜２２及びｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を順次異方性ドライエッチングし、開孔部を形成する。この際、ｐ型のシリコン基板１も若干エッチングされるが問題ない。
図８
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉ層２３の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、一部の下部に空孔４を有するｐ型のＳＯＩＣ基板（Ｓｉ）５を形成する。この際、ｐ型のシリコン基板１上にも若干エピタキシャルＳｉ層が成長してしまうが、特に問題はない。次いで図示されてはいないが、露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、以後の工程でゲート電極の配線部となる箇所のシリコン酸化膜（ＳｉＯ２）２４を異方性ドライエッチングする。次いでレジストを除去する。
図９
次いで酸化し、露出したｐ型のＳＯＩＣ基板（Ｓｉ）５の表面に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いで化学気相成長により、６０ｎｍ程度の多結晶シリコン（ｐｏｌｙＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部に多結晶シリコン（ｐｏｌｙＳｉ）膜を平坦に埋め込む。ここで開孔部の深さは１５０ｎｍ程度であるが、ゲート配線の最大幅は１２０ｎｍ程度なので埋め込み可能である。次いで多結晶シリコン（ｐｏｌｙＳｉ）膜を１００ｎｍ程度エッチングし、段差部を形成する。次いでスパッタにより、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、段差部にタングステンシリサイド（ＷＳｉ）膜を平坦に埋め込み、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成する。こうして空孔４の直上部に自己整合してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成することができる。次いでｐ型のＳＯＩＣ基板（Ｓｉ）５に閾値電圧制御用の硼素のイオン注入をおこなう。
図１０
次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、シリコン酸化膜（ＳｉＯ２）２４をエッチング除去する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ型ソースドレイン領域（７、８）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１の側壁にのみサイドウォール（ＳｉＯ２）１２を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１２及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（６、９）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（７、８）及びｎ＋型ソースドレイン領域（６、９）を形成する。
図１１
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１４及びＰＳＧ膜１３を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１５を成長する。次いで化学気相成長により、タングステン（Ｗ）１６を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を形成する。
図１
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１７を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１４がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１８を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１８を有するＣｕ配線１９を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長し、本願発明のＳＯＩＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
Next, a manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. However, here, only the manufacturing method related to the formation of the semiconductor device of the present invention is described, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit is omitted. To do.
FIG.
The p-type silicon substrate 1 is oxidized at about 1000 ° C. to grow a silicon oxide film (SiO 2 ) 2 having a thickness of about 500 nm. Next, a silicon nitride film (Si 3 N 4 ) 3 is grown to about 50 nm by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, a silicon nitride film (Si 3 N 4 ) 3 and a silicon oxide film (SiO 2 ) 2 are sequentially anisotropic dry etched using a resist (not shown) as a mask layer. Then, an opening is formed. Next, the resist (not shown) is removed.
FIG.
Next, a p-type longitudinal (vertical) epitaxial Si layer 21 is grown on the exposed p-type silicon substrate 1. Then chemical mechanical polishing (abbreviated as C hemical M echanical P olishing after CMP), and planarizing the silicon nitride film (Si 3 N 4) of the p-type projecting from the flat surface of the 3 longitudinal (vertical) direction the epitaxial Si layer 21 To do. Next, a tungsten film 22 having a thickness of about 150 nm and a width of about 40 nm, which becomes a dummy gate electrode, is formed by selective chemical vapor deposition.
FIG.
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 3 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed.
FIG.
Next, a p-type lateral (horizontal) epitaxial Si layer 23 is grown on the side surface of the exposed p-type longitudinal (vertical) epitaxial Si layer 21 to embed an opening portion of the silicon nitride film (Si 3 N 4 ) 3. . The remaining silicon nitride film (Si 3 N 4 ) 3 serves as an element isolation region.
FIG.
Next, a silicon oxide film (SiO 2 ) 24 of about 150 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 ) 24 on the tungsten film 22 is planarized by chemical mechanical polishing (CMP).
FIG.
Next, using the oxide film (SiO 2 ) 24 as a mask layer, the tungsten film 22 and the p-type longitudinal (vertical) epitaxial Si layer 21 are sequentially subjected to anisotropic dry etching to form an opening. At this time, the p-type silicon substrate 1 is also slightly etched, but there is no problem.
FIG.
Then, a p-type SOIC substrate having a p-type lateral (horizontal) epitaxial Si layer grown between the exposed side surfaces of the p-type lateral (horizontal) epitaxial Si layer 23 and having vacancies 4 in a part of the lower part is grown. Si) 5 is formed. At this time, an epitaxial Si layer grows slightly on the p-type silicon substrate 1, but there is no particular problem. Next, although not shown in the drawing, the silicon oxide film (SiO 2 ) 24 at the location to be a wiring portion of the gate electrode in the subsequent process is anisotropically formed using a resist as a mask layer using a normal lithography technique by an exposure drawing apparatus. Dry etching. Next, the resist is removed.
FIG.
Next, oxidation is performed, and a gate oxide film (SiO 2 ) 10 of about 5 nm is grown on the exposed surface of the p-type SOIC substrate (Si) 5. Next, a polycrystalline silicon (polySi) film of about 60 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and a polycrystalline silicon (polySi) film is embedded flatly in the opening. Here, the depth of the opening is about 150 nm, but the maximum width of the gate wiring is about 120 nm and can be buried. Next, the polycrystalline silicon (polySi) film is etched by about 100 nm to form a stepped portion. Next, a tungsten silicide (WSi) film of about 60 nm is grown by sputtering. Next, chemical mechanical polishing (CMP) is performed, and a tungsten silicide (WSi) film is flatly embedded in the step portion to form a gate electrode (WSi / polySi) 11. Thus, the gate electrode (WSi / polySi) 11 can be formed in self-alignment directly above the hole 4. Next, boron ions for controlling the threshold voltage are implanted into the p-type SOIC substrate (Si) 5.
FIG.
Next, the silicon oxide film (SiO 2 ) 24 is removed by etching using the gate electrode (WSi / polySi) 11 as a mask layer. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 10 nm is grown. Next, using the gate electrode (WSi / polySi) 11 as a mask layer, ion implantation of phosphorus for forming the n-type source / drain regions (7, 8) is performed. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, a silicon oxide film (SiO 2 ) of about 30 nm is grown by chemical vapor deposition. Next, anisotropic dry etching is performed on the entire surface to form side walls (SiO 2 ) 12 only on the side walls of the gate electrode (WSi / polySi) 11. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 10 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted to form n + -type source / drain regions (6, 9) using the sidewall (SiO 2 ) 12 and the gate electrode (WSi / polySi) 11 as a mask layer. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Then annealing is performed by RTP (R apid T hermal P rocessing ) method to form n-type source drain region (7, 8) and the n + -type source and drain regions (6,9).
FIG.
Next, a PSG film 13 of about 400 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, a silicon nitride film (Si 3 N 4 ) 14 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using the resist (not shown) as a mask layer, the silicon nitride film (Si 3 N 4 ) 14 and the PSG film 13 are sequentially subjected to anisotropic dry etching to form vias. To do. Next, the resist (not shown) is removed. Next, TiN15 to be a barrier metal is grown by sputtering. Next, tungsten (W) 16 is grown by chemical vapor deposition. Next, a conductive plug (W) 16 having a barrier metal (TiN) 15 is formed by chemical mechanical polishing (CMP).
FIG.
Next, an interlayer insulating film (SiOC) 17 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 17 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 14 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 18 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded in the opening portion flatly, and a Cu wiring 19 having a barrier metal (TaN) 18 is formed. Next, a silicon nitride film (Si 3 N 4 ) 20 serving as a Cu barrier insulating film is grown by chemical vapor deposition to complete the N-channel MIS field effect transistor of the SOIC structure of the present invention.
図１２は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１０、１２〜２０は図１と同じ物を、２５は燐珪酸ガラス（ＰＳＧ）膜、２６はゲート電極（Ａl）を示している。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること及びゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ゲート電極の抵抗を低減できるため、より高速化が可能である。
FIG. 12 is a schematic cross-sectional side view of the second embodiment of the semiconductor device of the present invention, which shows a semiconductor integrated circuit including a short channel N-channel MIS field effect transistor formed in an SOIC structure using a silicon (Si) substrate. 1 to 10 and 12 to 20 are the same as in FIG. 1, 25 is a phosphosilicate glass (PSG) film, and 26 is a gate electrode (Al).
In this figure, the structure is almost the same as in FIG. 1 except that the phosphosilicate glass (PSG) film is formed in two layers and the gate electrode is formed of low resistance Al (formed by a so-called damascene process). N-channel MIS field effect transistors are formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since the resistance of the gate electrode can be reduced, higher speed can be achieved.
図１３〜図２３は本発明の半導体装置における第３の実施例で、図１３は模式側断面図、図１４〜図２３は製造方法の工程断面図である。
図１３はシリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、６〜２０は図１と同じ物を、２７はｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）を示している。
同図においては、ｐ型のＳＯＩＣ基板（Ｓｉ）５の替りにｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）２７が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、またチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層のキャリアの移動度を増すことができ、さらなる高速化が可能である。
FIGS. 13 to 23 show a third embodiment of the semiconductor device of the present invention. FIG. 13 is a schematic sectional side view, and FIGS. 14 to 23 are sectional views of the manufacturing method.
FIG. 13 shows a part of a semiconductor integrated circuit using a silicon (Si) substrate and including a short channel N-channel MIS field-effect transistor formed in an SOIC structure. The same thing, 27 is a p-type SOIC substrate (SiGe / strained Si / SiGe).
In the figure, an N-channel MIS electric field having substantially the same structure as that of FIG. 1 except that a p-type SOIC substrate (SiGe / strained Si / SiGe) 27 is formed instead of the p-type SOIC substrate (Si) 5. An effect transistor is formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and the channel region can be formed of a strained Si layer. Therefore, the carrier movement of the strained Si layer is caused by the tensile stress of the SiGe layer having a large lattice constant. The degree can be increased and further speedup is possible.
次いで本発明に係る半導体装置における第３の実施例の製造方法について図１４〜図２３及び図１３を参照して説明する。
図１４
ｐ型のシリコン基板１を１０００℃程度で酸化し、５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図１５
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８（Ｇｅ濃度３０％程度）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８を平坦化する。次いで選択化学気相成長法によりダミーゲート電極となる、厚さ１５０ｎｍ程度、幅４０ｎｍ程度のタングステン膜２２を形成する。
図１６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図１７
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２９を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）３は素子分離領域となる。
図１８
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２４を成長する。次いでタングステン膜２２上のシリコン酸化膜（ＳｉＯ２）２４を化学的機械研磨（ＣＭＰ）し、平坦化する。
図１９
次いで酸化膜（ＳｉＯ２）２４をマスク層として、タングステン膜２２及びｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８を順次異方性ドライエッチングし、開孔部を形成する。この際Ｓｉ基板１がエッチングのストッパー膜となるのでＳｉ基板１はエッチングされない。
図２０
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２９の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、一部の下部に空孔４を有するｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）２７を形成する。この際、ｐ型のシリコン基板１上にも若干エピタキシャルＳｉ層が成長してしまうが、特に問題はない。次いで図示されてはいないが、露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、以後の工程でゲート電極の配線部となる箇所のシリコン酸化膜（ＳｉＯ２）２４を異方性ドライエッチングする。次いでレジストを除去する。
図２１
次いで酸化し、露出したｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）２７の歪みＳｉ部の表面に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いで化学気相成長により、６０ｎｍ程度の多結晶シリコン（ｐｏｌｙＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部に多結晶シリコン（ｐｏｌｙＳｉ）膜を平坦に埋め込む。ここで開孔部の深さは１５０ｎｍ程度であるが、ゲート配線の最大幅は１２０ｎｍ程度なので埋め込み可能である。次いで多結晶シリコン（ｐｏｌｙＳｉ）膜を１００ｎｍ程度エッチングし、段差部を形成する。次いでスパッタにより、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、段差部にタングステンシリサイド（ＷＳｉ）膜を平坦に埋め込み、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成する。こうして空孔４の直上部に自己整合してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成することができる。次いでｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）２７に閾値電圧制御用の硼素のイオン注入をおこなう。
図２２
次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、シリコン酸化膜（ＳｉＯ２）２４をエッチング除去する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ型ソースドレイン領域（７、８）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１の側壁にのみサイドウォール（ＳｉＯ２）１２を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１２及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（６、９）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（７、８）及びｎ＋型ソースドレイン領域（６、９）を形成する。この際若干の横方向拡散はあるが、概略歪みＳｉ部がチャネル領域となる。
図２３
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１４及びＰＳＧ膜１３を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１５を成長する。次いで化学気相成長により、タングステン（Ｗ）１６を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を形成する。
図１３
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１７を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１４がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１８を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１８を有するＣｕ配線１９を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長し、本願発明のＳＯＩＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
Next, a manufacturing method of the third embodiment of the semiconductor device according to the present invention will be described with reference to FIGS.
FIG.
The p-type silicon substrate 1 is oxidized at about 1000 ° C. to grow a silicon oxide film (SiO 2 ) 2 having a thickness of about 500 nm. Next, a silicon nitride film (Si 3 N 4 ) 3 is grown to about 50 nm by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, a silicon nitride film (Si 3 N 4 ) 3 and a silicon oxide film (SiO 2 ) 2 are sequentially anisotropic dry etched using a resist (not shown) as a mask layer. Then, an opening is formed. Next, the resist (not shown) is removed.
FIG.
Next, a p-type longitudinal (vertical) epitaxial SiGe layer 28 (Ge concentration of about 30%) is grown on the exposed p-type silicon substrate 1. Next, chemical mechanical polishing (CMP) is performed to planarize the p-type vertical (vertical) epitaxial SiGe layer 28 protruding from the flat surface of the silicon nitride film (Si 3 N 4 ) 3. Next, a tungsten film 22 having a thickness of about 150 nm and a width of about 40 nm, which becomes a dummy gate electrode, is formed by selective chemical vapor deposition.
FIG.
Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 3 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed.
FIG.
Next, a p-type lateral (horizontal) direction epitaxial SiGe layer 29 is grown on the side surface of the exposed p-type longitudinal (vertical) direction epitaxial SiGe layer 28 to embed an opening portion of the silicon nitride film (Si 3 N 4 ) 3. . The remaining silicon nitride film (Si 3 N 4 ) 3 serves as an element isolation region.
FIG.
Next, a silicon oxide film (SiO 2 ) 24 of about 150 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 ) 24 on the tungsten film 22 is planarized by chemical mechanical polishing (CMP).
FIG.
Next, using the oxide film (SiO 2 ) 24 as a mask layer, the tungsten film 22 and the p-type longitudinal (vertical) direction epitaxial SiGe layer 28 are sequentially subjected to anisotropic dry etching to form an opening. At this time, since the Si substrate 1 becomes an etching stopper film, the Si substrate 1 is not etched.
FIG.
Next, ap type lateral (horizontal) epitaxial Si layer 29 is grown between the side surfaces of the exposed p type lateral (horizontal) epitaxial SiGe layer 29. SiGe / strained Si / SiGe) 27 is formed. At this time, an epitaxial Si layer grows slightly on the p-type silicon substrate 1, but there is no particular problem. Next, although not shown in the drawing, the silicon oxide film (SiO 2 ) 24 at the location to be a wiring portion of the gate electrode in the subsequent process is anisotropically formed using a resist as a mask layer using a normal lithography technique by an exposure drawing apparatus. Dry etching. Next, the resist is removed.
FIG.
Next, oxidation is performed, and a gate oxide film (SiO 2 ) 10 of about 5 nm is grown on the surface of the strained Si portion of the exposed p-type SOIC substrate (SiGe / strained Si / SiGe) 27. Next, a polycrystalline silicon (polySi) film of about 60 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and a polycrystalline silicon (polySi) film is embedded flatly in the opening. Here, the depth of the opening is about 150 nm, but the maximum width of the gate wiring is about 120 nm and can be buried. Next, the polycrystalline silicon (polySi) film is etched by about 100 nm to form a stepped portion. Next, a tungsten silicide (WSi) film of about 60 nm is grown by sputtering. Next, chemical mechanical polishing (CMP) is performed, and a tungsten silicide (WSi) film is flatly embedded in the step portion to form a gate electrode (WSi / polySi) 11. Thus, the gate electrode (WSi / polySi) 11 can be formed in self-alignment directly above the hole 4. Next, boron ions for threshold voltage control are implanted into the p-type SOIC substrate (SiGe / strained Si / SiGe) 27.
FIG.
Next, the silicon oxide film (SiO 2 ) 24 is removed by etching using the gate electrode (WSi / polySi) 11 as a mask layer. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 10 nm is grown. Next, using the gate electrode (WSi / polySi) 11 as a mask layer, ion implantation of phosphorus for forming the n-type source / drain regions (7, 8) is performed. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, a silicon oxide film (SiO 2 ) of about 30 nm is grown by chemical vapor deposition. Next, anisotropic dry etching is performed on the entire surface to form side walls (SiO 2 ) 12 only on the side walls of the gate electrode (WSi / polySi) 11. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 10 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted to form n + -type source / drain regions (6, 9) using the sidewall (SiO 2 ) 12 and the gate electrode (WSi / polySi) 11 as a mask layer. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing is performed by the RTP method to form n-type source / drain regions (7, 8) and n + -type source / drain regions (6, 9). At this time, although there is some lateral diffusion, the roughly strained Si portion becomes the channel region.
FIG.
Next, a PSG film 13 of about 400 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, a silicon nitride film (Si 3 N 4 ) 14 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using the resist (not shown) as a mask layer, the silicon nitride film (Si 3 N 4 ) 14 and the PSG film 13 are sequentially subjected to anisotropic dry etching to form vias. To do. Next, the resist (not shown) is removed. Next, TiN15 to be a barrier metal is grown by sputtering. Next, tungsten (W) 16 is grown by chemical vapor deposition. Next, a conductive plug (W) 16 having a barrier metal (TiN) 15 is formed by chemical mechanical polishing (CMP).
FIG.
Next, an interlayer insulating film (SiOC) 17 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 17 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 14 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 18 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded in the opening portion flatly, and a Cu wiring 19 having a barrier metal (TaN) 18 is formed. Next, a silicon nitride film (Si 3 N 4 ) 20 serving as a Cu barrier insulating film is grown by chemical vapor deposition to complete the N-channel MIS field effect transistor of the SOIC structure of the present invention.
図２４は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１０、１２〜２０は図１と同じ物を、３０はポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）、３１はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）３０が形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）３１が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
FIG. 24 is a schematic cross-sectional side view of the fourth embodiment of the semiconductor device of the present invention. The semiconductor integrated circuit includes a short channel N-channel MIS field effect transistor formed in an SOIC structure using a silicon (Si) substrate. 1 to 10 and 12 to 20 are the same as those in FIG. 1, 30 is a polycide gate electrode (CoSi 2 / polySi), and 31 is a salicide layer (CoSi 2 ).
In the figure, the structure is substantially the same as that of FIG. 1 except that a polycide gate electrode (CoSi 2 / polySi) 30 is formed and a salicide layer (CoSi 2 ) 31 to be a metal source / drain is formed. An N-channel MIS field effect transistor is formed.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since the resistance of the source / drain region can be reduced, higher speed can be achieved.
図２５〜図３３は本発明の半導体装置における第５の実施例で、図２５は模式側断面図、図２６〜図３３は製造方法の工程断面図である。
図２５は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２０は図１と同じ物を、３２は金属膜（Ｗ）を示している。
同図においては、ソースドレイン領域の一部に金属膜（Ｗ）３２が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
FIGS. 25 to 33 show a fifth embodiment of the semiconductor device of the present invention. FIG. 25 is a schematic sectional side view, and FIGS. 26 to 33 are sectional views of the manufacturing method.
FIG. 25 is a schematic sectional side view of the fifth embodiment of the semiconductor device according to the present invention. The semiconductor integrated circuit includes a short channel N-channel MIS field effect transistor formed in an SOIC structure using a silicon (Si) substrate. 1 to 20 are the same as those in FIG. 1, and 32 is a metal film (W).
In the figure, an N-channel MIS field effect transistor having substantially the same structure as that in FIG. 1 is formed except that a metal film (W) 32 is formed in a part of the source / drain region.
In this embodiment, the same effect as in the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, since the resistance of the source / drain region can be reduced, higher speed can be achieved.
次いで本発明に係る半導体装置における第５の実施例の製造方法について図２６〜図３３及び図２５を参照して説明する。
図２６
ｐ型のシリコン基板１を１０００℃程度で酸化し、５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、５０ｎｍ程度のタングステン（Ｗ）膜３２を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にタングステン（Ｗ）膜３２を平坦に埋め込む。次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２４を成長する。
図２７
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２４、タングステン（Ｗ）膜３２及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１を露出する開孔部を形成する。次いでタングステン（Ｗ）膜３２を横方向に５０ｎｍ程度等方性ドライエッチングする。次いでレジスト（図示せず）を除去する。こうして上部及び下部に比較し中間が幅広になった開孔部が形成される。
図２８
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を成長する。この際、幅広の開孔部にもエピタキシャルＳｉ層２１は横方向に形成され、開孔部を隙間なく埋めるように形成される。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を平坦化する。
図２９
次いで酸化膜（ＳｉＯ２）２４をマスク層として、ｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を異方性ドライエッチングし、開孔部を形成する。この際、ｐ型のシリコン基板１も若干エッチングされるが問題ない。こうしてタングステン（Ｗ）膜３２の側面のみにエピタキシャルＳｉ層２１を残すことができる。
図３０
次いで残されたエピタキシャルＳｉ層２１の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、一部の下部に空孔４を有するｐ型のＳＯＩＣ基板（Ｓｉ）５を形成する。この際、ｐ型のシリコン基板１上にも若干エピタキシャルＳｉ層が成長してしまうが、特に問題はない。次いで図示されてはいないが、露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、以後の工程でゲート電極の配線部となる箇所のシリコン酸化膜（ＳｉＯ２）２４を異方性ドライエッチングする。次いでレジストを除去する。
図３１
次いで酸化し、露出したｐ型のＳＯＩＣ基板（Ｓｉ）５の表面に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いで化学気相成長により、６０ｎｍ程度の多結晶シリコン（ｐｏｌｙＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部に多結晶シリコン（ｐｏｌｙＳｉ）膜を平坦に埋め込む。ここで開孔部の深さは１５０ｎｍ程度であるが、ゲート配線の最大幅は１２０ｎｍ程度なので埋め込み可能である。次いで多結晶シリコン（ｐｏｌｙＳｉ）膜を１００ｎｍ程度エッチングし、段差部を形成する。次いでスパッタにより、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、段差部にタングステンシリサイド（ＷＳｉ）膜を平坦に埋め込み、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成する。こうして空孔４の直上部に自己整合してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成することができる。次いでｐ型のＳＯＩＣ基板（Ｓｉ）５に閾値電圧制御用の硼素のイオン注入をおこなう。
図３２
次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、シリコン酸化膜（ＳｉＯ２）２４をエッチング除去する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ型ソースドレイン領域（７、８）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１の側壁にのみサイドウォール（ＳｉＯ２）１２を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１２及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（６、９）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（７、８）及びｎ＋型ソースドレイン領域（６、９）を形成する。
図３３
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１４及びＰＳＧ膜１３を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１５を成長する。次いで化学気相成長により、タングステン（Ｗ）１６を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を形成する。
図２５
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１７を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１４がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１８を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１８を有するＣｕ配線１９を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長し、本願発明のＳＯＩＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
Next, a manufacturing method of the fifth embodiment of the semiconductor device according to the present invention will be described with reference to FIGS.
FIG.
The p-type silicon substrate 1 is oxidized at about 1000 ° C. to grow a silicon oxide film (SiO 2 ) 2 having a thickness of about 500 nm. Next, a silicon nitride film (Si 3 N 4 ) 3 is grown to about 50 nm by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 3 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed. Next, a tungsten (W) film 32 of about 50 nm is grown by sputtering. Next, chemical mechanical polishing (CMP) is performed, and the tungsten (W) film 32 is flatly embedded in the opening. Next, a silicon oxide film (SiO 2 ) 24 of about 150 nm is grown by chemical vapor deposition.
FIG.
Next, using a normal lithography technique by an exposure drawing apparatus, a silicon oxide film (SiO 2 ) 24, a tungsten (W) film 32, and a silicon oxide film (SiO 2 ) 2 are sequentially formed using a resist (not shown) as a mask layer. An anisotropic dry etching is performed to form an opening that exposes the p-type silicon substrate 1. Next, the tungsten (W) film 32 is isotropically dry etched by about 50 nm in the lateral direction. Next, the resist (not shown) is removed. Thus, an opening having a wider middle than the upper and lower portions is formed.
FIG.
Next, a p-type longitudinal (vertical) epitaxial Si layer 21 is grown on the exposed p-type silicon substrate 1. At this time, the epitaxial Si layer 21 is also formed in the wide opening portion in the lateral direction so as to fill the opening portion without any gap. Next, chemical mechanical polishing (CMP) is performed to planarize the p-type vertical (vertical) epitaxial Si layer 21 protruding from the flat surface of the silicon oxide film (SiO 2 ) 24.
FIG.
Next, using the oxide film (SiO 2 ) 24 as a mask layer, the p-type vertical (vertical) epitaxial Si layer 21 is anisotropically dry etched to form an opening. At this time, the p-type silicon substrate 1 is also slightly etched, but there is no problem. Thus, the epitaxial Si layer 21 can be left only on the side surface of the tungsten (W) film 32.
FIG.
Next, a p-type lateral (horizontal) epitaxial Si layer is grown between the side surfaces of the remaining epitaxial Si layer 21 to form a p-type SOIC substrate (Si) 5 having holes 4 in a part of the lower part. At this time, an epitaxial Si layer grows slightly on the p-type silicon substrate 1, but there is no particular problem. Next, although not shown in the drawing, the silicon oxide film (SiO 2 ) 24 at the location to be a wiring portion of the gate electrode in the subsequent process is anisotropically formed using a resist as a mask layer using a normal lithography technique by an exposure drawing apparatus. Dry etching. Next, the resist is removed.
FIG.
Next, oxidation is performed, and a gate oxide film (SiO 2 ) 10 of about 5 nm is grown on the exposed surface of the p-type SOIC substrate (Si) 5. Next, a polycrystalline silicon (polySi) film of about 60 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and a polycrystalline silicon (polySi) film is embedded flatly in the opening. Here, the depth of the opening is about 150 nm, but the maximum width of the gate wiring is about 120 nm and can be buried. Next, the polycrystalline silicon (polySi) film is etched by about 100 nm to form a stepped portion. Next, a tungsten silicide (WSi) film of about 60 nm is grown by sputtering. Next, chemical mechanical polishing (CMP) is performed, and a tungsten silicide (WSi) film is flatly embedded in the step portion to form a gate electrode (WSi / polySi) 11. Thus, the gate electrode (WSi / polySi) 11 can be formed in self-alignment directly above the hole 4. Next, boron ions for controlling the threshold voltage are implanted into the p-type SOIC substrate (Si) 5.
FIG.
Next, the silicon oxide film (SiO 2 ) 24 is removed by etching using the gate electrode (WSi / polySi) 11 as a mask layer. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 10 nm is grown. Next, using the gate electrode (WSi / polySi) 11 as a mask layer, ion implantation of phosphorus for forming the n-type source / drain regions (7, 8) is performed. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, a silicon oxide film (SiO 2 ) of about 30 nm is grown by chemical vapor deposition. Next, anisotropic dry etching is performed on the entire surface to form side walls (SiO 2 ) 12 only on the side walls of the gate electrode (WSi / polySi) 11. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 10 nm is grown by chemical vapor deposition. Next, arsenic ions are implanted to form n + -type source / drain regions (6, 9) using the sidewall (SiO 2 ) 12 and the gate electrode (WSi / polySi) 11 as a mask layer. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing is performed by the RTP method to form n-type source / drain regions (7, 8) and n + -type source / drain regions (6, 9).
FIG.
Next, a PSG film 13 of about 400 nm is grown by chemical vapor deposition. Then, chemical mechanical polishing (CMP) is performed and planarization is performed. Next, a silicon nitride film (Si 3 N 4 ) 14 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using the resist (not shown) as a mask layer, the silicon nitride film (Si 3 N 4 ) 14 and the PSG film 13 are sequentially subjected to anisotropic dry etching to form vias. To do. Next, the resist (not shown) is removed. Next, TiN15 to be a barrier metal is grown by sputtering. Next, tungsten (W) 16 is grown by chemical vapor deposition. Next, a conductive plug (W) 16 having a barrier metal (TiN) 15 is formed by chemical mechanical polishing (CMP).
FIG.
Next, an interlayer insulating film (SiOC) 17 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 17 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 14 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 18 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded in the opening portion flatly, and a Cu wiring 19 having a barrier metal (TaN) 18 is formed. Next, a silicon nitride film (Si 3 N 4 ) 20 serving as a Cu barrier insulating film is grown by chemical vapor deposition to complete the N-channel MIS field effect transistor of the SOIC structure of the present invention.
図３４は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、６〜２０は図１と同じ物を、２７は図１３と同じ物を、３２は図２５と同じ物を示している。
同図においては、ソースドレイン領域の一部に金属膜（Ｗ）３２が形成されていること及びｐ型のＳＯＩＣ基板（Ｓｉ）５の替りにｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）２７が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できること及びチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層のキャリアの移動度を増すことができること等により、さらなる高速化が可能である。
FIG. 34 is a schematic sectional side view of the sixth embodiment of the semiconductor device of the present invention. The semiconductor integrated circuit includes a short channel N-channel MIS field effect transistor formed in an SOIC structure using a silicon (Si) substrate. 1 to 4 and 6 to 20 are the same as in FIG. 1, 27 is the same as in FIG. 13, and 32 is the same as in FIG.
In the figure, a metal film (W) 32 is formed in a part of the source / drain region, and a p-type SOIC substrate (SiGe / strained Si / SiGe) is used instead of the p-type SOIC substrate (Si) 5. An N-channel MIS field effect transistor having substantially the same structure as that of FIG. 1 is formed except that 27 is formed.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, the resistance of the source / drain region can be reduced and the channel region can be formed of a strained Si layer. A further increase in speed is possible, for example, by increasing the mobility of carriers in the strained Si layer due to the tensile stress of the SiGe layer having a large constant.
図３５は本発明の半導体装置における第７の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２０は図１と同じ物を、３３はｎ型のＳＯＩＣ基板（Ｓｉ）、３４はｐ＋型ソース領域、３５はｐ＋型ドレイン領域を示している。
同図においては、ｐ型のシリコン基板１上の右半分には、一部に空孔４を有するにシリコン酸化膜（ＳｉＯ２）２が設けられ、空孔４を挟んでシリコン酸化膜（ＳｉＯ２）２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられている。この空孔４に自己整合してｐ型のＳＯＩＣ基板（Ｓｉ）５上にシリコン酸化膜（ＳｉＯ２）１０を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１が設けられ、ゲート電極１１の側壁に上部が曲がって形成されたサイドウォール１２が設けられ、ｐ型のＳＯＩＣ基板（Ｓｉ）５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ＋型ソースドレイン領域（６、９）が設けられ、ｎ＋型ソースドレイン領域（６、９）には、それぞれバリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を介してバリアメタル（ＴａＮ）１８を有するＣｕ配線１９が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、ｐ型のシリコン基板１上の左半分には、一部に空孔４を有するにシリコン酸化膜（ＳｉＯ２）２が設けられ、空孔４を挟んでシリコン酸化膜（ＳｉＯ２）２上に延在したｎ型のＳＯＩＣ基板（Ｓｉ）３３が設けられている。この空孔４に自己整合してｎ型のＳＯＩＣ基板（Ｓｉ）３３上にシリコン酸化膜（ＳｉＯ２）１０を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１が設けられ、ゲート電極１１の側壁に上部が曲がって形成されたサイドウォール１２が設けられ、ｎ型のＳＯＩＣ基板（Ｓｉ）３３には、ゲート電極１１に自己整合してｐ＋型ソースドレイン領域（３４、３５）が設けられ、ｐ＋型ソースドレイン領域（３４、３５）には、それぞれバリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を介してバリアメタル（ＴａＮ）１８を有するＣｕ配線１９が接続されている構造からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１１にもＣｕ配線１９が接続されているが、図３５では省略されている。）
本実施例においては、ＰチャネルのＭＩＳ電界効果トランジスタを形成する工程が追加されるため、製造工程はやや増加するが、ＣＭＯＳにおいても第１の実施例と同様の効果を得ることが可能である。
FIG. 35 is a schematic sectional side view of a seventh embodiment of the semiconductor device of the present invention, a CMOS including a short channel N-channel and P-channel MIS field effect transistor formed in an SOIC structure using a silicon (Si) substrate. 1 to 20 are the same as those in FIG. 1, 33 is an n-type SOIC substrate (Si), 34 is a p + type source region, and 35 is a p + type drain region. Is shown.
In the figure, a silicon oxide film (SiO 2 ) 2 having a hole 4 in part is provided in the right half on a p-type silicon substrate 1, and a silicon oxide film (SiO 2 ) is sandwiched between the holes 4. 2 ) A p-type SOIC substrate (Si) 5 extending on 2 is provided. A gate electrode (WSi / polySi) 11 is provided on a p-type SOIC substrate (Si) 5 through a silicon oxide film (SiO 2 ) 10 in a self-aligned manner with the holes 4, and an upper portion is formed on the side wall of the gate electrode 11. The p-type SOIC substrate (Si) 5 is self-aligned with the gate electrode 11 and is self-aligned with the n-type source / drain regions (7, 8) and the side wall 12. N + -type source / drain regions (6, 9) are provided, and each of the n + -type source / drain regions (6, 9) has a barrier via a conductive plug (W) 16 having a barrier metal (TiN) 15. An N-channel MIS field effect transistor having an LDD structure to which a Cu wiring 19 having a metal (TaN) 18 is connected is formed. On the other hand, the left half of the silicon substrate 1 of p-type, part of the silicon oxide film (SiO 2) 2 is provided with pores 4, a silicon oxide film (SiO 2) across the holes 4 2 An n-type SOIC substrate (Si) 33 extending above is provided. A gate electrode (WSi / polySi) 11 is provided on an n-type SOIC substrate (Si) 33 through a silicon oxide film (SiO 2 ) 10 in a self-aligned manner with the holes 4, and an upper portion is formed on the side wall of the gate electrode 11. Are formed, and an n type SOIC substrate (Si) 33 is provided with p + type source / drain regions (34, 35) in self alignment with the gate electrode 11, and p + P having a structure in which a Cu wiring 19 having a barrier metal (TaN) 18 is connected to the type source / drain regions (34, 35) via a conductive plug (W) 16 having a barrier metal (TiN) 15 respectively. A channel MIS field effect transistor is formed. (The Cu wiring 19 is also connected to the gate electrode 11, but is omitted in FIG. 35.)
In this embodiment, since a process for forming a P-channel MIS field effect transistor is added, the manufacturing process is slightly increased, but the same effect as that of the first embodiment can be obtained also in CMOS. .
図３６は本発明の半導体装置における第８の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１０、１２〜２０は図１と同じ物を、２５及び２６は図１２と同じ物を、３３〜３５は図３５と同じ物を示している。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること及びゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図３５とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第７の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ゲート電極の抵抗を低減できるため、より高速化が可能である。
FIG. 36 is a schematic sectional side view of an eighth embodiment of the semiconductor device of the present invention, which is a CMOS including a short channel N-channel and P-channel MIS field effect transistor formed in an SOIC structure using a silicon (Si) substrate. 1 to 10 and 12 to 20 are the same as in FIG. 1, 25 and 26 are the same as in FIG. 12, and 33 to 35 are the same as in FIG. ing.
In FIG. 35, the structure is almost the same as FIG. 35 except that the phosphosilicate glass (PSG) film is formed in two layers and the gate electrode is formed of low resistance Al (formed by a so-called damascene process). N-channel and P-channel MIS field effect transistors are formed.
In this embodiment, the same effects as those of the first and seventh embodiments can be obtained, and the manufacturing method is somewhat complicated. However, since the resistance of the gate electrode can be reduced, higher speed can be achieved.
図３７は本発明の半導体装置における第９の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２０は図１と同じ物を、３４及び３５は図３５と同じ物を、３６はｎ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）を示している。
同図においては、ｎ型のＳＯＩＣ基板（Ｓｉ）３３の替りにｎ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）３６が形成されていること以外は図３５とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第７の実施例と同様の効果を得ることができ、またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層の正孔の移動度を増すことができるので、ＰチャネルＭＩＳ電界効果トランジスタの高速化が可能で、バランスのよい高速なＣＭＯＳ回路の形成が可能である。ここでＮチャネルＭＩＳ電界効果トランジスタも歪みＳｉ層で形成しない理由はＰチャネルＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうからである。
FIG. 37 is a schematic sectional side view of a ninth embodiment of the semiconductor device of the present invention, a CMOS including a short channel N-channel and P-channel MIS field effect transistor formed in an SOIC structure using a silicon (Si) substrate. 1 to 20 are the same as in FIG. 1, 34 and 35 are the same as in FIG. 35, and 36 is an n-type SOIC substrate (SiGe / strained Si / SiGe). Is shown.
In the figure, an N channel and P having substantially the same structure as FIG. 35 except that an n type SOIC substrate (SiGe / strained Si / SiGe) 36 is formed instead of the n type SOIC substrate (Si) 33. A channel MIS field effect transistor is formed.
In this embodiment, the same effects as those of the first and seventh embodiments can be obtained, and the channel region of the P-channel MIS field effect transistor can be formed of a strained Si layer. Since the mobility of holes in the strained Si layer can be increased by the stress, the speed of the P-channel MIS field effect transistor can be increased, and a well-balanced high-speed CMOS circuit can be formed. Here, the reason why the N-channel MIS field effect transistor is not formed of the strained Si layer is that the electron mobility of the N-channel MIS field effect transistor is lowered in the plane orientation of the Si layer which increases the hole mobility of the P-channel MIS field effect transistor. Because it will do.
図３８は本発明の半導体装置における第１０の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１０、１２〜２０は図１と同じ物を、３０及び３１は図２４と同じ物を、３３〜３５は図３５と同じ物を示している。
同図においては、ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）３０が形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）３１が形成されていること以外は図３５とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第７の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
FIG. 38 is a schematic sectional side view of the tenth embodiment of the semiconductor device of the present invention, which is a CMOS including a short channel N-channel and P-channel MIS field effect transistor formed in an SOIC structure using a silicon (Si) substrate. 1 to 10 and 12 to 20 are the same as in FIG. 1, 30 and 31 are the same as in FIG. 24, and 33 to 35 are the same as in FIG. ing.
In FIG. 35, the structure is almost the same as that of FIG. 35 except that a polycide gate electrode (CoSi 2 / polySi) 30 is formed and a salicide layer (CoSi 2 ) 31 serving as a metal source / drain is formed. N-channel and P-channel MIS field effect transistors are formed.
In this embodiment, the same effects as those of the first and seventh embodiments can be obtained, and the manufacturing method is somewhat complicated. However, since the resistance of the source / drain region can be reduced, higher speed can be achieved.
図３９は本発明の半導体装置における第１１の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２０は図１と同じ物を、３２は図２５と同じ物を、３３〜３５は図３５と同じ物を示している。
同図においては、ソースドレイン領域の一部に金属膜（Ｗ）３２が形成されていること及びＮチャネルＭＩＳ電界効果トランジスタとＰチャネルＭＩＳ電界効果トランジスタのドレイン領域が共通のドレイン領域として微細に形成されていること以外は図３５とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第７の実施例と同様の効果を得ることができ、また製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能であり、さらに共通のドレイン領域を形成できるため、より高集積化が可能である。
FIG. 39 is a schematic cross-sectional side view of an eleventh embodiment of the semiconductor device of the present invention, which is a CMOS including a short channel N-channel and P-channel MIS field effect transistor formed in an SOIC structure using a silicon (Si) substrate. 1 to 20 are the same as FIG. 1, 32 is the same as FIG. 25, and 33 to 35 are the same as FIG.
In the figure, the metal film (W) 32 is formed in a part of the source / drain region, and the drain region of the N channel MIS field effect transistor and the P channel MIS field effect transistor is finely formed as a common drain region. Except for the above, N-channel and P-channel MIS field effect transistors having substantially the same structure as in FIG. 35 are formed.
In this embodiment, the same effects as those of the first and seventh embodiments can be obtained, and the manufacturing method is somewhat complicated. However, since the resistance of the source / drain region can be reduced, higher speed can be achieved. Further, since a common drain region can be formed, higher integration is possible.
図４０は本発明の半導体装置における第１２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２０は図１と同じ物を、３２は図２５と同じ物を、３４及び３５は図３５と同じ物を、３６は図３７と同じ物を示している。
同図においては、ソースドレイン領域の一部に金属膜（Ｗ）３２が形成されていること、ＮチャネルＭＩＳ電界効果トランジスタとＰチャネルＭＩＳ電界効果トランジスタのドレイン領域が共通のドレイン領域として微細に形成されていること及びｎ型のＳＯＩＣ基板（Ｓｉ）３３の替りにｎ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）３６が形成されていること以外は図３５とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第７の実施例と同様の効果を得ることができ、また製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できること及びＰチャネルＭＩＳ電界効果トランジスタのチャネル領域を歪みＳｉ層で形成できるため、正孔の移動度を増すことができること等により、高速化が可能であり、また微細な共通のドレイン領域を形成できるため、より高集積化が可能である。
FIG. 40 is a schematic sectional side view of a twelfth embodiment of the semiconductor device of the present invention, which is a CMOS including a short channel N-channel and P-channel MIS field effect transistor formed in an SOIC structure using a silicon (Si) substrate. 1 to 20 are the same as FIG. 1, 32 is the same as FIG. 25, 34 and 35 are the same as FIG. 35, and 36 is the same as FIG. Shows things.
In the figure, the metal film (W) 32 is formed in a part of the source / drain region, and the drain region of the N-channel MIS field effect transistor and the P-channel MIS field effect transistor is finely formed as a common drain region. N channel and P having substantially the same structure as FIG. 35 except that an n type SOIC substrate (SiGe / strained Si / SiGe) 36 is formed instead of the n type SOIC substrate (Si) 33. A channel MIS field effect transistor is formed.
In this embodiment, the same effects as those of the first and seventh embodiments can be obtained, and the manufacturing method is somewhat complicated, but the resistance of the source / drain region can be reduced and the channel of the P channel MIS field effect transistor can be reduced. Since the region can be formed of a strained Si layer, the mobility of holes can be increased, so that the speed can be increased, and since a fine common drain region can be formed, higher integration is possible. .
上記実施例の説明においては、シリコン基板にシリコン系のエピタキシャル半導体層を形成する場合を説明しているが、シリコン基板にシリコン系以外の半導体層あるいは化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
また半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、シリコン酸化膜に形成する空孔を使用しているが、シリコン酸化膜に限らず、空孔形成絶縁膜は素子分離領域の絶縁膜と異なるエッチング耐性を有する絶縁膜であれば、どのような絶縁膜を使用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
In the description of the above embodiment, the case where a silicon-based epitaxial semiconductor layer is formed on a silicon substrate has been described. However, a semiconductor layer other than a silicon-based semiconductor or a compound semiconductor layer may be formed on a silicon substrate. In addition to the substrate, a compound semiconductor substrate may be used.
When a semiconductor layer is grown, not only by chemical vapor deposition, but also by molecular beam growth (MBE), metal organic chemical vapor deposition (MOCVD), or atomic layer crystal growth (ALE). Any other crystal growth method may be used.
Further, in the above embodiment, the holes formed in the silicon oxide film are used. However, the hole forming insulating film is not limited to the silicon oxide film, and is an insulating film having an etching resistance different from that of the element isolation region. Any insulating film may be used as long as it is present.
The gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, the conductive film, and the like are not limited to the above embodiments, and any material may be used as long as it has similar characteristics. .
In addition, although all of the above embodiments describe the case where an enhancement type MIS field effect transistor is formed, a depletion type MIS field effect transistor may be formed. In this case, an epitaxial semiconductor layer having the opposite conductivity type is grown, or an epitaxial semiconductor layer having a similar structure is formed by growing an epitaxial semiconductor layer and then ion-implanting an impurity of the opposite conductivity type to convert the conductivity type. A MIS field effect transistor may be formed.
本願発明は、特に極めて高速で、高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、電流駆動素子、光電変換素子等に利用できる可能性がある。
The present invention is particularly aimed at a very high speed and highly integrated MIS field effect transistor, but is not limited to a high speed and can be used for all semiconductor integrated circuits equipped with a MIS field effect transistor.
Moreover, it can be used not only as a semiconductor integrated circuit but also as a single individual semiconductor element.
The MIS field-effect transistor as well, the other field effect transistor, LCD of TFT (T hin F ilm T ransistor ), may be available current driven element, the photoelectric conversion element or the like.
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン酸化膜（ＳｉＯ２）
３ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
４ 空孔
５ ｐ型のＳＯＩＣ基板（Ｓｉ）
６ ｎ＋型ドレイン領域
７ ｎ型ドレイン領域
８ ｎ型ソース領域
９ ｎ＋型ソース領域
１０ ゲート酸化膜（ＳｉＯ２）
１１ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
１２ サイドウォール（ＳｉＯ２）
１３ 燐珪酸ガラス（ＰＳＧ）膜
１４ シリコン窒化膜（Ｓｉ３Ｎ４）
１５ バリアメタル（ＴｉＮ）
１６ 導電プラグ（Ｗ）
１７ 層間絶縁膜（ＳｉＯＣ）
１８ バリアメタル（ＴａＮ）
１９ Ｃｕ配線（Ｃｕシード層含む）
２０ バリア絶縁膜（Ｓｉ３Ｎ４）
２１ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２２ ダミーゲート電極（選択化学気相成長タングステン膜）
２３ ｐ型の横（水平）方向エピタキシャルＳｉ層
２４ シリコン酸化膜（ＳｉＯ２）
２５ 燐珪酸ガラス（ＰＳＧ）膜
２６ ゲート電極（Ａｌ）
２７ ｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）
２８ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
２９ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
３０ ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）
３１ サリサイド層（ＣｏＳｉ２）
３２ 金属膜（Ｗ）
３３ ｎ型のＳＯＩＣ基板（Ｓｉ）
３４ ｐ＋型ソース領域
３５ ｐ＋型ドレイン領域
３６ ｎ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）
1 p-type silicon (Si) substrate 2 silicon oxide film (SiO 2 )
3 Silicon nitride film in element isolation region (Si 3 N 4 )
4 hole 5 p-type SOIC substrate (Si)
6 n + type drain region 7 n type drain region 8 n type source region 9 n + type source region 10 Gate oxide film (SiO 2 )
11 Gate electrode (WSi / polySi)
12 Side wall (SiO 2 )
13 Phosphorsilicate glass (PSG) film 14 Silicon nitride film (Si 3 N 4 )
15 Barrier metal (TiN)
16 Conductive plug (W)
17 Interlayer insulation film (SiOC)
18 Barrier metal (TaN)
19 Cu wiring (including Cu seed layer)
20 Barrier insulating film (Si 3 N 4 )
21 p-type longitudinal (vertical) epitaxial Si layer 22 dummy gate electrode (selective chemical vapor deposition tungsten film)
23 p-type lateral (horizontal) epitaxial Si layer 24 silicon oxide film (SiO 2 )
25 Phosphorsilicate glass (PSG) film 26 Gate electrode (Al)
27 p-type SOIC substrate (SiGe / strained Si / SiGe)
28 p-type longitudinal (vertical) direction epitaxial SiGe layer 29 p-type lateral (horizontal) direction epitaxial SiGe layer 30 polycide gate electrode (CoSi 2 / polySi)
31 Salicide layer (CoSi 2 )
32 Metal film (W)
33 n-type SOIC substrate (Si)
34 p + type source region 35 p + type drain region 36 n type SOIC substrate (SiGe / strained Si / SiGe)
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