JP2013122976A - Semiconductor device and manufacturing method of the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 135
- 238000004519 manufacturing process Methods 0.000 title claims description 53
- 230000005669 field effect Effects 0.000 claims abstract description 52
- 238000007667 floating Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000005229 chemical vapour deposition Methods 0.000 claims description 50
- 230000004888 barrier function Effects 0.000 claims description 38
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 13
- 238000010030 laminating Methods 0.000 claims 2
- 239000000969 carrier Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 46
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 45
- 238000009413 insulation Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 157
- 238000000034 method Methods 0.000 description 73
- 229910004298 SiO 2 Inorganic materials 0.000 description 53
- 229910052581 Si3N4 Inorganic materials 0.000 description 35
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 35
- 239000005360 phosphosilicate glass Substances 0.000 description 21
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 19
- 229910052721 tungsten Inorganic materials 0.000 description 19
- 239000010937 tungsten Substances 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 238000001459 lithography Methods 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 15
- 238000005498 polishing Methods 0.000 description 14
- 239000000126 substance Substances 0.000 description 14
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- -1 boron ions Chemical class 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000002109 crystal growth method Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002789 length control Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- LFVLUOAHQIVABZ-UHFFFAOYSA-N Iodofenphos Chemical group COP(=S)(OC)OC1=CC(Cl)=C(I)C=C1Cl LFVLUOAHQIVABZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体装置に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積な縦型のＭＩＳ電界効果トランジスタからなるメモリーセルを構成した半導体装置（フラッシュメモリー）に関する。 The present invention relates to a semiconductor device having an SOI (Silicon On Insulator) structure, and in particular, a low-cost SOI substrate is formed on a semiconductor substrate (bulk wafer) by an easy manufacturing process. The present invention relates to a semiconductor device (flash memory) having a memory cell composed of a vertical MIS field effect transistor with high performance, high reliability and high integration.
図４７は従来の半導体装置（フラッシュメモリー）のビット線に沿う方向の模式側断面図で、ｐ型のシリコン基板を使用して形成した慣例的なフローティングゲート電極及びコントロールゲート電極を有するＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセル４個分を図示したＮＯＲゲートのフラッシュメモリーの一部を示しており、６１はｐ型のシリコン基板、６２はｎ＋型ソース領域、６３はｎ＋型ドレイン領域、６４は第１のゲート酸化膜（トンネル酸化膜）、６５はフローティングゲート電極、６６は第２のゲート酸化膜、６７はコントロールゲート電極、６８はＰＳＧ膜、６９は絶縁膜、７０はバリアメタル、７１は導電プラグ、７２はバリアメタル、７３は配線、７４はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に選択的に形成された第１のゲート酸化膜（トンネル酸化膜）６４を介してフローティングゲート電極６５が設けられ、フローティングゲート電極６５上には第２のゲート酸化膜６６を介して、自己整合してコントロールゲート電極６７が設けられており、ｐ型のシリコン基板６１にはコントロールゲート電極６７に自己整合してｎ＋型ソース領域６２及びｎ＋型ドレイン領域６３が設けられている慣例的な２重自己整合のフローティングゲート電極及びコントロールゲート電極を有するＭＩＳ電界効果トランジスタからなるメモリーセル４個分が形成され、ＮＯＲゲートのフラッシュメモリーを構成している。隣接するドレイン領域は共通のｎ＋型ドレイン領域６３を形成し、ビット線に接続され、隣接するソース領域は共通のｎ＋型ソース領域６２を形成し、拡散層からなるソース配線をなしている。図示されてはいないが、ビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線を形成している。
慣例的なＮＯＲゲートのフラッシュメモリーと同様に、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル注入／放出を利用し、フローティングゲート電極に電子が注入されている状態では、ＭＩＳ電界効果トランジスタは、電源電圧より閾値電圧が高いエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されている状態では、ＭＩＳ電界効果トランジスタは、電源電圧より閾値電圧が低いエンハンスメントトランジスタとなり、オン状態を示し、これら２状態を情報の二値に対応させたフラッシュメモリーを構成している。
それぞれの領域を微細化し、２メモリーセルに対し、それぞれ共通のドレイン領域及びソース領域を形成したＮＯＲゲートのフラッシュメモリーを構成しているため、極めて高集積化が計られているが、半導体基板に直接ＭＩＳ電界効果トランジスタからなるメモリーセルを形成するため、半導体基板とドレイン領域間の大きな接合容量により高速化が難しかったこと、メモリーの一括消去をするため、耐圧の高いソース領域を設ける必要上、ドレイン領域より深い拡散層のソース領域を形成するので、チャネル長の制御が難しく（深い拡散層のソース領域の横方向拡散大及びマスク工程によるコントロールゲート電極幅のばらつき）メモリーセルの閾値電圧のばらつきが大きかったことによる記憶特性の不安定性、異なる深さを持つ微細なソースドレイン領域形成の制御性の難しさ等の問題があり、チャネル幅をさらに微細化した場合、メモリーセルの閾値電圧の高精度な制御及びメモリーの同時消去を実現する耐圧を確保した浅いソース領域の形成が難しくなりつつある。
FIG. 47 is a schematic side sectional view in the direction along the bit line of a conventional semiconductor device (flash memory), and shows an N channel having a conventional floating gate electrode and control gate electrode formed using a p-type silicon substrate. 1 shows a part of a NOR gate flash memory showing four memory cells made up of MIS field effect transistors, 61 is a p-type silicon substrate, 62 is an n + -type source region, and 63 is an n + -type drain region. 64 is a first gate oxide film (tunnel oxide film), 65 is a floating gate electrode, 66 is a second gate oxide film, 67 is a control gate electrode, 68 is a PSG film, 69 is an insulating film, and 70 is a barrier metal. , 71 are conductive plugs, 72 is a barrier metal, 73 is a wiring, and 74 is a barrier insulating film.
In the figure, a floating gate electrode 65 is provided via a first gate oxide film (tunnel oxide film) 64 selectively formed on a p-type silicon substrate 61. A control gate electrode 67 is provided in a self-aligned manner via a second gate oxide film 66, and the n + -type source region 62 and n + are formed on the p-type silicon substrate 61 in a self-aligned manner with the control gate electrode 67. Four memory cells consisting of MIS field effect transistors having a conventional double self-aligned floating gate electrode and control gate electrode provided with a type drain region 63 are formed to constitute a NOR gate flash memory. Yes. Adjacent drain regions form a common n + -type drain region 63 and are connected to a bit line, and adjacent source regions form a common n + -type source region 62 and constitute a source wiring composed of a diffusion layer. . Although not shown, the control gate electrode adjacent to the bit line in the vertical direction is directly connected to form a word line.
As with conventional NOR gate flash memory, MIS field effect transistors have enhancements in which the threshold voltage is higher than the supply voltage when electrons are injected into the floating gate electrode using Fowler-Nordheim tunnel injection / emission. In the state where the transistor is turned off and electrons are emitted from the floating gate electrode, the MIS field-effect transistor becomes an enhancement transistor whose threshold voltage is lower than the power supply voltage, and shows the on state. The flash memory corresponding to the value is configured.
Since each region is miniaturized and a NOR gate flash memory in which a common drain region and source region are formed for each of the two memory cells is configured, extremely high integration is achieved. In order to directly form a memory cell composed of a MIS field-effect transistor, it was difficult to increase the speed due to a large junction capacitance between the semiconductor substrate and the drain region, and in order to erase the memory collectively, it is necessary to provide a source region with a high breakdown voltage. Since the source region of the diffusion layer deeper than the drain region is formed, it is difficult to control the channel length (large lateral diffusion of the source region of the deep diffusion layer and variations in the width of the control gate electrode due to the mask process). Instability of memory characteristics due to large, fine with different depth There is a problem such as difficulty in controlling the formation of the source / drain region, and when the channel width is further reduced, the shallow source region with a withstand voltage that ensures high-precision control of the threshold voltage of the memory cell and simultaneous erasure of the memory is ensured. Formation is becoming difficult.
本発明が解決しようとする課題は、従来例に示されるように、半導体基板に２重自己整合のフローティングゲート電極及びコントロールゲート電極を有するＭＩＳ電界効果トランジスタを形成しているため、
（１）半導体基板とソースドレイン領域間の大きな接合容量により高速化が難しかったこと。
（２）メモリーの同時消去を実現する耐圧を確保した深い拡散層のソース領域を形成するため、チャネル領域を微細化できない（ソース領域の大きな横方向拡散）ことによる高集積化が難しかったこと。
（３）実効チャネル長の決定をマスク工程によるコントロールゲート電極幅の制御及び深さの異なるソースドレイン領域の横方向拡散の制御によっているため、実効チャネル長が安定せず、メモリーセルの閾値電圧を精度よく制御することが難しかったこと。
（４）拡散係数の異なる不純物による異なる工程によりソースドレイン領域を形成するため、マスク工程の位置合わせ余裕を含む自己整合ソースドレイン領域の微細な形成が難しくなってきたこと。
等の問題が顕著になりつつあり、チャネル領域のさらなる微細化に対し、ソース領域の耐圧を確保した浅い拡散層の形成が難しく、現状技術によるメモリーセルの微細化だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。
The problem to be solved by the present invention is that, as shown in the prior art, a MIS field effect transistor having a double self-aligned floating gate electrode and a control gate electrode is formed on a semiconductor substrate.
(1) It was difficult to increase the speed due to the large junction capacitance between the semiconductor substrate and the source / drain region.
(2) Since the source region of the deep diffusion layer that secures the withstand voltage for realizing the simultaneous erasure of the memory is formed, the channel region cannot be miniaturized (the large lateral diffusion of the source region), making it difficult to achieve high integration.
(3) Since the effective channel length is determined by controlling the control gate electrode width by the mask process and the lateral diffusion control of the source / drain regions having different depths, the effective channel length is not stable, and the threshold voltage of the memory cell is reduced. It was difficult to control accurately.
(4) Since the source / drain region is formed by different processes using impurities having different diffusion coefficients, it is difficult to form a fine self-aligned source / drain region including an alignment margin in the mask process.
However, it is difficult to form a shallow diffusion layer that secures the breakdown voltage of the source region against the further miniaturization of the channel region, and a further large-scale memory device can be obtained only by miniaturizing the memory cell by the current technology. It has become difficult to manufacture.
上記課題は、半導体基板上にあるいは半導体基板上に絶縁膜を介して、選択的に半導体層が設けられ、前記半導体層の側面に第１のゲート絶縁膜（トンネル酸化膜）を介して第１のゲート電極（フローティングゲート電極）が設けられ、前記第１のゲート電極（フローティングゲート電極）の側面に第２のゲート絶縁膜を介して第２のゲート電極（コントロールゲート電極）が設けられ、前記半導体層の上部及び下部に相対してソースドレイン領域が設けられている縦型のＭＩＳ電界効果トランジスタより構成した本願発明の半導体装置（フラッシュメモリー）によって解決される。 The above-described problem is that a semiconductor layer is selectively provided on a semiconductor substrate or an insulating film on the semiconductor substrate, and a first gate insulating film (tunnel oxide film) is provided on a side surface of the semiconductor layer. A gate electrode (floating gate electrode) is provided, and a second gate electrode (control gate electrode) is provided on a side surface of the first gate electrode (floating gate electrode) via a second gate insulating film, This is solved by the semiconductor device (flash memory) of the present invention configured by a vertical MIS field effect transistor in which source and drain regions are provided opposite to the upper and lower portions of the semiconductor layer.
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して横（水平）方向及び縦（垂直）方向エピタキシャル成長半導体層からなる柱状構造の半導体層が設けられ、この半導体層のワード線方向の対向する２側面が絶縁分離され、残りの対向する２側面に、それぞれ第１のゲート絶縁膜を介してフローティングゲート電極が設けられ、フローティングゲート電極の側面に、それぞれ第２のゲート絶縁膜を介してワード線となるコントロールゲート電極が設けられ、半導体層の上部にはドレイン領域が設けられ、ドレイン領域と離間し、相対して、下部にはソース領域が設けられている構造の２個の縦型のＭＩＳ電界効果トランジスタからなる２個のメモリーセルを構成でき、このメモリーセルをマトリックス状に配置し、適宜接続した、極めて高集積なフラッシュメモリーを形成することが可能である。
またＳＯＩ構造の完全空乏型の微細な半導体層に縦型のＭＩＳ電界効果トランジスタを形成できるので、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による同一不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定した微細なチャネル長を持つＭＩＳ電界効果トランジスタを得ることができる。
また電界集中のない、ほぼ平坦な拡散層を形成できるため、拡散層の深さによらず、極めて高い耐圧を有するソースドレイン領域を得ることが可能で、さらなる浅い接合にも対応可能である。
また対向する側面に隣接するメモリーセルのコントロールゲート電極が設けられているため、いわゆるＳＯＩ構造のＭＩＳ電界効果トランジスタに必然的に生じてしまうバックチャネルリーク（本願の場合は対向する背面の側面チャネルリーク）を防止することができる。（当該メモリーセルが選択されていれば、選択ビット線及び選択ワード線ともにハイレベルの電圧が印加され、隣接するメモリーセルはビット線を共有するためハイレベルの電圧が印加されるが、非選択ワード線はローレベルの電圧が印加されるため、フローティングゲート電極の電子の有無にかかわらず、オフ状態となり、対向する背面の側面チャネルリークは防止され、該当メモリーセルの影響だけでオン、オフが決定される。）
また微細な柱状構造の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（ソースドレイン領域、第１のゲート酸化膜、第２のゲート酸化膜、フローティングゲート電極及びコントロールゲート電極）を微細に形成することが可能である。
また格子定数の小さなＳｉ層を、上下から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成することもできるため、上下のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、ＭＩＳ電界効果トランジスタの高速化が可能である。
またソース領域を直接半導体基板に接続させることも可能で、ソース配線（接地電圧配線）を省略できるため、高集積化が可能となる。
即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＳＯＩ構造の２重側面ゲート電極を有する縦型のＭＩＳ電界効果トランジスタからなるフラッシュメモリーのメモリーセルを得ることができる。
本発明者は当該技術を、横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長を利用した、絶縁膜上の２重側面ゲート電極付き縦型のＭＩＳ電界効果トランジスタ（Ｖｅｒｔｉｃａｌ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｄｏｕｂｌｅ Ｓｉｄｅ Ｇａｔｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＶＥＭＤＯＳＧＯＩＮ（べムドスゴーイン）と略称する。
As described above, according to the present invention, a columnar structure composed of a lateral (horizontal) direction and a longitudinal (vertical) direction epitaxially grown semiconductor layer is formed on a semiconductor substrate via an insulating film, using a normal inexpensive semiconductor substrate. A semiconductor layer is provided, and two opposing side surfaces of the semiconductor layer in the word line direction are insulated and separated, and a floating gate electrode is provided on each of the remaining two opposing side surfaces via a first gate insulating film. A control gate electrode serving as a word line is provided on each side surface of the electrode via a second gate insulating film, a drain region is provided on the upper portion of the semiconductor layer, is spaced apart from the drain region, and is opposed to the lower portion. Can constitute two memory cells consisting of two vertical MIS field effect transistors with a structure in which a source region is provided. Arranged trix form and appropriately connected, it is possible to form an extremely highly integrated flash memory.
In addition, since a vertical MIS field effect transistor can be formed in a fully depleted semiconductor layer with an SOI structure, the junction capacitance of the source / drain region is reduced (substantially zero), the depletion layer capacitance is reduced, and the breakdown voltage of the source / drain region is improved. In addition, the threshold voltage can be reduced by improving the subthreshold characteristic.
Further, the channel length for determining various characteristics of the MIS field effect transistor can be determined by the growth of the epitaxial semiconductor layer having good controllability and the diffusion of the same impurity by the heat treatment without depending on the gate length control by the photolithography technique. Therefore, it is possible to obtain a MIS field effect transistor having a fine channel length with stable characteristics even in a large-diameter wafer.
In addition, since a substantially flat diffusion layer without electric field concentration can be formed, a source / drain region having an extremely high breakdown voltage can be obtained regardless of the depth of the diffusion layer, and further shallow junctions can be dealt with.
In addition, since the control gate electrode of the memory cell adjacent to the opposite side surface is provided, back channel leakage that inevitably occurs in a so-called SOI structure MIS field effect transistor (in the case of the present application, side channel leakage on the opposite back surface). ) Can be prevented. (If the memory cell is selected, a high level voltage is applied to both the selected bit line and the selected word line, and a high level voltage is applied to adjacent memory cells to share the bit line. Since a low level voltage is applied to the word line, the word line is turned off regardless of the presence or absence of electrons in the floating gate electrode, and side channel leakage on the opposite back surface is prevented. It is determined.)
In addition, the components of the MIS field effect transistor (source / drain region, first gate oxide film, second gate oxide film, floating gate electrode and control gate electrode) are finely aligned in a self-aligned manner with the semiconductor layer having a fine columnar structure. Can be formed.
In addition, since a semiconductor layer having a structure in which a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from above and below can be formed, the lattice constant of the strained Si layer can be expanded from the upper and lower SiGe layers. The speed of the MIS field-effect transistor can be increased by increasing the carrier mobility.
Further, the source region can be directly connected to the semiconductor substrate, and the source wiring (ground voltage wiring) can be omitted, so that high integration can be achieved.
That is, the double side of the SOI structure that combines high-speed, high-reliability, high-performance, and high-integration that enables the manufacture of semiconductor integrated circuits that can be mounted on high-speed, large-capacity communications, space-related devices, etc. A memory cell of a flash memory composed of a vertical MIS field effect transistor having a gate electrode can be obtained.
The present inventor has the art, the lateral (horizontal) direction and the longitudinal (vertical) using a direction two step epitaxial growth, vertical with double side gate electrode on the insulating film MIS field effect transistor (Ve rtical M etal Insulator Semiconductor Field Effect Transistor with Do uble S named ide G ate O n In sulator) structure, abbreviated as VEMDOSGOIN (base Mudosugoin).
本願発明は、
（１）Ｓｉ基板上に選択的にＳｉ層を縦（垂直）方向にエピタキシャル成長させる。
（２）縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。
（３）横（水平）方向エピタキシャルＳｉ層上に選択化学気相成長導電膜を形成する。
（４）選択化学気相成長導電膜を等方性エッチングし、幅を狭める。
（５）バリアメタル層を成長して後、全面異方性エッチングし、選択化学気相成長導電膜の側壁のみにバリアメタル層を残す。
（６）シリコン酸化膜を積層し、バリアメタル層を有する選択化学気相成長導電膜を平坦に埋め込む。
（７）選択的にバリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、横（水平）方向エピタキシャルＳｉ層の一部上面を露出する。
（８）露出した横（水平）方向エピタキシャルＳｉ層上に縦（垂直）方向エピタキシャルＳｉ層を成長し、平坦化する。
（９）残されたバリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、横（水平）方向エピタキシャルＳｉ層の残りの上面を露出する開孔部を形成する。
（１０）シリコン窒化膜を成長し、開孔部に平坦に埋め込む。
（１１）縦（垂直）方向エピタキシャルＳｉ層上に選択化学気相成長導電膜を成長する。
（１２）シリコン酸化膜をエッチング除去し、縦（垂直）方向エピタキシャルＳｉ層のビット線方向の２側面を露出する。
（１３）縦（垂直）方向エピタキシャルＳｉ層を等方性エッチングし、選択化学気相成長導電膜の庇構造を形成する。
（１４）露出した縦（垂直）方向エピタキシャルＳｉ層の側面に第１のゲート絶縁膜を介してフローティングゲート電極を選択化学気相成長導電膜の庇構造下の縦（垂直）方向エピタキシャルＳｉ層の側壁に埋め込む。
（１５）フローティングゲート電極の側面に第２のゲート絶縁膜を介してワード線となるコントロールゲート電極を形成する。
（１６）選択化学気相成長導電膜及び横（水平）方向エピタキシャルＳｉ層上のシリコン窒化膜を順次除去し、縦（垂直）方向エピタキシャルＳｉ層の上面及び横（水平）方向エピタキシャルＳｉ層の上面を露出する。
（１７）選択的に縦（垂直）方向エピタキシャルＳｉ層の上面及び横（水平）方向エピタキシャルＳｉ層の上面に不純物を導入してソースドレイン領域を形成する。
等によりフローティングゲート電極及びコントロールゲート電極を有する縦型のＭＩＳ電界効果トランジスタを形成する等の技術を使用して、
シリコン基板上にシリコン酸化膜が設けられ、シリコン酸化膜上に選択的に横（水平）方向エピタキシャルＳｉ層が設けられ、横（水平）方向エピタキシャルＳｉ層上には選択的に、対向する２側面を絶縁された縦（垂直）方向エピタキシャルＳｉ層が設けられ、縦（垂直）方向エピタキシャルＳｉ層の上部にドレイン領域が設けられ、ドレイン領域と離間し、相対して、下部にソース領域が設けられ、縦（垂直）方向エピタキシャルＳｉ層の残りの対向する２側面に、それぞれ第１のゲート絶縁膜を介してフローティングゲート電極が設けられ、フローティングゲート電極の側面に、それぞれ第２のゲート絶縁膜を介してワード線となるコントロールゲート電極が設けられている構造の縦型のＭＩＳ電界効果トランジスタを構成し、縦型のＭＩＳ電界効果トランジスタをメモリーセルとし、このメモリーセルをマトリックス状に配置し、適宜接続して、極めて高集積なフラッシュメモリーを形成している。
The present invention
(1) An Si layer is selectively epitaxially grown in the vertical (vertical) direction on the Si substrate.
(2) A lateral (horizontal) direction epitaxial Si layer is grown on a part of the side surface of the longitudinal (vertical) direction epitaxial Si layer on the insulating film.
(3) A selective chemical vapor deposition conductive film is formed on the lateral (horizontal) epitaxial Si layer.
(4) The selective chemical vapor deposition conductive film is isotropically etched to narrow the width.
(5) After growing the barrier metal layer, the entire surface is anisotropically etched, leaving the barrier metal layer only on the sidewall of the selective chemical vapor deposition conductive film.
(6) A silicon oxide film is stacked, and a selective chemical vapor deposition conductive film having a barrier metal layer is embedded flatly.
(7) The selective chemical vapor deposition conductive film having the barrier metal layer is selectively removed by etching to expose a part of the upper surface of the lateral (horizontal) epitaxial Si layer.
(8) A vertical (vertical) epitaxial Si layer is grown on the exposed lateral (horizontal) epitaxial Si layer and planarized.
(9) The selective chemical vapor deposition conductive film having the remaining barrier metal layer is removed by etching to form an opening that exposes the remaining upper surface of the lateral (horizontal) epitaxial Si layer.
(10) A silicon nitride film is grown and buried flat in the opening.
(11) A selective chemical vapor deposition conductive film is grown on a longitudinal (vertical) direction epitaxial Si layer.
(12) The silicon oxide film is removed by etching to expose the two side surfaces of the longitudinal (vertical) direction epitaxial Si layer in the bit line direction.
(13) The longitudinal (vertical) direction epitaxial Si layer is isotropically etched to form a ridge structure of a selective chemical vapor deposition conductive film.
(14) Select the floating gate electrode on the side surface of the exposed vertical (vertical) epitaxial Si layer via the first gate insulating film, and select the vertical (vertical) epitaxial Si layer under the vertical structure of the chemical vapor deposition conductive film. Embed in the sidewall.
(15) A control gate electrode to be a word line is formed on the side surface of the floating gate electrode through a second gate insulating film.
(16) The selective chemical vapor deposition conductive film and the silicon nitride film on the lateral (horizontal) epitaxial Si layer are sequentially removed, and the upper surface of the longitudinal (vertical) epitaxial Si layer and the upper surface of the lateral (horizontal) epitaxial Si layer To expose.
(17) Impurities are selectively introduced into the upper surface of the longitudinal (vertical) direction epitaxial Si layer and the upper surface of the lateral (horizontal) direction epitaxial Si layer to form source / drain regions.
Using a technique such as forming a vertical MIS field effect transistor having a floating gate electrode and a control gate electrode, etc.
A silicon oxide film is provided on a silicon substrate, a lateral (horizontal) epitaxial Si layer is selectively provided on the silicon oxide film, and two opposing side surfaces are selectively provided on the lateral (horizontal) epitaxial Si layer. A vertical (vertical) epitaxial Si layer that is insulated from each other is provided, a drain region is provided above the vertical (vertical) epitaxial Si layer, spaced apart from the drain region, and a source region is provided below the drain region. Floating gate electrodes are provided on the remaining two opposite side surfaces of the longitudinal (vertical) direction epitaxial Si layer via first gate insulating films, respectively, and second gate insulating films are respectively provided on the side surfaces of the floating gate electrodes. A vertical MIS field effect transistor having a structure in which a control gate electrode serving as a word line is provided through the vertical gate The IS field effect transistor and a memory cell, the memory cell arranged in a matrix form, and appropriately connected to form a very highly integrated flash memory.
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図４２は本発明の半導体装置の第１の実施例で、図１はフラッシュメモリーの模式平面図(一点鎖線で囲んだものがメモリーセル１つ分)、図２はビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)、図３はワード線に平行方向の模式側断面図(ｑ−ｑ矢視断面図)、図４はビット線に平行方向のフィールド部の模式側断面図(ｒ−ｒ矢視断面図)、図５〜図２９は第１の製造方法の工程断面図、図３０〜図４２は第２の製造方法の工程断面図である。
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
1 to 42 show a first embodiment of a semiconductor device according to the present invention. FIG. 1 is a schematic plan view of a flash memory (a portion surrounded by an alternate long and short dash line is one memory cell), and FIG. 2 is along a bit line. 3 is a schematic side cross-sectional view in the direction parallel to the word line (q-q cross-sectional view), and FIG. 4 is a field portion in the direction parallel to the bit line. FIG. 5 to FIG. 29 are process cross-sectional views of the first manufacturing method, and FIGS. 30 to 42 are process cross-sectional views of the second manufacturing method.
図１〜図４はシリコン（Ｓｉ）基板を使用し、横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーの一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、４は厚さ５０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層、５は厚さ１５０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層、６は埋め込みシリコン酸化膜（ＳｉＯ２）（素子分離領域の一部）、７は１０２０ｃｍ−３程度のｎ＋型ソース領域、８は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、９は５ｎｍ程度の第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）、１０は５０ｎｍ程度のフローティングゲート電極（ｐｏｌｙＳｉ）、１１は５０ｎｍ程度の第２のゲート酸化膜（ＳｉＯ２）、１２は１００ｎｍ程度のコントロールゲート電極（ＷＳｉ、ワード線）、１３は２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１４は２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１５は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１６は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１７は導電プラグ（Ｗ）、１８は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１９は１０ｎｍ程度のバリアメタル（ＴａＮ）、２０は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む、ビット線）、２１は２０ｎｍ程度のバリア絶縁膜、ＢＬはビット線、ＷＬはワード線、ＳＬはソース線を示している。 1 to 4 show a vertical N-channel MIS with a double-sided gate electrode having an SOI structure formed in a VEMDOSGOIN structure by two-stage epitaxial growth using a silicon (Si) substrate in a horizontal (horizontal) direction and a vertical (vertical) direction. 1 shows a part of a NOR gate flash memory composed of a field effect transistor, wherein 1 is a p-type silicon (Si) substrate of about 10 15 cm −3 , 2 is a silicon oxide film (SiO 2 ) of about 200 nm, 3 is a silicon nitride film (Si 3 N 4 ) in an element isolation region of about 50 nm, 4 is a p-type lateral (horizontal) epitaxial Si layer having a thickness of about 50 nm and a concentration of about 10 17 cm −3 , and 5 is a thickness 150nm approximately, concentration 10 17 cm -3 of about p-type longitudinal (vertical) direction the epitaxial Si layer, the buried silicon oxide film 6 (Si 2) (a part of the element isolation region), 10 20 cm -3 of about n + -type source region 7, the 10 20 cm -3 of about n + -type drain region 8, a first gate of about 5 nm 9 Oxide film (tunnel oxide film, SiO 2 ), 10 is a floating gate electrode (polySi) of about 50 nm, 11 is a second gate oxide film (SiO 2 ) of about 50 nm, 12 is a control gate electrode (WSi, about 100 nm) (Word line), 13 is about 200 nm phosphosilicate glass (PSG) film, 14 is about 200 nm phosphosilicate glass (PSG) film, 15 is about 20 nm silicon nitride film (Si 3 N 4 ), and 16 is about 10 nm. Barrier metal (TiN), 17 is a conductive plug (W), 18 is an interlayer insulating film (SiOC) of about 500 nm, and 19 is a barrier metal of about 10 nm. (TaN), 20 the Cu wiring of about 500 nm (including Cu seed layer, the bit line), 21 20nm approximately barrier insulating film, BL is the bit line, WL denotes a word line, SL denotes the source line.
図１はマトリックス状に形成されたフラッシュメモリーのメモリーセルの模式平面図で、一点鎖線で囲まれたものはメモリーセル１個分を示している。
図２〜図４においては、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、選択的にｐ型の横（水平）方向エピタキシャルＳｉ層４（ソース線となる）が設けられ、Ｓｉ層４上には縦（垂直）方向エピタキシャルＳｉ層５が設けられた構造からなる半導体層がシリコン窒化膜（Ｓｉ３Ｎ４）３により絶縁分離されて設けられている。半導体層（４、５）のビット線に沿う方向の両側面には、それぞれ第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）９を介してフローティングゲート電極（ｐｏｌｙＳｉ）１０が設けられ、フローティングゲート電極（ｐｏｌｙＳｉ）１０の側面には第２のゲート酸化膜（ＳｉＯ２）１１を介してコントロールゲート電極（ＷＳｉ、ワード線）１２が設けられ、Ｓｉ層５には上部にｎ＋型ドレイン領域８が設けられ、ｎ＋型ドレイン領域８と離間し、相対して、下部にｎ＋型ソース領域７が設けられ、Ｓｉ層４にはｎ＋型ソース領域７からなるソース線が設けられている共通ドレイン領域及び共通ソース領域からなる側面２重ゲート電極（フローティングゲート電極及びコントロールゲート電極）を有するＭＩＳ電界効果トランジスタからなるメモリーセル（左右２個分）が形成され、ｎ＋型ドレイン領域８にはバリアメタル１６を有する導電プラグ１７を介してバリアメタル１９を有するＣｕ配線（ビット線）２０に接続されている。またビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線１２を形成している。このＭＩＳ電界効果トランジスタは左側面あるいは右側面をそれぞれチャネル領域とする２個の縦型（垂直方向）動作のＭＩＳ電界効果トランジスタとなり、該当側面側のフローティングゲート電極に電子を注入していれば、電源電圧より閾値電圧が高いエンハンスメントトランジスタとなり、オフ状態を示し、該当側面側のフローティングゲート電極から電子が放出されていれば、電源電圧より閾値電圧が低いエンハンスメントトランジスタとなり、オン状態を示すものとなり、これら２状態を情報の二値に対応させている。この縦型（垂直方向）動作のＭＩＳ電界効果トランジスタからなるメモリーセルをマトリックス状に配置し、適宜接続してＮＯＲゲートのフラッシュメモリーを構成しており、メモリーセルへの情報の書き込み法、メモリーセルからの情報の読み出し法、メモリーセルからの情報の消去法は慣例的なＮＯＲゲートのフラッシュメモリーと同様である。
FIG. 1 is a schematic plan view of a memory cell of a flash memory formed in a matrix, and a portion surrounded by an alternate long and short dash line indicates one memory cell.
2 to 4, a silicon oxide film (SiO 2 ) 2 is provided on a p-type silicon substrate 1, and a p-type lateral (horizontal) is selectively formed on the silicon oxide film (SiO 2 ) 2. A direction epitaxial Si layer 4 (to be a source line) is provided, and a semiconductor layer having a structure in which a longitudinal (vertical) direction epitaxial Si layer 5 is provided on the Si layer 4 is a silicon nitride film (Si 3 N 4 ) 3. Is provided with insulation isolation. Floating gate electrodes (polySi) 10 are provided on both side surfaces of the semiconductor layers (4, 5) in the direction along the bit lines via first gate oxide films (tunnel oxide films, SiO 2 ) 9 respectively. A control gate electrode (WSi, word line) 12 is provided on a side surface of the gate electrode (polySi) 10 via a second gate oxide film (SiO 2 ) 11, and an n + -type drain region is formed on the Si layer 5. 8 is provided, spaced apart from the n + -type drain region 8, oppositely, an n + -type source region 7 is provided in the lower part, and the Si layer 4 is provided with a source line composed of the n + -type source region 7. MIS field effect transistor having a common double drain electrode (floating gate electrode and control gate electrode) comprising a common drain region and a common source region Consisting memory cells (right and left two minutes) is formed, the n + -type drain region 8 is connected to the Cu wiring (bit line) 20 having a barrier metal 19 via the conductive plug 17 having a barrier metal 16 . The control gate electrode adjacent to the bit line in the vertical direction is directly connected to form the word line 12. This MIS field effect transistor becomes two vertical (vertical) operation MIS field effect transistors each having the left side or the right side as channel regions, and if electrons are injected into the floating gate electrode on the side, If the enhancement transistor has a threshold voltage higher than the power supply voltage and indicates an off state, and electrons are emitted from the floating gate electrode on the side surface, the enhancement transistor has a threshold voltage lower than the power supply voltage and indicates an on state. These two states are associated with binary information. This vertical (vertical) operation MIS field effect transistor memory cells are arranged in a matrix and connected appropriately to form a NOR gate flash memory. The method of reading information from the memory cell and the method of erasing information from the memory cell are the same as those of a conventional NOR gate flash memory.
したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して横（水平）方向及び縦（垂直）方向エピタキシャル成長半導体層からなる柱状構造の半導体層が設けられ、この半導体層のワード線方向の対向する２側面が絶縁分離され、残りの対向する２側面に、それぞれ第１のゲート絶縁膜を介してフローティングゲート電極が設けられ、フローティングゲート電極の側面に、それぞれ第２のゲート絶縁膜を介してワード線となるコントロールゲート電極が設けられ、半導体層の上部にはドレイン領域が設けられ、ドレイン領域と離間し、相対して、下部にはソース領域が設けられている構造の２個の縦型のＭＩＳ電界効果トランジスタからなる２個のメモリーセルを構成でき、このメモリーセルをマトリックス状に配置し、適宜接続した、極めて高集積なフラッシュメモリーを形成することが可能である。
またＳＯＩ構造の完全空乏型の微細な半導体層に縦型のＭＩＳ電界効果トランジスタを形成できるので、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による同一不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定した微細なチャネル長を持つＭＩＳ電界効果トランジスタを得ることができる。
また電界集中のない、ほぼ平坦な拡散層を形成できるため、拡散層の深さによらず、極めて高い耐圧を有するソースドレイン領域を得ることが可能で、さらなる浅い接合にも対応可能である。
また対向する側面に隣接するメモリーセルのコントロールゲート電極が設けられているため、いわゆるＳＯＩ構造のＭＩＳ電界効果トランジスタに必然的に生じてしまうバックチャネルリーク（本願の場合は対向する背面の側面チャネルリーク）を防止することができる。（当該メモリーセルが選択されていれば、選択ビット線及び選択ワード線ともにハイレベルの電圧が印加され、隣接するメモリーセルはビット線を共有するためハイレベルの電圧が印加されるが、非選択ワード線はローレベルの電圧が印加されるため、フローティングゲート電極の電子の有無にかかわらず、オフ状態となり、対向する背面の側面チャネルリークは防止され、該当メモリーセルの影響だけでオン、オフが決定される。）
また微細な柱状構造の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（ソースドレイン領域、第１のゲート酸化膜、第２のゲート酸化膜、フローティングゲート電極及びコントロールゲート電極）を微細に形成することが可能である。
即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＳＯＩ構造の２重側面ゲート電極を有する縦型のＭＩＳ電界効果トランジスタからなるフラッシュメモリーのメモリーセルを得ることができる。
Therefore, a semiconductor layer having a columnar structure composed of a lateral (horizontal) direction and a longitudinal (vertical) direction epitaxially grown semiconductor layer is provided on a semiconductor substrate via an insulating film using a normal inexpensive semiconductor substrate, and this semiconductor layer The two opposite side surfaces in the word line direction are insulated and separated, and the remaining two opposite side surfaces are each provided with a floating gate electrode via a first gate insulating film, and the second side surfaces are respectively provided on the side surfaces of the floating gate electrode. A structure in which a control gate electrode serving as a word line is provided via a gate insulating film, a drain region is provided in the upper part of the semiconductor layer, is separated from the drain region, and a source region is provided in the lower part. The two memory cells consisting of two vertical MIS field effect transistors can be configured, and the memory cells are arranged in a matrix. Was appropriately connected, it is possible to form an extremely highly integrated flash memory.
In addition, since a vertical MIS field effect transistor can be formed in a fully depleted semiconductor layer with an SOI structure, the junction capacitance of the source / drain region is reduced (substantially zero), the depletion layer capacitance is reduced, and the breakdown voltage of the source / drain region is improved. In addition, the threshold voltage can be reduced by improving the subthreshold characteristic.
Further, the channel length for determining various characteristics of the MIS field effect transistor can be determined by the growth of the epitaxial semiconductor layer having good controllability and the diffusion of the same impurity by the heat treatment without depending on the gate length control by the photolithography technique. Therefore, it is possible to obtain a MIS field effect transistor having a fine channel length with stable characteristics even in a large-diameter wafer.
In addition, since a substantially flat diffusion layer without electric field concentration can be formed, a source / drain region having an extremely high breakdown voltage can be obtained regardless of the depth of the diffusion layer, and further shallow junctions can be dealt with.
In addition, since the control gate electrode of the memory cell adjacent to the opposite side surface is provided, back channel leakage that inevitably occurs in a so-called SOI structure MIS field effect transistor (in the case of the present application, side channel leakage on the opposite back surface). ) Can be prevented. (If the memory cell is selected, a high level voltage is applied to both the selected bit line and the selected word line, and a high level voltage is applied to adjacent memory cells to share the bit line. Since a low level voltage is applied to the word line, the word line is turned off regardless of the presence or absence of electrons in the floating gate electrode, and side channel leakage on the opposite back surface is prevented. It is determined.)
In addition, the components of the MIS field effect transistor (source / drain region, first gate oxide film, second gate oxide film, floating gate electrode and control gate electrode) are finely aligned in a self-aligned manner with the semiconductor layer having a fine columnar structure. Can be formed.
That is, the double side of the SOI structure that combines high-speed, high-reliability, high-performance, and high-integration that enables the manufacture of semiconductor integrated circuits that can be mounted on high-speed, large-capacity communications, space-related devices, etc. A memory cell of a flash memory composed of a vertical MIS field effect transistor having a gate electrode can be obtained.
次いで本発明に係る半導体装置における第１の実施例の第１の製造方法について図５〜図２９を参照して説明する。ビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)を用いて説明するが、主要な工程においてはワード線に平行方向の模式側断面図(ｑ−ｑ矢視断面図)及びビット線に平行方向のフィールド部の模式側断面図(ｒ−ｒ矢視断面図)も適宜追加して説明する。ただし、ここでは本発明の半導体装置（フラッシュメモリー）の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。 Next, a first manufacturing method of the first embodiment in the semiconductor device according to the present invention will be described with reference to FIGS. This will be described with reference to a schematic side sectional view in the direction along the bit line (a cross-sectional view taken along the arrow pp), but in a main process, a schematic side sectional view parallel to the word line (a cross-sectional view taken along the arrow q-q). In addition, a schematic side sectional view (a cross-sectional view taken along the line r-r) of the field portion in the direction parallel to the bit lines will be described as appropriate. However, here, only the manufacturing method relating to the formation of the semiconductor device (flash memory) of the present invention is described, and the manufacturing method relating to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit. The description of is omitted.
図５（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図６（ワード線に平行方向、ｑ−ｑ矢視断面図)
ｐ型のシリコン基板１を１０００℃程度で熱酸化し、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
5 (direction along the bit line, pp cross-sectional view), FIG. 6 (parallel to the word line, qq cross-sectional view)
The p-type silicon substrate 1 is thermally oxidized at about 1000 ° C. to grow a silicon oxide film (SiO 2 ) 2 of about 200 nm. Next, a silicon nitride film (Si 3 N 4 ) 3 of about 50 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, a silicon nitride film (Si 3 N 4 ) 3 and a silicon oxide film (SiO 2 ) 2 are sequentially anisotropic dry etched using a resist (not shown) as a mask layer. Then, an opening is formed. Next, the resist (not shown) is removed.
図７（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図８（ワード線に平行方向、ｑ−ｑ矢視断面図)
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２２を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）３の平坦面より突出したＳｉ層２２を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３を異方性ドライエッチングし、開孔部を形成する。（残されたシリコン窒化膜（Ｓｉ３Ｎ４）３は素子分離領域となる。）次いでレジスト（図示せず）を除去する。
FIG. 7 (direction along the bit line, pp cross-sectional view), FIG. 8 (parallel to the word line, q-q cross-sectional view)
Next, a p-type longitudinal (vertical) epitaxial Si layer 22 is grown on the exposed p-type silicon substrate 1. Next, chemical mechanical polishing (hereinafter abbreviated as CMP) is performed to planarize the Si layer 22 protruding from the flat surface of the silicon nitride film (Si 3 N 4 ) 3. Next, a tungsten film 23 of about 50 nm is grown by selective chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 3 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (The remaining silicon nitride film (Si 3 N 4 ) 3 becomes an element isolation region.) Next, the resist (not shown) is removed.
図９（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図１０（ワード線に平行方向、ｑ−ｑ矢視断面図)
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２２の側面にｐ型の横（水平）方向エピタキシャルＳｉ層４を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３の開孔部を埋め込む。次いでＳｉ層４の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）３をマスク層として、タングステン膜２３及びＳｉ層２２を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６を成長する。次いでＳｉ層４の平坦面上のシリコン酸化膜（ＳｉＯ２）６及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）６を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
FIG. 9 (direction along the bit line, pp cross-sectional view), FIG. 10 (parallel to the word line, q-q cross-sectional view)
Next, a p-type lateral (horizontal) epitaxial Si layer 4 is grown on the side surface of the exposed p-type longitudinal (vertical) epitaxial Si layer 22 to fill the opening of the silicon nitride film (Si 3 N 4 ) 3. . Next, the surface of the Si layer 4 is oxidized at about 900 ° C. to grow a silicon oxide film (SiO 2 ) (not shown) of about 20 nm. Next, the tungsten film 23 and the Si layer 22 are sequentially subjected to anisotropic dry etching using the thermally oxidized silicon oxide film (SiO 2 ) (not shown) and the silicon nitride film (Si 3 N 4 ) 3 as mask layers, thereby opening holes. Forming part. (The opening width is about 100 nm) Next, a silicon oxide film (SiO 2 ) 6 of about 60 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 ) 6 on the flat surface of the Si layer 4 and the thermally oxidized silicon oxide film (SiO 2 ) (not shown) are subjected to chemical mechanical polishing (CMP) to obtain a silicon oxide film (SiO 2 ). 6 is embedded in the opening portion flatly. (This region also becomes part of the element isolation region.)
図１１（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図１２（ワード線に平行方向、ｑ−ｑ矢視断面図)
次いで露出したＳｉ層４上に選択化学気相成長法により、１６０ｎｍ程度のタングステン膜２４を成長する。次いでタングステン膜２４を５ｎｍ程度等方性ドライエッチングする。次いで化学気相成長により、バリアメタルとなるＴｉＮ２５を５ｎｍ程度成長する。（このＴｉＮは選択化学気相成長タングステン膜と後に成長するシリコン酸化膜（ＳｉＯ２）との密着性を良くするために設けられる。）次いでＴｉＮ２５を異方性ドライエッチングし、タングステン膜２４の側壁にのみ残す。
FIG. 11 (direction along the bit line, pp cross-sectional view), FIG. 12 (parallel to the word line, q-q cross-sectional view)
Next, a tungsten film 24 of about 160 nm is grown on the exposed Si layer 4 by selective chemical vapor deposition. Next, the tungsten film 24 is isotropically etched by about 5 nm. Next, TiN25 serving as a barrier metal is grown by about 5 nm by chemical vapor deposition. (This TiN is provided in order to improve the adhesion between the selective chemical vapor deposition tungsten film and the silicon oxide film (SiO 2 ) grown later.) Next, TiN 25 is anisotropically dry-etched to form the sidewall of the tungsten film 24. Leave only to.
図１３（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図１４（ワード線に平行方向、ｑ−ｑ矢視断面図)
次いで化学気相成長により、１６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２６を成長する。次いで化学的機械研磨（ＣＭＰ）し、バリアメタル（ＴｉＮ）２５を有するタングステン膜２４間にシリコン酸化膜（ＳｉＯ２）２６を平坦に埋め込む。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（ＴｉＮ）２５を有するタングステン膜２４を選択的に異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
13 (direction along the bit line, pp cross-sectional view), FIG. 14 (parallel to the word line, q-q cross-sectional view)
Next, a silicon oxide film (SiO 2 ) 26 of about 160 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and a silicon oxide film (SiO 2 ) 26 is flatly embedded between the tungsten films 24 having the barrier metal (TiN) 25. Next, using an ordinary lithography technique by an exposure drawing apparatus, the tungsten film 24 having the barrier metal (TiN) 25 is selectively dry-etched anisotropically using a resist (not shown) as a mask layer, and the opening portion is formed. Form. Next, the resist (not shown) is removed.
図１５（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図１６（ワード線に平行方向、ｑ−ｑ矢視断面図)、図１７（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで露出したＳｉ層４上にｐ型の縦（垂直）方向エピタキシャルＳｉ層５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。
15 (direction along bit line, cross-sectional view taken along arrow pp), FIG. 16 (direction parallel to word line, cross-sectional view taken along arrow q-q), FIG. 17 (field portion in the direction parallel to bit line, r-- (R arrow cross-sectional view)
Next, a p-type longitudinal (vertical) epitaxial Si layer 5 is grown on the exposed Si layer 4. Then, chemical mechanical polishing (CMP) is performed and planarization is performed.
図１８（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図１９（ワード線に平行方向、ｑ−ｑ矢視断面図)、図２０（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで残されたバリアメタル（ＴｉＮ）２５を有するタングステン膜２４を異方性ドライエッチングし、開孔部を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、露出したＳｉ層４を選択的に異方性ドライエッチングし、ソース線となるＳｉ層４の幅を狭める。（図２０）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、２００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２７を成長する。次いでＳｉ層５及びシリコン酸化膜（ＳｉＯ２）２６の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）２７を化学的機械研磨（ＣＭＰ）し、開孔部にシリコン窒化膜（Ｓｉ３Ｎ４）２７を平坦に埋め込む。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでＳｉ層５に閾値電圧制御用（低い閾値電圧を規定する）の硼素のイオン注入をおこなう。次いで１０００℃程度でランニングし、Ｓｉ層５を所望の濃度にする。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで選択化学気相成長により、Ｓｉ層５上に、５０ｎｍ程度のタングステン膜２８を成長する。
18 (direction along the bit line, pp arrow cross-sectional view), FIG. 19 (direction parallel to the word line, qq arrow cross-sectional view), FIG. 20 (field portion in the direction parallel to the bit line, r− (R arrow cross-sectional view)
Next, the tungsten film 24 having the remaining barrier metal (TiN) 25 is anisotropically dry etched to form an opening. Next, using an ordinary lithography technique by an exposure drawing apparatus, the exposed Si layer 4 is selectively dry etched anisotropically using a resist (not shown) as a mask layer, and the width of the Si layer 4 serving as a source line is reduced. Narrow. (FIG. 20) Next, the resist (not shown) is removed. Next, a silicon nitride film (Si 3 N 4 ) 27 of about 200 nm is grown by chemical vapor deposition. Next, the silicon nitride film (Si 3 N 4 ) 27 on the flat surface of the Si layer 5 and the silicon oxide film (SiO 2 ) 26 is subjected to chemical mechanical polishing (CMP), and a silicon nitride film (Si 3 N 4 ) is formed in the opening portion. ) 27 is embedded flatly. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, boron ions for controlling the threshold voltage (specifying a low threshold voltage) are implanted into the Si layer 5. Next, running at about 1000 ° C., the Si layer 5 is brought to a desired concentration. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, a tungsten film 28 of about 50 nm is grown on the Si layer 5 by selective chemical vapor deposition.
図２１（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図２２（ワード線に平行方向、ｑ−ｑ矢視断面図)、図２３（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いでシリコン酸化膜（ＳｉＯ２）２６を異方性ドライエッチングする。次いで露出したＳｉ層５の側面を８０ｎｍ程度等方性ドライエッチングし、タングステン膜２８の庇構造を形成する。次いで露出しているＳｉ層５の両側面を酸化し、５ｎｍ程度の第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）９を成長する。次いで化学気相成長により、第１のゲート酸化膜（ＳｉＯ２）９の側面を含む全面に７５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで多結晶シリコン膜（ｐｏｌｙＳｉ）を全面異方性ドライエッチングし、タングステン膜２８の庇構造下以外の多結晶シリコン膜（ｐｏｌｙＳｉ）を除去する。次いで多結晶シリコン膜（ｐｏｌｙＳｉ）を酸化し、４０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）からなるフローティングゲート電極（ｐｏｌｙＳｉ）１０及び５０ｎｍ程度の第２のゲート酸化膜（ＳｉＯ２）１１を形成する。次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２、図示せず）を選択的に異方性ドライエッチングし、ワード線の配線体との接続部となる個所のタングステンシリサイド（ＷＳｉ）膜上にのみシリコン酸化膜（ＳｉＯ２、図示せず）を残す。次いでレジスト（図示せず）を除去する。次いでタングステンシリサイド（ＷＳｉ）膜を全面異方性ドライエッチングし、第２のゲート酸化膜（ＳｉＯ２）１１あるいはシリコン窒化膜（Ｓｉ３Ｎ４）２７の側壁のみにタングステンシリサイド（ＷＳｉ）膜１２からなるワード線を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、隣り合うワード線どうしが接続している個所のタングステンシリサイド（ＷＳｉ）膜をエッチング除去する。（側壁に形成される左右１対のワード線は端部で必ず接続してしまうため、これを分離する必要がある。）次いでレジスト（図示せず）を除去する。
FIG. 21 (direction along the bit line, pp arrow sectional view), FIG. 22 (parallel to the word line, qq arrow sectional view), FIG. 23 (field portion in the direction parallel to the bit line, r− (R arrow cross-sectional view)
Next, the silicon oxide film (SiO 2 ) 26 is subjected to anisotropic dry etching. Next, the side surface of the exposed Si layer 5 is isotropically dry-etched by about 80 nm to form a ridge structure of the tungsten film 28. Next, both side surfaces of the exposed Si layer 5 are oxidized to grow a first gate oxide film (tunnel oxide film, SiO 2 ) 9 having a thickness of about 5 nm. Next, a polycrystalline silicon film (polySi) of about 75 nm is grown on the entire surface including the side surfaces of the first gate oxide film (SiO 2 ) 9 by chemical vapor deposition. Next, the entire surface of the polycrystalline silicon film (polySi) is anisotropically dry-etched to remove the polycrystalline silicon film (polySi) except under the ridge structure of the tungsten film 28. Next, the polycrystalline silicon film (polySi) is oxidized to form a floating gate electrode (polySi) 10 made of a polycrystalline silicon film (polySi) of about 40 nm and a second gate oxide film (SiO 2 ) 11 of about 50 nm. Next, a tungsten silicide (WSi) film of about 100 nm is grown by chemical vapor deposition. Next, a silicon oxide film (SiO 2 , not shown) of about 30 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 , not shown) is selectively dry-etched anisotropically using a resist (not shown) as a mask layer by using a normal lithography technique by an exposure drawing apparatus, and word line wiring A silicon oxide film (SiO 2 , not shown) is left only on the tungsten silicide (WSi) film at a location to be connected to the body. Next, the resist (not shown) is removed. Next, the entire surface of the tungsten silicide (WSi) film is subjected to anisotropic dry etching so that only the sidewall of the second gate oxide film (SiO 2 ) 11 or the silicon nitride film (Si 3 N 4 ) 27 is formed from the tungsten silicide (WSi) film 12. To form a word line. Next, using a normal lithography technique by an exposure drawing apparatus, a tungsten silicide (WSi) film at a portion where adjacent word lines are connected is etched away using a resist (not shown) as a mask layer. (The pair of left and right word lines formed on the side walls are always connected at the end portions, and thus must be separated.) Next, the resist (not shown) is removed.
図２４（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図２５（ワード線に平行方向、ｑ−ｑ矢視断面図)、図２６（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いでＳｉ層５の作る平坦面より上に存在するタングステン膜２８及びタングステンシリサイド（ＷＳｉ、不必要な個所）膜１２を化学的機械研磨（ＣＭＰ）し、除去する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２７を異方性ドライエッチングし、Ｓｉ層４の一部を露出する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層（Ｓｉ層５の表面及びＳｉ層５間のＳｉ層４の表面を開孔するマスク層、図２５参照）として、ｎ＋型ソースドレイン領域（７、８）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ＋型ソース領域７及びｎ＋型ドレイン領域８を形成する。
24 (direction along bit line, cross-sectional view taken along arrow pp), FIG. 25 (direction parallel to word line, cross-sectional view taken along arrow q-q), FIG. 26 (field portion in the direction parallel to bit line, r− (R arrow cross-sectional view)
Next, the tungsten film 28 and the tungsten silicide (WSi, unnecessary portion) film 12 existing above the flat surface formed by the Si layer 5 are removed by chemical mechanical polishing (CMP). Next, the silicon nitride film (Si 3 N 4 ) 27 is subjected to anisotropic dry etching to expose a part of the Si layer 4. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, a resist (not shown) is masked (a mask layer that opens the surface of the Si layer 5 and the surface of the Si layer 4 between the Si layers 5, see FIG. 25). As described above, arsenic ions are implanted for forming the n + -type source / drain regions (7, 8). Next, the resist (not shown) is removed. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing is performed by an RTP (Rapid Thermal Processing) method to form an n + -type source region 7 and an n + -type drain region 8.
図２７（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層５の平坦面より上に存在するＰＳＧ膜１３を除去し、平坦化する。
FIG. 27 (direction along the bit line, pp arrow cross-sectional view)
Next, a phosphosilicate glass (PSG) film 13 of about 200 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and the PSG film 13 existing above the flat surface of the Si layer 5 is removed and flattened.
図２８（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１４を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５、ＰＳＧ膜１４及びＰＳＧ膜１３を順次異方性ドライエッチングし、ビアを形成する。（図示されてはいないが、ワード線との接続箇所及びソース線との接続箇所にもビアが形成される。）次いでレジスト（図示せず）を除去する。
FIG. 28 (direction along the bit line, pp arrow cross-sectional view)
Next, a phosphosilicate glass (PSG) film 14 of about 200 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 15 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 15, the PSG film 14 and the PSG film 13 are sequentially subjected to anisotropic dry etching using a resist (not shown) as a mask layer. , Forming a via. (Although not shown, vias are also formed at connection points with word lines and connection points with source lines.) Next, the resist (not shown) is removed.
図２９（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）膜１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
FIG. 29 (direction along bit line, pp arrow cross-sectional view)
Next, TiN 16 serving as a barrier metal is grown by sputtering. Next, a tungsten (W) film 17 is grown by chemical vapor deposition. Next, a conductive plug (W) 17 having a barrier metal (TiN) 16 embedded in the via is formed by chemical mechanical polishing (CMP).
図２（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図３（ワード線に平行方向、ｑ−ｑ矢視断面図)、図４（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明の、横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路を完成する。
2 (direction along the bit line, cross-sectional view taken along the line pp), FIG. 3 (direction parallel to the word line, cross-sectional view taken along the line q-q), FIG. 4 (field portion in the direction parallel to the bit line, r− (R arrow cross-sectional view)
Next, an interlayer insulating film (SiOC) 18 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 18 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 15 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 19 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, and Cu is flatly embedded in the opening to form a Cu wiring 20 having a barrier metal (TaN) 19. Next, a silicon nitride film (Si 3 N 4 ) 21 serving as a Cu barrier insulating film is grown by chemical vapor deposition to obtain a VEMDOSGOIN structure by two-stage epitaxial growth in the horizontal (horizontal) direction and the vertical (vertical) direction of the present invention. A semiconductor integrated circuit including a NOR gate flash memory composed of a vertical N-channel MIS field effect transistor with a double-sided gate electrode having an SOI structure is formed.
次いで本発明に係る半導体装置における第１の実施例の第２の製造方法について、図３０〜図４２を参照して説明する。ビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)を用いて説明するが、主要な工程においてはワード線に平行方向の模式側断面図(ｑ−ｑ矢視断面図)及びビット線に平行方向のフィールド部の模式側断面図(ｒ−ｒ矢視断面図)も適宜追加して説明する。 Next, a second manufacturing method of the first embodiment in the semiconductor device according to the present invention will be described with reference to FIGS. This will be described with reference to a schematic side sectional view in the direction along the bit line (a cross-sectional view taken along the arrow pp), but in a main process, a schematic side sectional view parallel to the word line (a cross-sectional view taken along the arrow q-q). In addition, a schematic side sectional view (a cross-sectional view taken along the line r-r) of the field portion in the direction parallel to the bit lines will be described as appropriate.
図５〜図１７の工程をおこなった後、図３０〜図４２の工程をおこなう。ただしＳｉ層４（ソース線形成用）の幅は８０ｎｍ程度と狭い幅に形成されている。 After performing the steps of FIGS. 5 to 17, the steps of FIGS. 30 to 42 are performed. However, the width of the Si layer 4 (for source line formation) is as narrow as about 80 nm.
図３０（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図３１（ワード線に平行方向、ｑ−ｑ矢視断面図)、図３２（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで残されたバリアメタル（ＴｉＮ）２５を有するタングステン膜２４を異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、１５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２７を成長する。次いでＳｉ層５及びシリコン酸化膜（ＳｉＯ２）２６の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）２７を化学的機械研磨（ＣＭＰ）し、開孔部にシリコン窒化膜（Ｓｉ３Ｎ４）２７を平坦に埋め込む。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでＳｉ層５に閾値電圧制御用（低い閾値電圧を規定する）の硼素のイオン注入をおこなう。次いで１０００℃程度でランニングし、Ｓｉ層５を所望の濃度にする。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで選択化学気相成長により、Ｓｉ層５上に、５０ｎｍ程度のタングステン膜２８を成長する。
30 (direction along the bit line, pp arrow sectional view), FIG. 31 (parallel to the word line, qq arrow sectional view), FIG. 32 (field portion in the direction parallel to the bit line, r− (R arrow cross-sectional view)
Next, the tungsten film 24 having the remaining barrier metal (TiN) 25 is anisotropically dry etched to form an opening. Next, a silicon nitride film (Si 3 N 4 ) 27 of about 150 nm is grown by chemical vapor deposition. Next, the silicon nitride film (Si 3 N 4 ) 27 on the flat surface of the Si layer 5 and the silicon oxide film (SiO 2 ) 26 is subjected to chemical mechanical polishing (CMP), and a silicon nitride film (Si 3 N 4 ) is formed in the opening portion. ) 27 is embedded flatly. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, boron ions for controlling the threshold voltage (specifying a low threshold voltage) are implanted into the Si layer 5. Next, running at about 1000 ° C., the Si layer 5 is brought to a desired concentration. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, a tungsten film 28 of about 50 nm is grown on the Si layer 5 by selective chemical vapor deposition.
図３３（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図３４（ワード線に平行方向、ｑ−ｑ矢視断面図)、図３５（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いでシリコン酸化膜（ＳｉＯ２）２６を異方性ドライエッチングする。次いで露出しているＳｉ層５の両側面を酸化し、５ｎｍ程度の第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）９を成長する。次いで化学気相成長により、第１のゲート酸化膜（ＳｉＯ２）９の側面を含む全面に７５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで多結晶シリコン膜（ｐｏｌｙＳｉ）を全面異方性ドライエッチングし、タングステン膜２８が形成されたＳｉ層５及びシリコン窒化膜（Ｓｉ３Ｎ４）２７の側壁にのみ多結晶シリコン膜（ｐｏｌｙＳｉ）を残す。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、埋め込みシリコン酸化膜（ＳｉＯ２）６上に形成された不必要な多結晶シリコン膜（ｐｏｌｙＳｉ）をエッチング除去する。次いでレジスト（図示せず）を除去する。
33 (direction along the bit line, pp arrow cross-sectional view), FIG. 34 (parallel to the word line, qq cross-sectional view), FIG. 35 (field portion in the direction parallel to the bit line, r-- (R arrow cross-sectional view)
Next, the silicon oxide film (SiO 2 ) 26 is subjected to anisotropic dry etching. Next, both side surfaces of the exposed Si layer 5 are oxidized to grow a first gate oxide film (tunnel oxide film, SiO 2 ) 9 having a thickness of about 5 nm. Next, a polycrystalline silicon film (polySi) of about 75 nm is grown on the entire surface including the side surfaces of the first gate oxide film (SiO 2 ) 9 by chemical vapor deposition. Next, the entire surface of the polycrystalline silicon film (polySi) is anisotropically dry-etched so that the polycrystalline silicon film (polySi) is formed only on the sidewalls of the Si layer 5 and the silicon nitride film (Si 3 N 4 ) 27 on which the tungsten film 28 is formed. leave. Next, an unnecessary polycrystalline silicon film (polySi) formed on the buried silicon oxide film (SiO 2 ) 6 is etched using a resist (not shown) as a mask layer using a normal lithography technique by an exposure drawing apparatus. Remove. Next, the resist (not shown) is removed.
図３６（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図３７（ワード線に平行方向、ｑ−ｑ矢視断面図)、図３８（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで多結晶シリコン膜（ｐｏｌｙＳｉ）を酸化し、４０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）からなるフローティングゲート電極（ｐｏｌｙＳｉ）１０（ただしワード線方向につながるフローティングゲート電極線となる）及び５０ｎｍ程度の第２のゲート酸化膜（ＳｉＯ２）１１を形成する。次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）（図示せず）を選択的に異方性ドライエッチングし、ワード線の配線体との接続部となる個所のタングステンシリサイド（ＷＳｉ）膜上にのみシリコン酸化膜（ＳｉＯ２、図示せず）を残す。次いでレジスト（図示せず）を除去する。次いでタングステンシリサイド（ＷＳｉ）膜を全面異方性ドライエッチングし、第２のゲート酸化膜（ＳｉＯ２）１１の側壁にのみタングステンシリサイド（ＷＳｉ）膜１２からなるワード線を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、隣り合うワード線どうしが接続している個所のタングステンシリサイド（ＷＳｉ）膜をエッチング除去する。（側壁に形成される左右１対のワード線は端部で必ず接続してしまうため、これを分離する必要がある。）次いでレジスト（図示せず）を除去する。次いでＳｉ層５及びシリコン窒化膜（Ｓｉ３Ｎ４）２７の作る平坦面上に存在するタングステン膜２８、第２のゲート酸化膜（ＳｉＯ２）１１、多結晶シリコン膜（ｐｏｌｙＳｉ）１０及びタングステンシリサイド（ＷＳｉ）膜１２を化学的機械研磨（ＣＭＰ）し、平坦化する。
36 (direction along the bit line, pp arrow cross-sectional view), FIG. 37 (direction parallel to the word line, qq arrow cross-sectional view), FIG. 38 (field portion in the direction parallel to the bit line, r− (R arrow cross-sectional view)
Next, the polycrystalline silicon film (polySi) is oxidized, and a floating gate electrode (polySi) 10 (which becomes a floating gate electrode line connected to the word line direction) made of a polycrystalline silicon film (polySi) of about 40 nm and a first gate of about 50 nm. 2 gate oxide film (SiO 2 ) 11 is formed. Next, a tungsten silicide (WSi) film of about 100 nm is grown by chemical vapor deposition. Next, a silicon oxide film (SiO 2 ) (not shown) of about 30 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, a silicon oxide film (SiO 2 ) (not shown) is selectively dry etched anisotropically using a resist (not shown) as a mask layer to form a word line. A silicon oxide film (SiO 2 , not shown) is left only on the tungsten silicide (WSi) film at the location to be connected to the wiring body. Next, the resist (not shown) is removed. Next, the entire surface of the tungsten silicide (WSi) film is anisotropically dry-etched to form a word line made of the tungsten silicide (WSi) film 12 only on the side wall of the second gate oxide film (SiO 2 ) 11. Next, using a normal lithography technique by an exposure drawing apparatus, a tungsten silicide (WSi) film at a portion where adjacent word lines are connected is etched away using a resist (not shown) as a mask layer. (The pair of left and right word lines formed on the side walls are always connected at the end portions, and thus must be separated.) Next, the resist (not shown) is removed. Next, the tungsten film 28, the second gate oxide film (SiO 2 ) 11, the polycrystalline silicon film (polySi) 10, and the tungsten silicide existing on the flat surface formed by the Si layer 5 and the silicon nitride film (Si 3 N 4 ) 27. The (WSi) film 12 is planarized by chemical mechanical polishing (CMP).
図３９（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図４０（ワード線に平行方向、ｑ−ｑ矢視断面図)、図４１（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、選択的に第２のゲート酸化膜（ＳｉＯ２）１１及びフローティングゲート電極（ｐｏｌｙＳｉ）１０を順次異方性ドライエッチングし、フローティングゲート電極線（ｐｏｌｙＳｉ）を切断することにより、それぞれのメモリーセルに固有のフローティングゲート電極（ｐｏｌｙＳｉ）１０を形成する。（図４１において、フィールド部からフローティングゲート電極線（ｐｏｌｙＳｉ）が除去される。）次いでレジスト（図示せず）を除去する。次いで残されたシリコン窒化膜（Ｓｉ３Ｎ４）２７をエッチング除去する。（この際一部の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）３も除去されてしまうが問題はない。）次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層（Ｓｉ層５の表面及びＳｉ層５間のＳｉ層４の表面を開孔するマスク層）として、ｎ＋型ソースドレイン領域（７、８）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ＋型ソース領域７及びｎ＋型ドレイン領域８を形成する。
39 (direction along the bit line, pp arrow cross-sectional view), FIG. 40 (direction parallel to the word line, qq arrow cross-sectional view), FIG. 41 (field portion in the direction parallel to the bit line, r− (R arrow cross-sectional view)
Next, using a normal lithography technique by an exposure drawing apparatus, the second gate oxide film (SiO 2 ) 11 and the floating gate electrode (polySi) 10 are selectively anisotropically selected using a resist (not shown) as a mask layer. Dry etching is performed, and the floating gate electrode line (polySi) is cut to form the floating gate electrode (polySi) 10 unique to each memory cell. (In FIG. 41, the floating gate electrode line (polySi) is removed from the field portion.) Next, the resist (not shown) is removed. Next, the remaining silicon nitride film (Si 3 N 4 ) 27 is removed by etching. (At this time, the silicon nitride film (Si 3 N 4 ) 3 in a part of the element isolation region is also removed, but there is no problem.) Next, a silicon oxide film (SiO2) for ion implantation of about 5 nm is formed by chemical vapor deposition. 2. grow (not shown). Next, using a normal lithography technique by an exposure drawing apparatus, a resist (not shown) is used as a mask layer (a mask layer that opens the surface of the Si layer 5 and the surface of the Si layer 4 between the Si layers 5), and n + Arsenic ions are implanted to form the type source / drain regions (7, 8). Next, the resist (not shown) is removed. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing is performed by the RTP method to form an n + type source region 7 and an n + type drain region 8.
図４２（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層５の平坦面より上に存在するＰＳＧ膜１３を除去し、平坦化する。次いで化学気相成長により、２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１４を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５、ＰＳＧ膜１４及びＰＳＧ膜１３を順次異方性ドライエッチングし、ビアを形成する。（図示されてはいないが、ワード線との接続箇所及びソース線との接続箇所にもビアが形成される。）次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）膜１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明の横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路を完成する。
FIG. 42 (direction along the bit line, pp arrow cross-sectional view)
Next, a phosphosilicate glass (PSG) film 13 of about 200 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and the PSG film 13 existing above the flat surface of the Si layer 5 is removed and flattened. Next, a phosphosilicate glass (PSG) film 14 of about 200 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 15 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 15, the PSG film 14 and the PSG film 13 are sequentially subjected to anisotropic dry etching using a resist (not shown) as a mask layer. , Forming a via. (Although not shown, vias are also formed at connection points with word lines and connection points with source lines.) Next, the resist (not shown) is removed. Next, TiN 16 serving as a barrier metal is grown by sputtering. Next, a tungsten (W) film 17 is grown by chemical vapor deposition. Next, a conductive plug (W) 17 having a barrier metal (TiN) 16 embedded in the via is formed by chemical mechanical polishing (CMP). Next, an interlayer insulating film (SiOC) 18 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 18 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 15 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 19 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, and Cu is flatly embedded in the opening to form a Cu wiring 20 having a barrier metal (TaN) 19. Next, a silicon nitride film (Si 3 N 4 ) 21 serving as a Cu barrier insulating film is grown by chemical vapor deposition, and formed into a VEMDOSGOIN structure by two-stage epitaxial growth in the horizontal (horizontal) direction and vertical (vertical) direction of the present invention. A semiconductor integrated circuit including a NOR gate flash memory composed of a vertical N-channel MIS field effect transistor with a double side gate electrode having an SOI structure is completed.
図４３はシリコン（Ｓｉ）基板を使用し、横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜５、７〜１７、１９〜２１は図２と同じ物を、２９は導電膜（ＷＳｉ、ソース配線体）を示している。
同図においては、Ｓｉ層４直下に導電膜（ＷＳｉ、ソース配線体）が形成されていること以外は図２とほぼ同じＳＯＩ構造の２重側面ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタからなるＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソース線の抵抗を低減できるため、より高速化が可能である。
FIG. 43 shows a vertical N-channel MIS field effect transistor with a double side gate electrode having an SOI structure formed in a VEMDOSGOIN structure by two-stage epitaxial growth using a silicon (Si) substrate in a horizontal (horizontal) direction and a vertical (vertical) direction. 2 shows a part of a semiconductor integrated circuit including a NOR gate flash memory composed of 1 to 5, 7 to 17 and 19 to 21 which are the same as FIG. 2, and 29 is a conductive film (WSi, source wiring body) ).
In the figure, a vertical N-channel MIS field effect having a double side gate electrode having the same SOI structure as that in FIG. 2 except that a conductive film (WSi, source wiring body) is formed immediately below the Si layer 4. A memory cell of a NOR gate flash memory composed of a transistor is formed.
In this embodiment, substantially the same effect as in the first embodiment can be obtained, and the number of manufacturing steps is increased. However, since the resistance of the source line can be reduced, higher speed can be achieved.
図４４はシリコン（Ｓｉ）基板を使用し、横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部（ソース線に沿う方向）を示しており、１、２、４、５、７、８、１３〜２１は図３と同じ物を、３０はｐ＋型不純物領域、３１は導電膜（ＷＳｉ）を示している。
同図においては、導電膜（ＷＳｉ）３１が埋め込みシリコン酸化膜（ＳｉＯ２）６に置き換わって形成されていること及び導電膜（ＷＳｉ）３１直下にｐ＋型不純物領域３０を介して半導体基板１に接続されていること以外は図３とほぼ同じＳＯＩ構造の２重側面ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタからなるＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソース配線（接地電圧配線）を省略できるため、高集積化が可能となる。
FIG. 44 shows a vertical N-channel MIS field effect transistor with a double side gate electrode having an SOI structure formed in a VEMDOSGOIN structure by two-stage epitaxial growth using a silicon (Si) substrate in a horizontal (horizontal) direction and a vertical (vertical) direction. 3 shows a part of a semiconductor integrated circuit including a NOR gate flash memory constructed in the direction (direction along the source line). 1, 2, 4, 5, 7, 8, 13 to 21 are the same as those in FIG. , 30 are p + -type impurity regions, and 31 is a conductive film (WSi).
In the drawing, a conductive film (WSi) 31 is formed by replacing a buried silicon oxide film (SiO 2 ) 6, and the semiconductor substrate 1 is provided directly below the conductive film (WSi) 31 via a p + -type impurity region 30. A NOR gate flash memory memory cell comprising a vertical N-channel MIS field effect transistor having a double side gate electrode having the same SOI structure as that of FIG.
In this embodiment, substantially the same effect as in the first embodiment can be obtained, and the number of manufacturing steps is increased. However, since the source wiring (ground voltage wiring) can be omitted, high integration can be achieved.
図４５はシリコン（Ｓｉ）基板を使用し、横（水平）方向及び縦（垂直）方向４段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、７〜１７、１９〜２１は図２と同じ物を、３２はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層、３３はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層、３４はｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層、３５はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層を示している。
同図においては、Ｓｉ層４がＳｉＧｅ層３２に、Ｓｉ層５がＳｉＧｅ層３３、歪みＳｉ層３４及びＳｉＧｅ層３５に置き換わって形成されていること以外は図２とほぼ同じＳＯＩ構造の２重側面ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタからなるＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなＳｉ層を、上下から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、上下のＳｉＧｅ層から歪みＳｉ層（チャネル領域）の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。
FIG. 45 shows a vertical N-channel MIS field effect transistor with a double-sided gate electrode having an SOI structure formed in a VEMDOSGOIN structure using a silicon (Si) substrate by four-stage epitaxial growth in the horizontal (horizontal) direction and the vertical (vertical) direction. 2 shows a part of a semiconductor integrated circuit including a NOR gate flash memory constructed from the above, wherein 1-3, 7-17, 19-21 are the same as in FIG. 2, and 32 is a p-type lateral (horizontal) direction. Epitaxial SiGe layer 33 is a p-type longitudinal (vertical) epitaxial SiGe layer, 34 is a p-type longitudinal (vertical) epitaxial strained Si layer, and 35 is a p-type longitudinal (vertical) epitaxial SiGe layer. .
In the figure, the double layer of the SOI structure is the same as that of FIG. 2 except that the Si layer 4 is replaced with the SiGe layer 32 and the Si layer 5 is replaced with the SiGe layer 33, the strained Si layer 34 and the SiGe layer 35. A memory cell of a NOR gate flash memory composed of a vertical N-channel MIS field effect transistor having a side gate electrode is formed.
In this embodiment, substantially the same effect as in the first embodiment can be obtained, and a semiconductor layer having a structure in which a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from above and below can be formed. Since the lattice constant of the strained Si layer (channel region) can be increased from the SiGe layer, and the carrier mobility can be increased, higher speed can be achieved.
図４６はシリコン（Ｓｉ）基板を使用し、縦（垂直）方向エピタキシャル成長により形成した２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１、３、５、７〜１７、１９〜２１は図２と同じ物を示している。
同図においては、ＳＯＩ構造を形成するシリコン酸化膜（ＳｉＯ２）２が設けられずに直接半導体基板１にＳｉ層５が形成されていること以外は図２とほぼ同じ構造の２重側面ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタからなるＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては、製造工程は簡略化するが、半導体基板にソース領域を形成するため接合容量がつくので高速化にはやや劣るが、それ以外は第１の実施例とほぼ同じ効果を得ることができる。
FIG. 46 shows a semiconductor integrated circuit including a NOR gate flash memory using a silicon (Si) substrate and composed of vertical N-channel MIS field effect transistors with double side gate electrodes formed by vertical (vertical) epitaxial growth. A part is shown, and 1, 3, 5, 7 to 17, and 19 to 21 are the same as those in FIG.
In this figure, a double side gate having substantially the same structure as that shown in FIG. 2 except that the silicon oxide film (SiO 2 ) 2 forming the SOI structure is not provided and the Si layer 5 is directly formed on the semiconductor substrate 1. A NOR gate flash memory memory cell made of a vertical N-channel MIS field effect transistor having electrodes is formed.
In this embodiment, the manufacturing process is simplified. However, since the source region is formed on the semiconductor substrate, the junction capacitance is increased, so that the speed is somewhat inferior. However, the other effects are almost the same as those of the first embodiment. be able to.
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、ＥＣＲプラズマＣＶＤ法によっても、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、フラッシュメモリーのメモリーセルパターン形状に関し、極めて単純な長方形及び直方体のパターンを使用しているが、これに限定されず、さらに高集積化が可能なパターン形状を使用してもよい。
また上記実施例においては、ＮＯＲゲートのフラッシュメモリーを形成する場合を説明しているが、メモリーセルを直列接続するＮＡＮＤゲートのフラッシュメモリーを形成する場合に適用することも可能であるし、他の回路形式（ＡＮＤ方式，仮想接地方式等）に適用することも可能である。
In the above embodiment, chemical vapor deposition is used to grow the semiconductor layer, but the present invention is not limited to this, and the organic metal vapor deposition is performed by the ECR plasma CVD method or the molecular beam growth method (MBE). A phase growth method (MOCVD), an atomic layer crystal growth method (ALE), or any other crystal growth method may be used.
All of the above embodiments describe the case of forming an N-channel MIS field effect transistor, but a P-channel MIS field effect transistor may be formed.
The gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, the conductive film, and the like are not limited to the above embodiments, and any material may be used as long as it has similar characteristics. .
Further, in the above embodiment, regarding the memory cell pattern shape of the flash memory, an extremely simple rectangular and rectangular parallelepiped pattern is used. However, the present invention is not limited to this, and a pattern shape capable of further high integration is used. Also good.
In the above embodiment, the case of forming a NOR gate flash memory has been described. However, the present invention can be applied to the case of forming a NAND gate flash memory in which memory cells are connected in series. It is also possible to apply to circuit forms (AND method, virtual ground method, etc.).
本願発明のＳＯＩ基板に形成したＭＩＳ電界効果トランジスタのチャネル領域は、すべてＳｉ半導体層で形成しているが、化合物半導体層によるＳＯＩ（この場合は、広義のＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒを意味する）構造にＭＩＳ電界効果トランジスタのチャネル領域を形成することも可能である。
また本発明のＳＯＩ構造の２重側面ゲート電極を有する縦型のＭＩＳ電界効果トランジスタの構造は、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）にも使用可能である。
また本発明の半導体装置はフラッシュメモリーとしてばかりでなく、システムＬＳＩに搭載される半導体記憶装置として使用することも可能である。
The channel region of the MIS field-effect transistor formed on the SOI substrate of the present invention is entirely formed of an Si semiconductor layer, but the SOI (compound semiconductor on insulator in this case means) MIS structure using a compound semiconductor layer. It is also possible to form a channel region of a field effect transistor.
In addition, the structure of the vertical MIS field-effect transistor having the double-sided gate electrode of the SOI structure according to the present invention can be used in EPROM (Electrically Programmable Read Only Memory) and EEPROM (Electrically Erasable and Programmable Read Only). .
The semiconductor device of the present invention can be used not only as a flash memory but also as a semiconductor memory device mounted on a system LSI.
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン酸化膜（ＳｉＯ２）
３ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
４ ｐ型の横（水平）方向エピタキシャルＳｉ層
５ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
６ 埋め込みシリコン酸化膜（ＳｉＯ２）
７ ｎ＋型ソース領域
８ ｎ＋型ドレイン領域
９ 第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）
１０ フローティングゲート電極（ｐｏｌｙＳｉ）
１１ 第２のゲート酸化膜（ＳｉＯ２）
１２ コントロールゲート電極（ＷＳｉ、ワード線）
１３ 燐珪酸ガラス（ＰＳＧ）膜
１４ 燐珪酸ガラス（ＰＳＧ）膜
１５ シリコン窒化膜（Ｓｉ３Ｎ４）
１６ バリアメタル（ＴｉＮ）
１７ 導電プラグ（Ｗ）
１８ 層間絶縁膜（ＳｉＯＣ）
１９ バリアメタル（ＴａＮ）
２０ Ｃｕ配線（Ｃｕシード層含む）
２１ バリア絶縁膜（Ｓｉ３Ｎ４）
２２ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２３ 選択化学気相成長導電膜（Ｗ）
２４ 選択化学気相成長導電膜（Ｗ）
２５ バリアメタル（ＴｉＮ）
２６ シリコン酸化膜（ＳｉＯ２）
２７ シリコン窒化膜（Ｓｉ３Ｎ４）
２８ 選択化学気相成長導電膜（Ｗ）
２９ 導電膜（ＷＳｉ、ソース配線体）
３０ ｐ＋型不純物領域
３１ 導電膜（ＷＳｉ）
３２ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
３３ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
３４ ｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層
３５ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
1 p-type silicon (Si) substrate 2 silicon oxide film (SiO 2 )
3 Silicon nitride film in element isolation region (Si 3 N 4 )
4 p-type lateral (horizontal) direction epitaxial Si layer 5 p-type longitudinal (vertical) direction epitaxial Si layer 6 buried silicon oxide film (SiO 2 )
7 n + type source region 8 n + type drain region 9 First gate oxide film (tunnel oxide film, SiO 2 )
10 Floating gate electrode (polySi)
11 Second gate oxide film (SiO 2 )
12 Control gate electrode (WSi, word line)
13 Phosphorsilicate glass (PSG) film 14 Phosphorsilicate glass (PSG) film 15 Silicon nitride film (Si 3 N 4 )
16 Barrier metal (TiN)
17 Conductive plug (W)
18 Interlayer insulation film (SiOC)
19 Barrier metal (TaN)
20 Cu wiring (including Cu seed layer)
21 Barrier insulating film (Si 3 N 4 )
22 p-type vertical (vertical) epitaxial Si layer 23 selective chemical vapor deposition conductive film (W)
24 Selective chemical vapor deposition conductive film (W)
25 Barrier metal (TiN)
26 Silicon oxide film (SiO 2 )
27 Silicon nitride film (Si 3 N 4 )
28 Selective chemical vapor deposition conductive film (W)
29 Conductive film (WSi, source wiring body)
30 p + type impurity region 31 conductive film (WSi)
32 p-type lateral (horizontal) epitaxial SiGe layer 33 p-type longitudinal (vertical) epitaxial SiGe layer 34 p-type longitudinal (vertical) epitaxial strained Si layer 35 p-type longitudinal (vertical) epitaxial SiGe layer
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Publications (2)
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| JP2013122976A true JP2013122976A (en) | 2013-06-20 |
| JP5715037B2 JP5715037B2 (en) | 2015-05-07 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP5715037B2 (en) | 2015-05-07 |
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|
| A977 | Report on retrieval |
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