JP2011160617A - Zソース昇圧回路 - Google Patents
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Abstract
【課題】スイッチング素子のオン、オフのデューティが一定のままキャリア周期が変化する場合に発生する損失増大などを回避することが可能なZソース昇圧回路を提供することを目的とする。
【解決手段】Zソース回路11と、スイッチング素子13〜18を備えてZソース昇圧回路1を構成し、キャリア周期が長くなると1キャリア周期当たりの短絡回数が増えるように、又は、キャリア周期が長くなっても1キャリア周期当たりの短絡回数を増やさずにキャリア周期が最も長くなるときの短絡回数がキャリア周期が最も短くなるときの短絡回数よりも多くなるように、1キャリア周期当たりの短絡回数を設定し、その1キャリア周期当たりの短絡回数になるようにスイッチング素子13〜18のオン、オフを制御する。
【選択図】図1
【解決手段】Zソース回路11と、スイッチング素子13〜18を備えてZソース昇圧回路1を構成し、キャリア周期が長くなると1キャリア周期当たりの短絡回数が増えるように、又は、キャリア周期が長くなっても1キャリア周期当たりの短絡回数を増やさずにキャリア周期が最も長くなるときの短絡回数がキャリア周期が最も短くなるときの短絡回数よりも多くなるように、1キャリア周期当たりの短絡回数を設定し、その1キャリア周期当たりの短絡回数になるようにスイッチング素子13〜18のオン、オフを制御する。
【選択図】図1
Description
本発明は、直流電源の正極側及び負極側にそれぞれリアクトル及びコンデンサが接続され、直流電源の電圧を昇圧するZソース昇圧回路に関する。
図14は、既存のZソース昇圧回路を示す図である。
図14に示すZソース昇圧回路10は、Zソース回路11と、そのZソース回路11の出力側に接続されるインバータ回路12とを備えて構成されている。
図14に示すZソース昇圧回路10は、Zソース回路11と、そのZソース回路11の出力側に接続されるインバータ回路12とを備えて構成されている。
インバータ回路12は、スイッチング素子13〜18と、それらスイッチング素子13〜18にそれぞれ逆並列接続されるフリーホイールダイオード19〜24とを備えて構成されている。スイッチング素子13、14は互いに直列接続され、インバータ回路12のU相の上下アームを構成している。スイッチング素子15、16は互いに直列接続され、インバータ回路12のV相の上下アームを構成している。スイッチング素子17、18は互いに直列接続され、インバータ回路12のW相の上下アームを構成している。各相に互いに位相が120度ずつ異なる電圧が供給されるようにスイッチング素子13〜18のそれぞれのオン、オフがPWM制御されることにより、インバータ回路12の出力側に接続される3相モータ25が駆動される。
Zソース回路11は、直流電源26の正極側に接続されたリアクトル27と、直流電源26の負極側に接続されたリアクトル28と、リアクトル27の入力側とリアクトル28の出力側との間に設けられるコンデンサ29と、リアクトル27の出力側とリアクトル28の入力側との間に設けられるコンデンサ30と、リアクトル27と直流電源26の正極側との間に設けられるフリーホイールダイオード31とを備えて構成されている。スイッチング素子13〜18がそれぞれ指令値とキャリア(基準三角波)との比較によるPWM制御でオン、オフするインバータ動作からU相、V相、及びW相のうちの何れかの相の各スイッチング素子が共にオンする短絡動作になると、コンデンサ29、30がそれぞれ放電され、リアクトル27、28それぞれにエネルギーが蓄積される。次に、短絡していた相のどちらか一方のスイッチング素子がオフしてインバータ動作に戻ると、リアクトル27、28それぞれに蓄積されていたエネルギーが放出され、コンデンサ29、30がそれぞれ充電される。これにより、直流電源26の電圧が昇圧され、インバータ回路12に出力される。
このように構成されるZソース昇圧回路10は、インバータ回路12を構成するスイッチング素子の他に昇圧用のスイッチング素子を備えていない分、スイッチング損失を低減することができ、高出力及び高効率を実現することができる。
ところで、上述のように構成されるZソース昇圧回路10において、出力電圧の低下を抑えるために、ゼロ電圧ベクトル期間であるキャリアの山又は谷で短絡動作を行うものがある(例えば、特許文献1参照)。
また、上述のように構成されるZソース昇圧回路10において、コンデンサ29、30それぞれにかかるリップル電圧を低減して3相モータ25の駆動制御の精度を向上させるために、キャリアの山又は谷での短絡動作時に検出されるコンデンサ29、30の電圧の移動平均に基づいてインバータ回路12の動作制御を行うものがある(例えば、特許文献2参照)。
また、上述のように構成されるZソース昇圧回路10において、電圧ベクトルの切り替え時で短絡動作を行うものがある(例えば、特許文献3参照)。
しかしながら、上述のように構成されるZソース昇圧回路10において、インバータ回路12に発生する損失や3相モータ25の駆動制御性の観点から3相モータ25の回転数やトルクなどに合わせてスイッチング素子13〜18のオン、オフのデューティ一定のままキャリア周波数を変化させると、リアクトル27、28における損失(銅損)の増大や3相モータ25の制御性の悪化という問題が発生する。
例えば、スイッチング素子13〜18のオン、オフのデューティは一定のままキャリア周波数が低くなる場合、すなわち、スイッチング素子13〜18のオン、オフのデューティが一定のままキャリア周期が長くなる場合、リアクトル27、28にそれぞれエネルギーが蓄積される時間やリアクトル27、28からそれぞれエネルギーが放出される時間が長くなるため、リアクトル27、28にそれぞれ流れる電流ILの変化が大きくなる。例えば、図15に示すように1キャリア周期Tcが2倍になる場合では、リアクトル27、28にそれぞれ流れるリップル電流Irrも2倍になる。このように、リアクトル27、28にそれぞれ流れる電流ILの変化が大きくなるため、リアクトル27、28に生じる損失が増大してしまうという問題やフリーホイールダイオード31によりリアクトル27、28の電流が零に停滞する不連続電流モードになり、出力電圧・昇圧電圧制御性が悪化するという問題がある。
また、例えば、スイッチング素子13〜18のオン、オフのデューティは一定のままキャリア周波数が高くなる場合、すなわち、スイッチング素子13〜18のオン、オフのデューティは一定のままキャリア周期が短くなる場合、単位時間当りの短絡回数が増加するため、スイッチング損失が増大するという問題がある。
そこで、本発明では、キャリア周期が変化する場合に発生する損失増大などを回避することが可能なZソース昇圧回路を提供することを目的とする。
本発明のZソース昇圧回路は、直流電源の正極側に接続された第1リアクトルと、前記直流電源の負極側に接続された第2リアクトルと、前記第1リアクトルの入力側と前記第2リアクトルの出力側との間に設けられる第1コンデンサと、前記第1リアクトルの出力側と前記第2リアクトルの入力側との間に設けられる第2コンデンサとを備えたZソース回路と、スイッチング素子を備え、そのスイッチング素子がオンすることにより前記Zソース回路の出力側を短絡させるスイッチング回路と、キャリア周期を設定するキャリア周期設定部と、前記キャリア周期設定部により設定されたキャリア周期が長くなると1キャリア周期当たりの短絡回数が増えるように、又は、前記キャリア周期設定部により設定されたキャリア周期が長くなっても1キャリア周期当たりの短絡回数を増やさずに前記キャリア周期設定部により設定されるキャリア周期が最も長くなるときの短絡回数が、前記キャリア周期設定部により設定されるキャリア周期が最も短くなるときの短絡回数よりも多くなるように、1キャリア周期当たりの短絡回数を設定する短絡回数設定部と、前記短絡回数設定部により設定された1キャリア周期当たりの短絡回数になるように前記スイッチング素子のオン、オフを制御する制御手段とを備える。
これにより、キャリア周期が長くなる場合でも、第1及び第2リアクトルそれぞれにエネルギーが蓄積される時間や第1及び第2リアクトルからそれぞれエネルギーが放出される時間が過度に長くなることを抑制することができるため、第1及び第2リアクトルにそれぞれ流れるリップル電流が大きくならず第1及び第2リアクトルに発生する損失や不連続電流モードを回避することができる。また、キャリア周期が短くなる場合でも、単位時間当りの短絡回数が過度に多くなることを抑制することができるため、スイッチング損失の増加を回避することができる。
また、前記制御手段は、前記Zソース回路の出力側の各短絡時間が互いに全て同じ長さになるように前記スイッチング素子のオン、オフの制御を行うように構成してもよい。
また、前記制御手段は、前記スイッチング素子のオン、オフのデューティが一定のまま、前記短絡回数設定部により設定された1キャリア周期当たりの短絡回数になるように前記スイッチング素子のオン、オフを制御するように構成してもよい。
また、前記制御手段は、前記スイッチング素子のオン、オフのデューティが一定のまま、前記短絡回数設定部により設定された1キャリア周期当たりの短絡回数になるように前記スイッチング素子のオン、オフを制御するように構成してもよい。
また、前記短絡回数設定部は、前記短絡回数が前記キャリア周期に対して定数が1の比例関係となるように前記短絡回数を設定するように構成してもよい。
また、前記スイッチング回路は、複数のスイッチング素子を備え、それらスイッチング素子がそれぞれオン、オフすることにより、前記Zソース回路の出力を交流に変換するインバータ回路として構成してもよい。
また、前記スイッチング回路は、複数のスイッチング素子を備え、それらスイッチング素子がそれぞれオン、オフすることにより、前記Zソース回路の出力を交流に変換するインバータ回路として構成してもよい。
また、前記第1リアクトル及び前記第2リアクトルはコアを共有するように構成してもよい。
本発明によれば、直流電源の正極側及び負極側にそれぞれリアクトル及びコンデンサが接続され、直流電源の電圧を昇圧するZソース昇圧回路において、キャリア周期が変化する場合に発生する損失増大などを回避することができる。
以下、図面を参照しながら本発明の実施形態を説明する。
図1は、本発明の実施形態のZソース昇圧回路を示す図である。なお、図14に示す構成と同じ構成には同じ符号を付している。また、本実施形態のZソース昇圧回路は、例えば、電気自動車やハイブリッド自動車などの車両の駆動用モータを駆動するための回路に適用可能とする。
図1は、本発明の実施形態のZソース昇圧回路を示す図である。なお、図14に示す構成と同じ構成には同じ符号を付している。また、本実施形態のZソース昇圧回路は、例えば、電気自動車やハイブリッド自動車などの車両の駆動用モータを駆動するための回路に適用可能とする。
図1に示すZソース昇圧回路1は、直流電源26の電源電圧V0を昇圧するZソース回路11と、そのZソース回路11の出力側に接続されるインバータ回路12(スイッチング回路)と、インバータ回路12の動作を制御する制御部2(CPUなど)とを備えて構成されている。
インバータ回路12は、スイッチング素子(例えば、IGBT(Insulated Gate Bipolar Transistor))13〜18と、それらスイッチング素子13〜18にそれぞれ逆並列接続されるフリーホイールダイオード19〜24とを備えて構成されている。スイッチング素子13、14は互いに直列接続され、インバータ回路12のU相の上下アームを構成している。スイッチング素子15、16は互いに直列接続され、インバータ回路12のV相の上下アームを構成している。スイッチング素子17、18は互いに直列接続され、インバータ回路12のW相の上下アームを構成している。各相に互いに位相が120度ずつ異なる電圧が出力されるようにスイッチング素子13〜18のそれぞれのオン、オフがPWM制御されることにより、インバータ回路12の出力側に接続される3相モータ25が駆動される。
Zソース回路11は、直流電源26の正極側に接続されたリアクトル27(第1リアクトル)と、直流電源26の負極側に接続されたリアクトル28(第2リアクトル)と、リアクトル27の入力側とリアクトル28の出力側との間に設けられるコンデンサ29(第1コンデンサ)と、リアクトル27の出力側とリアクトル28の入力側との間に設けられたコンデンサ30(第2コンデンサ)と、直流電源26の正極側とリアクトル27との間に設けられるフリーホイールダイオード31とを備えて構成されている。なお、リアクトル27、28は共通のコアを有して電磁的に結合させてもよく、このように構成する場合はZソース昇圧回路1を小型化することができる。本実施形態では、インバータ動作からU相、V相、及びW相の全ての相の各スイッチング素子が共にオンして短絡する短絡動作になると、コンデンサ29、30がそれぞれ放電され、リアクトル27、28それぞれにエネルギーが蓄積される。次に、各相のどちらか一方のスイッチング素子がオフしてインバータ動作に戻ると、リアクトル27、28それぞれに蓄積されていたエネルギーが放出され、コンデンサ29、30がそれぞれ充電される。これにより、直流電源26の電圧が昇圧される。
図2は、制御部2の機能ブロック構成例を示す図である。
図2に示す制御部2は、電流指令値算出部3と、電流フィードバック制御部4と、デューティ算出部5と、キャリア周波数設定部6と、短絡回数設定部7と、ゲート信号生成部8とを備えて構成されている。
図2に示す制御部2は、電流指令値算出部3と、電流フィードバック制御部4と、デューティ算出部5と、キャリア周波数設定部6と、短絡回数設定部7と、ゲート信号生成部8とを備えて構成されている。
電流指令値算出部3は、外部から入力されるモータトルク指令値に基づいて、dq座標におけるモータ電流指令値Id*、Iq*を求める。例えば、電流指令値算出部3は、車両のアクセルの状態に応じたモータトルク指令値に対応するモータ電流指令値Id*、Iq*を、トルク指令値とモータ電流指令値Id*、Iq*とが対応するマップから求める。
電流フィードバック制御部4は、モータ電流指令値Id*、Iq*と、インバータ回路12のU相から3相モータ25に流れる電流の検出値Iuと、インバータ回路12のW相から3相モータ25に流れる電流の検出値Iwと、3相モータ25のロータの基準位置からの移動角度を示すモータ角度検出値θとに基づいて、U相、V相、W相それぞれに対する出力電圧指令値Vu*、Vv*、Vw*を算出する。
デューティ算出部5は、出力電圧指令値Vu*、Vv*、Vw*と、コンデンサ29又はコンデンサ30にかかる電圧であるコンデンサ電圧検出値Vcと、電源電圧V0とに基づいて、電圧デューティDa〜Dd、短絡デューティDst、及び状態信号modeを算出する。
キャリア周波数設定部6は、外部から入力されるモータトルク指令値及びモータ回転数指令値に基づいて、キャリア周波数fcを求める。例えば、キャリア周波数設定部6は、車両のアクセルの状態に応じたモータトルク指令値及びモータ回転数指令値に対応するキャリア周波数fcを、モータトルク指令値及びモータ回転数指令値とキャリア周波数fcとが対応するマップから求める。
短絡回数設定部7は、キャリア周波数fcに基づいて、短絡回数snを求める。例えば、短絡回数設定部7は、キャリア周波数fcが1/n倍になると、短絡回数snをn倍にする。
ゲート信号生成部8は、電圧デューティDa〜Dd、短絡デューティDst、状態信号mode、キャリア周波数fc、及び短絡回数snに基づいて、スイッチング素子13のゲートに入力されるゲート信号GuP、スイッチング素子14のゲートに入力されるゲート信号GuN、スイッチング素子15のゲートに入力されるゲート信号GvP、スイッチング素子16のゲートに入力されるゲート信号GvN、スイッチング素子17のゲートに入力されるゲート信号GwP、及びスイッチング素子18のゲートに入力されるゲート信号GwNを生成する。
図3は、電流フィードバック制御部4の機能ブロック構成例を示す図である。
図3に示す電流フィードバック制御部4は、3相−dq座標変換部33と、減算部34、35と、PI制御部36、37と、dq座標−3相変換部38とを備えて構成されている。
図3に示す電流フィードバック制御部4は、3相−dq座標変換部33と、減算部34、35と、PI制御部36、37と、dq座標−3相変換部38とを備えて構成されている。
3相−dq座標変換部33は、モータ電流検出値Iu、Iwにより3相にそれぞれ流れる電流Iu、Iv、Iwを算出し、それら電流Iu、Iv、Iwをモータ角度検出値θに基づいてdq座標に対応する電流Id、Iqに変換する。
減算部34は、モータ電流指令値Id*から電流Idを減算し、差分ΔIdを出力する。
減算部35は、モータ電流指令値Iq*から電流Iqを減算し、差分ΔIqを出力する。
減算部35は、モータ電流指令値Iq*から電流Iqを減算し、差分ΔIqを出力する。
PI制御部36は、差分ΔIdがゼロになるような電圧指令値VdをPI演算により求める。
PI制御部37は、差分ΔIqがゼロになるような電圧指令値VqをPI演算により求める。
PI制御部37は、差分ΔIqがゼロになるような電圧指令値VqをPI演算により求める。
dq座標−3相変換部38は、電圧指令値Vd、Vqをモータ角度検出値θに基づいて3相に対応する出力電圧指令値Vu*、Vv*、Vw*に変換する。
図4は、デューティ算出部5の機能ブロック構成例を示す図である。
図4は、デューティ算出部5の機能ブロック構成例を示す図である。
図4に示すデューティ算出部5は、電圧フィードバック制御部39と、正規化部40と、大小関係振り分け部41と、デューティ算出部42と、デューティ補正部43とを備えて構成されている。
電圧フィードバック制御部39は、コンデンサ電圧検出値Vc及び電源電圧V0に基づいて、短絡時間デューティDstを求める。
正規化部40は、電圧指令値Vu**=出力電圧指令値Vu*/(直流電圧指令値Vin*/2)、電圧指令値Vv**=出力電圧指令値Vv*/(直流電圧指令値Vin*/2)、電圧指令値Vw**=出力電圧指令値Vw*/(直流電圧指令値Vin*/2)をそれぞれ演算する。
正規化部40は、電圧指令値Vu**=出力電圧指令値Vu*/(直流電圧指令値Vin*/2)、電圧指令値Vv**=出力電圧指令値Vv*/(直流電圧指令値Vin*/2)、電圧指令値Vw**=出力電圧指令値Vw*/(直流電圧指令値Vin*/2)をそれぞれ演算する。
大小関係振り分け部41は、電圧指令値Vu**、Vv**、Vw**のうち、最も大きいものをVmax*とし、2番目に大きいものをVmid*とし、最も小さいものをVmin*とするとともに、図4(b)に示す大小関係−mode対応表に基づいてVmax*、Vmid*、Vmin*に対応する状態信号modeを求める。例えば、Vmax*=Vu**(U)、Vmid*=Vv**(V)、Vmin*=Vw**(W)のとき、状態信号mode=「1」になる。
デューティ算出部42は、Da*=(1+Vmin*)/2、Db*=(Vmid*−Vmin*)/2、Dc*=(Vmax*−Vmid*)/2、Dd*=(1−Vmax*)/2をそれぞれ演算する。
デューティ補正部43は、電圧デューティDa=電圧デューティDd=(Da*+Db*−短絡デューティDst)/2、電圧デューティDb=Db*、電圧デューティDc=Dc*をそれぞれ演算する。
図5は、電圧フィードバック制御部39の機能ブロック構成例を示す図である。
図5に示す電圧フィードバック制御部39は、コンデンサ電圧指令値算出部44と、減算部45と、PID制御部46とを備えて構成されている。
図5に示す電圧フィードバック制御部39は、コンデンサ電圧指令値算出部44と、減算部45と、PID制御部46とを備えて構成されている。
コンデンサ電圧指令値算出部44は、コンデンサ電圧指令値Vc*=(直流電圧指令値Vin*−電源電圧V0)/2を演算する。
減算部45は、コンデンサ電圧指令値Vc*からコンデンサ電圧検出値Vcを減算し、差分ΔVcを出力する。
減算部45は、コンデンサ電圧指令値Vc*からコンデンサ電圧検出値Vcを減算し、差分ΔVcを出力する。
PID制御部46は、差分ΔVcがゼロになるような短絡デューティDstをPID演算により求める。
図6(a)は、ゲート信号生成部8の機能ブロック構成例を示す図である。
図6(a)は、ゲート信号生成部8の機能ブロック構成例を示す図である。
図6(a)に示すゲート信号生成部8は、出力時間算出部47と、最大・中間・最小相ゲート信号生成部48と、UVW相ゲート信号生成部49とを備えて構成されている。
出力時間算出部47は、出力時間Ta=電圧デューティDa/(キャリア周波数fc/2)、出力時間Tb=電圧デューティDb/(キャリア周波数fc/2)、出力時間Tc=電圧デューティDc/(キャリア周波数fc/2)、出力時間Td=電圧デューティDd/(キャリア周波数fc/2)、及び出力短絡時間Tst=短絡デューティDst/(キャリア周波数fc/2)を算出する。
出力時間算出部47は、出力時間Ta=電圧デューティDa/(キャリア周波数fc/2)、出力時間Tb=電圧デューティDb/(キャリア周波数fc/2)、出力時間Tc=電圧デューティDc/(キャリア周波数fc/2)、出力時間Td=電圧デューティDd/(キャリア周波数fc/2)、及び出力短絡時間Tst=短絡デューティDst/(キャリア周波数fc/2)を算出する。
最大・中間・最小相ゲート信号生成部48は、予め短絡回数snに応じたゲート信号生成パターン(スイッチング素子13〜18にそれぞれ対応するゲート信号のパターン)を記憶しており、短絡回数設定部7により求められた短絡回数snに応じたゲート信号生成パターンを読み出すとともに、その読み出したゲート信号生成パターンに出力時間Ta〜Td及び出力短絡時間Tstを当てはめてゲート信号GmaxP、GmaxN、GmidP、GmidN、GminP、GminNを生成する。
図7に示すゲート信号生成パターン例は、1キャリア周期Tcにおいて短絡回数snが2回のときに使用されるゲート信号生成パターンであり、キャリアの山と谷にそれぞれ短絡を入れている。すなわち、図7に示すゲート信号生成パターン例は、短絡時間が1キャリア周期Tcにおいて「Tst」ずつ「Ta+Tb+Tc+Td」間隔で分散されている。
また、図8に示すゲート信号生成パターン例は、1キャリア周期Tcにおいて短絡回数snが4回のときに使用されるゲート信号生成パターンであり、キャリアの山と谷及び中間相の電圧ベクトルの切り替え時にそれぞれ短絡を入れている。すなわち、図8に示すゲート信号生成パターン例は、短絡時間が1キャリア周期Tcにおいて「Tst/2」ずつ「Ta+Tb」又は「Tc+Td」間隔で分散されている。
また、図9に示すゲート信号生成パターン例は、1キャリア周期Tcにおいて短絡回数snが6回のときに使用されるゲート信号生成パターンであり、最大・中間・最小相のそれぞれの電圧ベクトルの切り替え時においてそれぞれ短絡を入れている。すなわち、図9に示すゲート信号生成パターン例は、短絡時間が1キャリア周期Tcにおいて「Tst/3」ずつ「Ta+Ta」、「Tb」、「Tc」、又は「Td+Td」間隔で分散されている。
また、図10に示すゲート信号生成パターン例は、1キャリア周期Tcにおいて短絡回数snが8回のときに使用されるゲート信号生成パターンであり、短絡時間を均等にかつ一定間隔で分散させた後、残りのTa、Tb、Tc、及びTdを配置していく。すなわち、図10に示すゲート信号生成パターン例は、短絡時間が1キャリア周期Tcにおいて「Tst/4」ずつ「Ta+Tb」、「Tb」、「Tc」、又は「Tc+Td」間隔で分散されている。
このように、ゲート信号生成パターンは、単位時間当りの短絡回数snを一定に保ちながら短絡時間がキャリア周期Tcにおいて均等にかつ一定間隔で分散することが可能なパターンであれば、特に限定されない。
なお、短絡回数snが10回以上のときは、図10に示すゲート信号生成パターンのように、短絡時間を均等にかつ一定間隔で分散させた後、残りのTa、Tb、Tc、及びTdを配置していくように構成してもよい。
UVW相ゲート信号生成部49は、図6(b)に示すmode−ゲート信号対応表に基づいて状態信号modeに対応するゲート信号GuP、GuN、GvP、GvN、GwP、GwNを求める。例えば、状態信号modeが「1」のとき、Gmax=Gu、Gmid=Gv、Gw=Gminになるため、GuP=GmaxP、GuN=GmaxN、GvP=GmidP、GvN=GmidN、GwP=GminP、GwN=GminNが求められる。
なお、ゲート信号GuP、GuN、GvP、GvN、GwP、GwNの生成動作は、1キャリア周期Tc(=1/キャリア周波数fc)毎に繰り返し行われるものとする。
このように、本実施形態のZソース昇圧回路1は、単位時間当りの短絡回数snを一定に保ちながら短絡時間をキャリア周期Tcにおいて均等にかつ一定間隔で分散させている。すなわち、キャリア周期Tcが長くなると1キャリア周期Tc当たりの短絡回数snが増えるように、又は、キャリア周期Tcが長くなっても1キャリア周期Tc当たりの短絡回数snを増やさずにキャリア周期Tcが最も長くなるときの短絡回数snが、キャリア周期Tcが最も短くなるときの短絡回数snよりも多くなるように、1キャリア周期Tc当たりの短絡回数snを設定している。これにより、スイッチング素子13〜18のオン、オフのデューティが一定のままキャリア周期Tcが長くなる場合でも、リアクトル27、28それぞれにエネルギーが蓄積される時間やリアクトル27、28からそれぞれエネルギーが放出される時間が過度に長くなることを抑制することができるため、リアクトル27、28にそれぞれ流れるリップル電流Irrが大きくならずリアクトル27、28に発生する損失や不連続電流モードを回避することができる。例えば、図11に示すようにキャリア周期Tcが2倍になるとき、短絡回数snを2倍にしながら短絡時間を1キャリア周期Tcにおいて均等にかつ一定間隔で分散させて、リアクトル27、28に発生する損失や不連続電流モードを回避している。また、スイッチング素子13〜18のオン、オフのデューティが一定のままキャリア周期Tcが長くなる場合、コンデンサ29、30それぞれの充放電時間が過度に長くなることを抑制することができるため、コンデンサ電圧検出値Vcの変化が大きくならず3相モータ25の制御性の悪化を回避することができる。また、スイッチング素子13〜18のオン、オフのデューティが一定のまま1キャリア周期Tcが短くなる場合でも、単位時間当りの短絡回数snが過度に多くなることを抑制することができるため、インバータ回路12内のスイッチング損失の増加を回避することができる。また、スイッチング素子13〜18のオン、オフのデューティが一定のまま1キャリア周期Tcが短くなる場合、1回当りの短絡時間が過度に短くなることを抑制することができるため、スイッチング素子13〜18の動作遅れにより短絡動作が不安定になり3相モータ25の制御性が悪化することを回避することができる。
このように、本実施形態のZソース昇圧回路1は、単位時間当りの短絡回数snを一定に保ちながら短絡時間をキャリア周期Tcにおいて均等にかつ一定間隔で分散させている。すなわち、キャリア周期Tcが長くなると1キャリア周期Tc当たりの短絡回数snが増えるように、又は、キャリア周期Tcが長くなっても1キャリア周期Tc当たりの短絡回数snを増やさずにキャリア周期Tcが最も長くなるときの短絡回数snが、キャリア周期Tcが最も短くなるときの短絡回数snよりも多くなるように、1キャリア周期Tc当たりの短絡回数snを設定している。これにより、スイッチング素子13〜18のオン、オフのデューティが一定のままキャリア周期Tcが長くなる場合でも、リアクトル27、28それぞれにエネルギーが蓄積される時間やリアクトル27、28からそれぞれエネルギーが放出される時間が過度に長くなることを抑制することができるため、リアクトル27、28にそれぞれ流れるリップル電流Irrが大きくならずリアクトル27、28に発生する損失や不連続電流モードを回避することができる。例えば、図11に示すようにキャリア周期Tcが2倍になるとき、短絡回数snを2倍にしながら短絡時間を1キャリア周期Tcにおいて均等にかつ一定間隔で分散させて、リアクトル27、28に発生する損失や不連続電流モードを回避している。また、スイッチング素子13〜18のオン、オフのデューティが一定のままキャリア周期Tcが長くなる場合、コンデンサ29、30それぞれの充放電時間が過度に長くなることを抑制することができるため、コンデンサ電圧検出値Vcの変化が大きくならず3相モータ25の制御性の悪化を回避することができる。また、スイッチング素子13〜18のオン、オフのデューティが一定のまま1キャリア周期Tcが短くなる場合でも、単位時間当りの短絡回数snが過度に多くなることを抑制することができるため、インバータ回路12内のスイッチング損失の増加を回避することができる。また、スイッチング素子13〜18のオン、オフのデューティが一定のまま1キャリア周期Tcが短くなる場合、1回当りの短絡時間が過度に短くなることを抑制することができるため、スイッチング素子13〜18の動作遅れにより短絡動作が不安定になり3相モータ25の制御性が悪化することを回避することができる。
なお、上記実施形態では、短絡動作時、U相、V相、及びW相を全て短絡する構成であるが、短絡動作時、U相、V相、及びW相の何れか1相又は2相を短絡するように構成してもよい。
また、フリーホイールダイオード31に、不連続電流モードの解消や回生動作の対応のためのスイッチング素子(例えば、IGBT)を逆並列接続して、直流電源26の正極側とリアクトル27との間に設けてもよい。
また、インバータ回路12の相数をn(n>3)以上になるように構成してもよい。また、インバータ回路12と同じ構成のインバータ回路をインバータ回路12に並列に1以上接続するように構成してもよい。
また、図12に示すZソース回路11のように、リアクトル27、28がコアを共有するように回路構成を変更してもよい。なお、図12に示すZソース回路11は直流電源26の負極側に設けられる構成であるが、この構成に限定されない。例えば、図12に示すZソース回路11を直流電源26の正極側に設けてもよい。また、図12に示すZソース回路11のリアクトル27を直流電源26の正極側に設け、図12に示すZソース回路11のリアクトル28を直流電源26の負極側に設けてもよい。また、直流電源26は、電気二重層キャパシタ(EDLC(Electric double−layer capacitor))、燃料電池(FC(Fuel Cell))、又は太陽光発電器を採用してもよい。
また、図13に示すように、インバータ回路12の代わりに、直流電源26の電圧を昇圧して負荷50へ出力するためのスイッチング回路51(例えば、スイッチング素子とそのスイッチング素子に逆並列接続されるフリーホイールダイオードとからなるスイッチング回路)を備えるように構成してもよい。
また、キャリア周期がn倍になったら短絡回数をn倍にするというように比例関係であることに限定されず、例えば2次曲線的な関係になっていてもよい。
また、キャリア周期がn倍になったら短絡回数をn倍にする代わりに、キャリア周期が1.5になったら短絡回数を2倍にし、2.5倍になったら短絡回数を3倍にするようにしてもよい。
また、キャリア周期がn倍になったら短絡回数をn倍にする代わりに、キャリア周期が1.5になったら短絡回数を2倍にし、2.5倍になったら短絡回数を3倍にするようにしてもよい。
また、キャリア周期がn倍になったら短絡回数をn倍にするというように、基準となるキャリア周期を設定しておくのではなく、キャリア周期がどの範囲にある場合には短絡回数は何回というように、キャリア周期と短絡回数との関係を予め定めておくマップ又は計算式を有していてもよい。
1 Zソース昇圧回路
2 制御部
3 電流指令値算出部
4 電流フィードバック制御部
5 デューティ算出部
6 キャリア周波数設定部
7 短絡回数設定部
8 ゲート信号生成部
10 Zソース昇圧回路
11 Zソース回路
12 インバータ回路
13〜18 スイッチング素子
19〜24 フリーホイールダイオード
25 3相モータ
26 直流電源
27、28 リアクトル
29、30 コンデンサ
31 フリーホイールダイオード
2 制御部
3 電流指令値算出部
4 電流フィードバック制御部
5 デューティ算出部
6 キャリア周波数設定部
7 短絡回数設定部
8 ゲート信号生成部
10 Zソース昇圧回路
11 Zソース回路
12 インバータ回路
13〜18 スイッチング素子
19〜24 フリーホイールダイオード
25 3相モータ
26 直流電源
27、28 リアクトル
29、30 コンデンサ
31 フリーホイールダイオード
Claims (6)
- 直流電源の正極側に接続された第1リアクトルと、前記直流電源の負極側に接続された第2リアクトルと、前記第1リアクトルの入力側と前記第2リアクトルの出力側との間に設けられる第1コンデンサと、前記第1リアクトルの出力側と前記第2リアクトルの入力側との間に設けられる第2コンデンサとを備えたZソース回路と、
スイッチング素子を備え、そのスイッチング素子がオンすることにより前記Zソース回路の出力側を短絡させるスイッチング回路と、
キャリア周期を設定するキャリア周期設定部と、
前記キャリア周期設定部により設定されたキャリア周期が長くなると1キャリア周期当たりの短絡回数が増えるように、又は、前記キャリア周期設定部により設定されたキャリア周期が長くなっても1キャリア周期当たりの短絡回数を増やさずに前記キャリア周期設定部により設定されるキャリア周期が最も長くなるときの短絡回数が、前記キャリア周期設定部により設定されるキャリア周期が最も短くなるときの短絡回数よりも多くなるように、1キャリア周期当たりの短絡回数を設定する短絡回数設定部と、
前記短絡回数設定部により設定された1キャリア周期当たりの短絡回数になるように前記スイッチング素子のオン、オフを制御する制御手段と、
を備えるZソース昇圧回路。 - 前記制御手段は、前記Zソース回路の出力側の各短絡時間が互いに全て同じ長さになるように前記スイッチング素子のオン、オフの制御を行うZソース昇圧回路。
- 請求項1又は請求項2に記載のZソース昇圧回路であって、
前記制御手段は、前記スイッチング素子のオン、オフのデューティが一定のまま、前記短絡回数設定部により設定された1キャリア周期当たりの短絡回数になるように前記スイッチング素子のオン、オフを制御するZソース昇圧回路。 - 請求項3に記載のZソース昇圧回路であって、
前記短絡回数設定部は、前記短絡回数が前記キャリア周期に対して定数が1の比例関係となるように前記短絡回数を設定するZソース昇圧回路。 - 請求項1〜請求項4の何れか1項に記載のZソース昇圧回路であって、
前記スイッチング回路は、複数のスイッチング素子を備え、それらスイッチング素子がそれぞれオン、オフすることにより、前記Zソース回路の出力を交流に変換するインバータ回路である
Zソース昇圧回路。 - 請求項1〜5の何れか1項に記載のZソース昇圧回路であって、
前記第1リアクトル及び前記第2リアクトルはコアを共有する
Zソース昇圧回路。
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2010
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