JP2011155411A - パラレル−シリアル変換器 - Google Patents
パラレル−シリアル変換器 Download PDFInfo
- Publication number
- JP2011155411A JP2011155411A JP2010014755A JP2010014755A JP2011155411A JP 2011155411 A JP2011155411 A JP 2011155411A JP 2010014755 A JP2010014755 A JP 2010014755A JP 2010014755 A JP2010014755 A JP 2010014755A JP 2011155411 A JP2011155411 A JP 2011155411A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- clock signal
- data
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【解決手段】変換回路110は、パラレルデータをシリアルデータに変換する。第一サンプリング回路120は、変換回路110によって変換されたシリアルデータを第一クロック信号に基づいてサンプリングすることでシリアルデータのリタイミングと波形整形を行う。第二サンプリング回路140は、シリアルデータに同期したレプリカデータを、第一クロック信号を反転した第二クロック信号に基づいてサンプリングする。第三サンプリング回路150は、第二サンプリング回路140の出力を位相が異なる複数の第三クロック信号に基づいてサンプリングする。制御回路160は、第三サンプリング回路150の各出力に基づいてパラレル−シリアル変換回路のデータ出力タイミング、ないし第一サンプリング回路120によるサンプリングのタイミングを制御する。
【選択図】図1
Description
<パラレル−シリアル変換器の構成>
図1は、実施の形態1にかかるパラレル−シリアル変換器を示す図である。図1に示すように、実施の形態1にかかるパラレル−シリアル変換器100は、変換回路110と、第一サンプリング回路120と、生成回路130と、第二サンプリング回路140と、第三サンプリング回路150と、制御回路160と、を備えている。
変換回路110は、パラレルデータとして入力されたデータdata0,data1をシリアルデータdaに変換する。たとえば、変換回路110は、データdata0,data1を交互に選択して出力することによってシリアルデータdaに変換する。変換回路110は、変換したシリアルデータdaを第一サンプリング回路120へ出力する。
第一サンプリング回路120は、変換回路110から出力されたシリアルデータdaを、クロック信号FF−clk(第一クロック信号)に基づいてサンプリングによるリタイミングと波形整形を行う。たとえば、第一サンプリング回路120は、クロック信号FF−clkの立ち上がりタイミングでシリアルデータdaをサンプリングする。第一サンプリング回路120は、サンプリングしたデータodataを後段へ出力する。
生成回路130は、シリアルデータdaに同期したレプリカデータrepdaを生成する。具体的には、生成回路130は、シリアルデータdaに同期した固定パターン(たとえば「0」と「1」の交番)のレプリカデータrepdaを生成する。生成回路130は、生成したレプリカデータrepdaを第二サンプリング回路140へ出力する。
第二サンプリング回路140は、生成回路130から出力されたレプリカデータをクロック信号FFrep−clk(第二クロック信号)に基づいてサンプリングする。クロック信号FFrep−clkは、クロック信号FF−clkを反転した信号である。たとえば、第二サンプリング回路140は、クロック信号FFrep−clkの立ち上がりタイミングでレプリカデータrepdaをサンプリングする。第二サンプリング回路140は、サンプリング結果を出力repoutとして第三サンプリング回路150へ出力する。
第三サンプリング回路150は、第二サンプリング回路140からの出力repoutを、位相が異なる複数のクロック信号(第三クロック信号)に基づいてサンプリングする。たとえば、第三サンプリング回路150は、入力されたクロック信号div−0,div−90の立ち上がりタイミングで出力repoutをサンプリングする。
制御回路160は、第三サンプリング回路150から出力された各出力(出力ph0,ph90)に基づいて第一サンプリング回路120におけるシリアルデータとサンプリングクロックのタイミング関係を制御する。たとえば、制御回路160は、第一サンプリング回路120へ入力されるシリアルデータdaの位相とそれに同期したレプリカデータrepdaの位相を変化させることによって第一サンプリング回路120によるサンプリングのタイミングを制御する。または、制御回路160は、第一サンプリング回路120へ入力されるクロック信号FF−clkの位相とそれに同期した第二サンプリング回路140へ入力されるクロック信号FFrep−clkの位相を変化させることによって第一サンプリング回路120によるサンプリングのタイミングを制御してもよい。
以上の構成において、第三サンプリング回路150によって出力repoutをサンプリングすることで、レプリカデータrepdaの切り替わり点に対するクロック信号FFrep−clkの立ち上がりの位相ずれを検出することができる。たとえば、レプリカデータrepdaの切り替わり点に対するクロック信号FFrep−clkの位相ずれがない場合は第三サンプリング回路150によるサンプリング結果が不定値になる。具体的には、第三サンプリング回路150によるサンプリング結果が、レプリカデータrepdaのハイレベル(たとえば「1」)とローレベル(たとえば「0」)の中間レベルになる。
ここで、レプリカデータrepdaの切り替わり点に対するクロック信号FFrep−clkの位相ずれがあり、出力repoutがハイレベルとローレベルを繰り返す信号となっている場合について説明する。この場合に、第三サンプリング回路150においてクロック信号の立ち上がりが出力repoutのハイレベルとローレベルとの切り替わり点と重なることがある。この場合は、レプリカデータrepdaの切り替わり点に対するクロック信号FFrep−clkの位相ずれがあるにも関わらず、第三サンプリング回路150によるサンプリング結果が中間レベルになる。
<パラレル−シリアル変換器の構成>
図2は、実施の形態2にかかるパラレル−シリアル変換器を示す図である。図2に示すように、パラレル−シリアル変換器200は、入力端子211と、反転回路212と、分周回路213(Divider)と、任意位相生成回路214と、入力端子221,222と、変換回路230と、フリップフロップ241(FF)と、出力端子242と、レプリカ回路250と、位相設定回路260と、を備えている。
図3−1は、シリアルデータに対してクロック信号の位相が遅い場合のタイミングチャートを示す図である。図3−1において、符号301は、任意位相生成回路214から変換回路230へ出力されるクロック信号MUX−clkを示している。符号302は、変換回路230からフリップフロップ241へ出力されるシリアルデータdaを示している。符号303は、フリップフロップ241へ入力されるクロック信号FF−clkを示している。
図5−1は、位相が異なる複数のクロック信号による誤判定の回避を示す図(その1)である。図5−1において、図3−1に示した部分と同様の部分については同一の符号を付して説明を省略する。ここでは、符号302,303に示すように、シリアルデータdaの最適点に対してクロック信号FF−clkの立ち上がりの位相が遅れている場合について説明する。図5−1の符号501に示すように、パラレル−シリアル変換器200においては、クロック信号div−0に加えてクロック信号div−90を用いたサンプリングを行う。ここでは、図4の電源条件3のように、クロック信号div−0の立ち上がりが出力repoutの切り替わり点に重なり、出力ph0が中間レベルとなっている。
図6は、図2に示した変換回路の具体例を示す図である。図6において、図2に示した構成と同様の構成については同一の符号を付して説明を省略する。図6に示すように、変換回路230は、入力端子601と、遅延バッファ602と、ラッチ回路603〜607と、選択回路608と、出力端子609と、を備えている。
図8は、図2に示したカウンタ回路の具体例を示す図である。図8に示すように、カウンタ回路255は、レベル検出回路811と、反転回路812と、排他的論理和回路813と、反転回路814と、スイッチ815と、スイッチ816と、反転回路817と、レベル検出回路821と、反転回路822と、排他的論理和回路823と、反転回路824と、スイッチ825と、スイッチ826と、スイッチ827と、スイッチ828と、カウンタ830と、を備えている。
図10は、図9に示したレベル検出回路の具体例を示す図である。図10に示すように、レベル検出回路811は、比較器1011および比較器1012を備えている。比較器1011には、レベル検出回路811へ入力された出力ph0と閾値VThighが入力される。比較器1011は、出力ph0が閾値VThighより高い場合は「high」を出力VHoutとして出力する。また、比較器1011は、出力ph0が閾値VThigh以下である場合は「low」を出力VHoutとして出力する。
<パラレル−シリアル変換器の構成>
図13は、実施の形態3にかかるパラレル−シリアル変換器を示す図である。図13において、図2に示した構成と同様の構成については同一の符号を付して説明を省略する。図13に示すように、パラレル−シリアル変換器200は、入力端子211と、反転回路212と、分周回路213と、任意位相生成回路214と、入力端子221,222と、変換回路230と、フリップフロップ241と、出力端子242と、レプリカ回路250と、カウンタ1321と、位相設定回路260と、を備えている。
図14−1は、位相が異なる複数のクロック信号による誤判定の回避を示す図(その1)である。図14−1において、図5−1に示した部分と同様の部分については同一の符号を付して説明を省略する。ここでは、符号302,303に示すように、シリアルデータdaの最適点に対してクロック信号FF−clkの立ち上がりの位相が遅い場合について説明する。
212,812,814,817,822,824 反転回路
213 分周回路
241,252〜254 フリップフロップ
242,609 出力端子
251,608 選択回路
602 遅延バッファ
603〜607 ラッチ回路
811,821,1312 レベル検出回路
813,823 排他的論理和回路
815,816,825〜828 スイッチ
1011,1012 比較器
data0,data1 データ
ph0,ph90 出力
Claims (5)
- パラレルデータをシリアルデータに変換する変換回路と、
前記変換回路によって変換されたシリアルデータを第一クロック信号に基づいてサンプリングする第一サンプリング回路と、
前記シリアルデータに同期したレプリカデータを、前記第一クロック信号を反転した第二クロック信号に基づいてサンプリングする第二サンプリング回路と、
前記第二サンプリング回路の出力を位相が異なる複数の第三クロック信号に基づいてサンプリングする第三サンプリング回路と、
前記第三サンプリング回路の各出力に基づいて前記第一サンプリング回路によるサンプリングのタイミングを制御する制御回路と、
を備えることを特徴とするパラレル−シリアル変換器。 - 前記第三クロック信号の周期は、前記第一クロック信号の周期の偶数倍であることを特徴とする請求項1に記載のパラレル−シリアル変換器。
- 前記制御回路は、前記各出力のすべてがハイレベルとローレベルの中間レベルである場合に前記タイミングを変化させず、前記各出力の少なくともいずれかがハイレベルまたはローレベルである場合に前記タイミングを変化させることを特徴とする請求項1または2に記載のパラレル−シリアル変換器。
- 前記制御回路は、前記各出力のうちのハイレベルまたはローレベルである出力に基づいて前記タイミングを変化させることを特徴とする請求項3に記載のパラレル−シリアル変換器。
- 前記制御回路は、前記各出力の少なくともいずれかの出力がハイレベルとローレベルの中間レベルとなるように前記第三クロック信号の各位相を制御するとともに、前記各出力の他の出力のレベルに基づいて前記タイミングを制御することを特徴とする請求項1または2に記載のパラレル−シリアル変換器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010014755A JP5471509B2 (ja) | 2010-01-26 | 2010-01-26 | パラレル−シリアル変換器 |
US12/985,782 US8289196B2 (en) | 2010-01-26 | 2011-01-06 | Parallel-serial converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010014755A JP5471509B2 (ja) | 2010-01-26 | 2010-01-26 | パラレル−シリアル変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011155411A true JP2011155411A (ja) | 2011-08-11 |
JP5471509B2 JP5471509B2 (ja) | 2014-04-16 |
Family
ID=44308560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010014755A Expired - Fee Related JP5471509B2 (ja) | 2010-01-26 | 2010-01-26 | パラレル−シリアル変換器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8289196B2 (ja) |
JP (1) | JP5471509B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5519838B1 (ja) * | 2013-07-01 | 2014-06-11 | 日本電信電話株式会社 | 光トリガ型パラレルシリアル変換回路 |
JP5536263B1 (ja) * | 2013-07-04 | 2014-07-02 | 日本電信電話株式会社 | 光トリガ型パラレル−シリアル変換器 |
JP2016076814A (ja) * | 2014-10-06 | 2016-05-12 | 株式会社ソシオネクスト | 送信回路、集積回路及びパラレルシリアル変換方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012257047A (ja) * | 2011-06-08 | 2012-12-27 | Fujitsu Ltd | パラレルシリアル変換回路、情報処理装置及び情報処理システム |
CN103227643B (zh) * | 2013-01-24 | 2016-08-31 | 中国电力科学研究院 | 一种根据数据接收时刻确定采样时刻的方法 |
JP6201401B2 (ja) * | 2013-04-26 | 2017-09-27 | 富士通株式会社 | タイミング制御回路 |
JP6239987B2 (ja) * | 2014-01-16 | 2017-11-29 | 株式会社東芝 | パラレルシリアル変換回路 |
TWI640901B (zh) * | 2018-02-21 | 2018-11-11 | 友達光電股份有限公司 | 資料擷取方法及裝置 |
US11003203B2 (en) * | 2018-07-23 | 2021-05-11 | Xilinx, Inc. | Circuits for and methods of calibrating a circuit in an integrated circuit device |
CN116743184A (zh) * | 2023-08-16 | 2023-09-12 | 合肥奎芯集成电路设计有限公司 | 一种四转二并串转换电路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06244739A (ja) * | 1993-02-18 | 1994-09-02 | Nippon Telegr & Teleph Corp <Ntt> | マルチプレクサ回路 |
JPH08237142A (ja) * | 1994-12-13 | 1996-09-13 | Xerox Corp | 並直列データ変換回路 |
JP2000278141A (ja) * | 1999-03-26 | 2000-10-06 | Mitsubishi Electric Corp | マルチプレクサ |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5533072A (en) * | 1993-11-12 | 1996-07-02 | International Business Machines Corporation | Digital phase alignment and integrated multichannel transceiver employing same |
JP2000196462A (ja) | 1998-12-24 | 2000-07-14 | Fujitsu Ltd | パラレル/シリアル変換回路及びこれを有する同期多重伝送装置 |
US7142623B2 (en) * | 2002-05-31 | 2006-11-28 | International Business Machines Corporation | On-chip system and method for measuring jitter tolerance of a clock and data recovery circuit |
JP5018757B2 (ja) * | 2008-12-09 | 2012-09-05 | 富士通株式会社 | パラレル−シリアル変換器及びデータ受信システム |
JP4992938B2 (ja) * | 2009-05-27 | 2012-08-08 | 富士通株式会社 | パラレル−シリアル変換器 |
-
2010
- 2010-01-26 JP JP2010014755A patent/JP5471509B2/ja not_active Expired - Fee Related
-
2011
- 2011-01-06 US US12/985,782 patent/US8289196B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06244739A (ja) * | 1993-02-18 | 1994-09-02 | Nippon Telegr & Teleph Corp <Ntt> | マルチプレクサ回路 |
JPH08237142A (ja) * | 1994-12-13 | 1996-09-13 | Xerox Corp | 並直列データ変換回路 |
JP2000278141A (ja) * | 1999-03-26 | 2000-10-06 | Mitsubishi Electric Corp | マルチプレクサ |
Non-Patent Citations (1)
Title |
---|
JPN6012003900; Kouichi Kanda,et.al.: 'A single-40Gb/s Dual-20Gb/s Serializer IC with SFI-5.2 interface in 65nm CMOS' Solid-State Circuits Conference-Digest of Technical Papers,2009.ISSCC 2009.IEEE International , 200902, pp.060-061,361a * |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5519838B1 (ja) * | 2013-07-01 | 2014-06-11 | 日本電信電話株式会社 | 光トリガ型パラレルシリアル変換回路 |
JP5536263B1 (ja) * | 2013-07-04 | 2014-07-02 | 日本電信電話株式会社 | 光トリガ型パラレル−シリアル変換器 |
JP2015015557A (ja) * | 2013-07-04 | 2015-01-22 | 日本電信電話株式会社 | 光トリガ型パラレル−シリアル変換器 |
JP2016076814A (ja) * | 2014-10-06 | 2016-05-12 | 株式会社ソシオネクスト | 送信回路、集積回路及びパラレルシリアル変換方法 |
Also Published As
Publication number | Publication date |
---|---|
US8289196B2 (en) | 2012-10-16 |
JP5471509B2 (ja) | 2014-04-16 |
US20110181451A1 (en) | 2011-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5471509B2 (ja) | パラレル−シリアル変換器 | |
US9520883B2 (en) | Frequency detection circuit and reception circuit | |
JP5300671B2 (ja) | クロックリカバリ回路およびデータ再生回路 | |
KR101057033B1 (ko) | 도트 클록 동기 생성회로 | |
JP2007067573A (ja) | クロックアンドデータリカバリ回路 | |
US10476707B2 (en) | Hybrid half/quarter-rate DFE | |
KR100992000B1 (ko) | 다중 위상 클럭 생성 회로 및 그 제어 방법 | |
US8169247B2 (en) | Multiphase clock generation circuit | |
KR101591679B1 (ko) | 지연 동기화 루프 기반의 클럭 전송형 수신기 | |
JP2007019630A (ja) | クロックデータリカバリ回路 | |
JP4992947B2 (ja) | パラレル−シリアル変換器及びパラレルデータ出力器 | |
JPWO2007145160A1 (ja) | データ送信装置及びデータ送信方法 | |
US8811559B1 (en) | Timing recovery circuit and receiver circuit including the same | |
JP2012257066A (ja) | パラレル−シリアル変換回路 | |
WO2012131920A1 (ja) | 位相補正回路及び位相補正方法 | |
JP4992938B2 (ja) | パラレル−シリアル変換器 | |
JP5149987B2 (ja) | クロック生成回路およびそれを備えた信号再生回路 | |
JP5338631B2 (ja) | 信号多重化回路 | |
JP5609287B2 (ja) | 遅延回路 | |
JP2008066940A (ja) | クロック選択回路及びそれを備えたクロックデータリカバリ回路 | |
JP2013175832A (ja) | 画像処理装置、信号伝達回路及び半導体集積回路 | |
TWI798902B (zh) | 象限交替切換式相位內插器與相位調整方法 | |
KR100902049B1 (ko) | 주파수 조정 장치 및 이를 포함하는 dll 회로 | |
KR20130142743A (ko) | 지연 제어회로 및 이를 포함하는 클럭 생성회로 | |
JP2012175447A (ja) | データ転送回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120910 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131023 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131029 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140107 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140120 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5471509 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |