JP2011146441A

JP2011146441A - Semiconductor device, and method of manufacturing the same

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Publication number: JP2011146441A
Application number: JP2010004354A
Authority: JP
Inventors: Masakazu Kanechika; 将一兼近; Tetsuo Narita; 哲生成田; Kenji Ito; 健治伊藤; Hiroyuki Ueda; 博之上田; Tsutomu Uesugi; 勉上杉; Toru Kachi; 徹加地; Masahiro Sugimoto; 雅裕杉本
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2010-01-12
Filing date: 2010-01-12
Publication date: 2011-07-28
Anticipated expiration: 2030-01-12
Also published as: JP5204794B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique for suppressing mass-transport in vapor phase growth. <P>SOLUTION: A method of manufacturing a semiconductor device includes a vapor phase growth process of carrying out vapor phase growth of a semiconductor growing layer of a nitride in the trench 42 of a semiconductor base layer 10 of a nitride having the trench 42 formed at a surface layer portion. At least a part of a top surface 8a of the semiconductor base layer 10 which is exposed in the trench 42 is an Al-doped nitride represented by In<SB>x</SB>Al<SB>y</SB>Ga<SB>(1-x-y)</SB>N (0≤x≤1, 0.00001≤y≤0.01, and 0<1-x-y≤1). <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体装置とその製造方法に関する。特に、トレンチが形成されている半導体下地層のトレンチ内に、窒化物の半導体成長層を気相成長させる工程を有する半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof. In particular, the present invention relates to a method for manufacturing a semiconductor device, which includes a step of vapor-phase-growing a nitride semiconductor growth layer in a trench of a semiconductor base layer in which the trench is formed.

窒化物の半導体下地層の表面に窒化物の半導体成長層を気相成長させる技術が知られている。一般的に、この種の気相成長技術では、半導体成長層を気相成長させるために、半導体下地層を成長温度にまで加熱した状態で、原料ガスを半導体下地層の表面に供給する。さらに、半導体下地層から窒素が抜けることを防止するために、半導体下地層が成長温度に達するまでは、半導体下地層をアンモニア（ＮＨ_３）雰囲気に曝すことが多い。 A technique is known in which a nitride semiconductor growth layer is vapor-phase grown on the surface of a nitride semiconductor underlayer. In general, in this type of vapor phase growth technique, in order to vapor-deposit a semiconductor growth layer, a source gas is supplied to the surface of the semiconductor underlayer with the semiconductor underlayer heated to a growth temperature. Furthermore, in order to prevent nitrogen from escaping from the semiconductor underlayer, the semiconductor underlayer is often exposed to an ammonia (NH ₃ ) atmosphere until the semiconductor underlayer reaches a growth temperature.

半導体装置を製造する工程では、半導体下地層の表面にトレンチを形成し、そのトレンチ内に半導体成長層を気相成長させることが必要とされることが多い。ところが、窒化物半導体を半導体材料に用いた気相成長方法では、半導体下地層が高温に曝されるとともにアンモニア雰囲気に曝されると、トレンチの側面が崩れるという現象（マストランスポートという）が起きることが知られている。マストランスポートによってトレンチの形態が崩れると、半導体装置の特性が悪化する。このため、窒化物半導体を半導体材料に用いた気相成長方法では、マストランスポートを抑える技術が必要とされている。 In the process of manufacturing a semiconductor device, it is often necessary to form a trench in the surface of a semiconductor underlayer and to vapor-phase grow a semiconductor growth layer in the trench. However, in the vapor phase growth method using a nitride semiconductor as a semiconductor material, when the semiconductor underlayer is exposed to high temperature and exposed to an ammonia atmosphere, a phenomenon that the side surface of the trench collapses (called mass transport) occurs. It is known. When the shape of the trench is broken by the mass transport, the characteristics of the semiconductor device are deteriorated. For this reason, in the vapor phase growth method using a nitride semiconductor as a semiconductor material, a technique for suppressing mass transport is required.

非特許文献１には、マストランスポートを抑えるために、窒化物半導体として窒化アルミニウムガリウム（ＡｌＧａＮ）が有用であることが提案されている。非特許文献１には、マストランスポートが抑制される理由は、アルミニウムと窒素の結合（Al-N）の存在によるものであり、この結合（Al-N）を増やすことが肝要であると記載されている。非特許文献１には、アルミニウムのモル比が０．１の窒化アルミニウムガリウム（Al_0.1Ga_0.9N）が例示されている。 Non-Patent Document 1 proposes that aluminum gallium nitride (AlGaN) is useful as a nitride semiconductor in order to suppress mass transport. Non-Patent Document 1 describes that the reason why mass transport is suppressed is due to the presence of an aluminum-nitrogen bond (Al-N), and it is important to increase this bond (Al-N). Has been. Non-Patent Document 1 exemplifies aluminum gallium nitride (Al _0.1 Ga _0.9 N) having an aluminum molar ratio of 0.1.

In-plane GaN/AlGaN heterostructure fabricated by selective mass transport planar technology, “S. Nitta et al, Materials Science and Engineering B93 (2002) 139-142”In-plane GaN / AlGaN heterostructure fabricated by selective mass transport planar technology, “S. Nitta et al, Materials Science and Engineering B93 (2002) 139-142”

非特許文献１に開示されるように、マストランスポートを抑えるということにのみ着眼すれば、窒化物半導体内のアルミニウムのモル比を増加させることが望ましい。しかしながら、窒化物半導体は、アルミニウムのモル比の増加に伴いバンドギャップ幅が大きくなり、これにより、物性が大きく変化するという性質を有している。このため、半導体装置の種類によっては、アルミニウムのモル比を増加させた窒化物半導体を用いることができない場面が多く存在する。すなわち、アルミニウムのモル比を増加させたときに、半導体装置の種類によっては、マストランスポートの抑制と半導体装置の特性が相反する関係となることがある。本明細書は、気相成長の際にマストランスポートを抑制する技術を提供することを目的とする。 As disclosed in Non-Patent Document 1, it is desirable to increase the molar ratio of aluminum in the nitride semiconductor if only focusing on suppressing the mass transport. However, the nitride semiconductor has a property that the band gap width increases as the molar ratio of aluminum increases, and as a result, the physical properties change greatly. For this reason, depending on the type of semiconductor device, there are many scenes where a nitride semiconductor with an increased aluminum molar ratio cannot be used. That is, when the molar ratio of aluminum is increased, depending on the type of semiconductor device, there is a case where the suppression of mass transport and the characteristics of the semiconductor device are in conflict. The present specification aims to provide a technique for suppressing mass transport during vapor phase growth.

本明細書で開示される技術は、窒化物の半導体下地層にアルミニウムがドーピングされていることを特徴とする。アルミニウムのモル比が非特許文献１に開示されるほどに高濃度でなくても、マストランスポートを十分に抑制できる。一方で、半導体装置の種類によっては、アルミニウムのモル比を抑えることで、半導体装置の特性を悪化させないこともできる。非特許文献１のように、マストランスポートの抑制にのみ着眼する限り、アルミニウムのモル比を抑えるという着想は得られない。本発明者らは、窒化物半導体内のアルミニウムのモル比が増加すると、半導体装置の特性を悪化させてしまう形態があることを見出し、非特許文献１の技術志向と逆行してアルミニウムのモル比を抑えるという技術を創作した。 The technique disclosed in the present specification is characterized in that a nitride semiconductor underlayer is doped with aluminum. Even if the molar ratio of aluminum is not so high as disclosed in Non-Patent Document 1, mass transport can be sufficiently suppressed. On the other hand, depending on the type of the semiconductor device, the characteristics of the semiconductor device may not be deteriorated by suppressing the molar ratio of aluminum. As in Non-Patent Document 1, as long as attention is focused only on suppression of mass transport, the idea of suppressing the molar ratio of aluminum cannot be obtained. The inventors of the present invention have found that there is a form in which the characteristics of the semiconductor device are deteriorated when the molar ratio of aluminum in the nitride semiconductor increases, and in reverse to the technical orientation of Non-Patent Document 1, the molar ratio of aluminum. Created a technology to suppress

本明細書に開示する技術は、半導体装置の製造方法に具現化することができる。その製造方法は、表層部にトレンチが形成されている窒化物の半導体下地層のトレンチ内に、窒化物の半導体成長層を気相成長させる気相成長工程を備えている。そして、トレンチに露出する半導体下地層の表面の少なくとも一部が、In_xAl_yGa_(1-x-y)N (0≦x≦1，0.00001≦y≦0.01，0＜1-x-y≦1)で示されるAlドープ窒化物半導体である。なお、トレンチに露出する面だけでなく、トレンチ以外に露出する面がIn_xAl_yGa_(1-x-y)N (0≦x≦1，0.00001≦y≦0.01，0＜1-x-y≦1)で示されるAlドープ窒化物半導体であってもよい。なお、この種の技術分野では、含まれるアルミニウムのモル比が０．０１以下である場合、In_xGa_(1-x)Nで示される窒化物に対して、不純物（アルミニウム）がドーピングされているAlドープ窒化物半導体とみなされる。 The technology disclosed in this specification can be embodied in a method for manufacturing a semiconductor device. The manufacturing method includes a vapor phase growth process in which a nitride semiconductor growth layer is vapor-phase grown in a trench of a nitride semiconductor base layer in which a trench is formed in a surface layer portion. Then, at least part of the surface of the semiconductor base layer exposed to the trenches, in _{_{_{In x Al y Ga (1-}}} xy) N (0 ≦ x ≦ 1,0.00001 ≦ y ≦ 0.01,0 <1-xy ≦ 1) The Al-doped nitride semiconductor shown. Not only surface exposed to the trench, the surface exposed to the non-trench _{_{_{In x Al y Ga (1-}}} xy) N (0 ≦ x ≦ 1,0.00001 ≦ y ≦ 0.01,0 <1-xy ≦ 1) It may be an Al-doped nitride semiconductor represented by In this type of technical field, when the molar ratio of aluminum contained is 0.01 or less, an impurity (aluminum) is doped into the nitride represented by In _x Ga _(1-x) N. It is regarded as Al-doped nitride semiconductor.

本明細書に開示する製造方法では、半導体下地層が、表層部に半導体成長層とは異なる導電型の部分領域を有しているのが望ましい。さらに、トレンチが部分領域を貫通しており、トレンチに露出する部分領域の表面がIn_xAl_yGa_(1-x-y)N (0≦x≦1，0.00001≦y≦0.01，0＜1-x-y≦1)で示されるAlドープ窒化物半導体であることが望ましい。なお、部分領域は、トレンチに露出する部分領域の表面のみがAlドープ窒化物半導体であってもよく、全体がAlドープ窒化物半導体であってもよい。 In the manufacturing method disclosed in this specification, it is preferable that the semiconductor underlayer has a partial region of a conductivity type different from that of the semiconductor growth layer in the surface layer portion. Furthermore, the trench extends through the partial regions, surface _{_{_{In x Al y Ga (1-}}} xy) parts region exposed to the trench N (0 ≦ x ≦ 1,0.00001 ≦ y ≦ 0.01,0 <1-xy An Al-doped nitride semiconductor represented by ≦ 1) is desirable. In addition, as for a partial region, only the surface of the partial region exposed to a trench may be an Al dope nitride semiconductor, and the whole may be an Al dope nitride semiconductor.

上記の製造方法の場合、半導体下地層の表層部に、半導体成長層と半導体成長層とは異なる導電型の部分領域とが隣接した構造が得られる。具体的には、上記製造方法の場合、半導体成長層が部分領域に挟まれた構造を有する半導体装置を製造することができる。このような構造を有する半導体装置を製造する場合、隣接する部分領域間の距離が設定した値からずれると、製造された半導体装置が所望する特性を示さないことがある。上記の製造方法では、部分領域の表面がAlドープ窒化物半導体で構成されているので、マストランスポートが抑制され、部分領域間の距離を設定した値に制御することができる。なお、異なる導電型とは、一方がｎ型の場合、他方がｐ型又はｉ型であり、一方がｐ型の場合、他方がｎ型又はｉ型である。 In the case of the above manufacturing method, a structure in which a semiconductor growth layer and a partial region of a conductivity type different from the semiconductor growth layer are adjacent to the surface layer portion of the semiconductor underlayer is obtained. Specifically, in the case of the above manufacturing method, a semiconductor device having a structure in which a semiconductor growth layer is sandwiched between partial regions can be manufactured. When manufacturing a semiconductor device having such a structure, if the distance between adjacent partial regions deviates from a set value, the manufactured semiconductor device may not exhibit desired characteristics. In the above manufacturing method, since the surface of the partial region is made of an Al-doped nitride semiconductor, mass transport is suppressed and the distance between the partial regions can be controlled to a set value. In addition, with respect to different conductivity types, when one is n-type, the other is p-type or i-type, and when one is p-type, the other is n-type or i-type.

上記した製造方法では、気相成長工程に先立って、アルミニウムをドーパントガスとして含む雰囲気下で部分領域を気相成長させる工程と、部分領域の表面からエッチングし、部分領域を貫通するトレンチを形成する工程とを備えていることが好ましい。これにより、部分領域の全体をAlドープ窒化物半導体とすることができる。 In the manufacturing method described above, prior to the vapor phase growth step, the step of vapor-depositing the partial region in an atmosphere containing aluminum as a dopant gas, and the trench penetrating the partial region are formed by etching from the surface of the partial region. It is preferable to provide a process. Thereby, the whole partial region can be made of an Al-doped nitride semiconductor.

上記したように、本明細書は、トレンチが形成されている窒化物の半導体下地層のトレンチ内に、窒化物の半導体成長層を気相成長させる工程を有する技術を開示する。この場合、半導体成長層を成長させたときに、半導体下地層から半導体成長層に酸素が取り込まれ易い。半導体成長層に取り込まれた酸素は、半導体成長層内の窒素と置換され、半導体成長層のドナーとして機能する。それにより、半導体成長層内の不純物濃度の調整が困難となる。半導体下地層から半導体成長層に酸素が取り込まれることを抑えるためには、半導体成長層の成長温度を高温に設定するのが望ましい。しかしながら、一般的に、気相成長の温度を高くすると、マストランスポートが起こり易くなる。本明細書で開示される気相成長方法は、このような場面に有用である。 As described above, the present specification discloses a technique including a step of vapor-phase-growing a nitride semiconductor growth layer in a trench of a nitride semiconductor base layer in which a trench is formed. In this case, when the semiconductor growth layer is grown, oxygen is easily taken into the semiconductor growth layer from the semiconductor underlayer. Oxygen taken into the semiconductor growth layer is replaced with nitrogen in the semiconductor growth layer and functions as a donor for the semiconductor growth layer. This makes it difficult to adjust the impurity concentration in the semiconductor growth layer. In order to suppress oxygen from being taken into the semiconductor growth layer from the semiconductor underlayer, it is desirable to set the growth temperature of the semiconductor growth layer to a high temperature. However, generally, when the vapor deposition temperature is raised, mass transport is likely to occur. The vapor phase growth method disclosed in this specification is useful in such a situation.

すなわち、本明細書で開示する製造方法では、気相成長工程の成長温度が、半導体下地層から半導体成長層内に取り込まれる酸素濃度が１×１０^１６ｃｍ^−３以下となるように設定されていることが好ましい。あるいは、気相成長工程の成長温度が９８０℃以上であることが望ましい。上記したように、本明細書で開示される製造方法では、半導体下地層にアルミニウムがドーピングされているので、マストランスポートを抑制することができる。このため、本明細書で開示される製造方法によると、アルミニウムのドーピングによってマストランスポートの発生が抑制されており、半導体成長層を高温で成長させることにより取り込まれる酸素濃度を低濃度に抑えることができる。この結果、本明細書で開示される製造方法によると、ドナー濃度が安定した半導体装置を製造することができる。 That is, in the manufacturing method disclosed in this specification, the growth temperature in the vapor phase growth step is set so that the oxygen concentration taken into the semiconductor growth layer from the semiconductor underlayer is 1 × 10 ¹⁶ cm ⁻³ or less. Preferably it is. Alternatively, the growth temperature in the vapor phase growth process is desirably 980 ° C. or higher. As described above, in the manufacturing method disclosed in this specification, since the semiconductor underlayer is doped with aluminum, mass transport can be suppressed. For this reason, according to the manufacturing method disclosed in this specification, the generation of mass transport is suppressed by the doping of aluminum, and the concentration of oxygen taken in by growing the semiconductor growth layer at a high temperature is suppressed to a low concentration. Can do. As a result, according to the manufacturing method disclosed in this specification, a semiconductor device with a stable donor concentration can be manufactured.

気相成長工程の成長温度が上記した半導体成長層内に取り込まれる酸素濃度を抑制するような温度である場合、半導体装置は、半導体下地層上に設けられており、電流が横方向に流れる窒化物のチャネル層を備えていることが好ましい。そして、半導体下地層は、チャネル層と接する面がｃ面であり、半導体成長層の側面と接する面がａ又はｍ面とすることができる。ｃ面に比べ、ａ又はｍ面からの気相成長では、半導体成長層に酸素が取り込まれやすい。このような場合でも、本明細書で開示される製造方法では、半導体下地層のマストランスポートを抑制しながら、気相成長層に含まれる酸素の濃度を抑制することができる。 When the growth temperature in the vapor phase growth step is such a temperature that suppresses the oxygen concentration taken into the semiconductor growth layer, the semiconductor device is provided on the semiconductor underlayer, and the nitriding current flows in the lateral direction. Preferably, a physical channel layer is provided. In the semiconductor underlayer, the surface in contact with the channel layer may be the c-plane, and the surface in contact with the side surface of the semiconductor growth layer may be the a- or m-plane. Compared with the c-plane, in the vapor phase growth from the a- or m-plane, oxygen is easily taken into the semiconductor growth layer. Even in such a case, the manufacturing method disclosed in the present specification can suppress the concentration of oxygen contained in the vapor phase growth layer while suppressing the mass transport of the semiconductor underlayer.

上記したように、本明細書に開示する製造方法によると、気相成長のときのマストランスポートを抑制することができるとともに、気相成長層に含まれる酸素の濃度も抑制することができる。そのため、半導体下地層のトレンチ内に形成される気相成長層の不純物濃度を、所望する濃度に調整することができる。 As described above, according to the manufacturing method disclosed in the present specification, mass transport during vapor phase growth can be suppressed, and the concentration of oxygen contained in the vapor phase growth layer can also be suppressed. Therefore, the impurity concentration of the vapor phase growth layer formed in the trench of the semiconductor base layer can be adjusted to a desired concentration.

本明細書に開示する製造方法によって製造される半導体装置は、チャネル層に電気的に接続する表面電極と、半導体下地層の裏面に電気的に接続する裏面電極とを備えており、表面電極と裏面電極の間を流れる電流が、チャネル層と半導体成長層を介して流れることが好ましい。すなわち、縦型の半導体装置であることが好ましい。縦型の半導体装置の場合、半導体成長層のサイズ及び不純物濃度が、装置の特性に大きく影響する。マストランスポートを抑制しつつ、半導体成長層に取り込まれる酸素の量を抑制することにより、半導体成長層のサイズ及び不純物濃度を、所望のレベルに調整することができる。なお、チャネル層は、ヘテロ接合を有していてもよい。 A semiconductor device manufactured by the manufacturing method disclosed in this specification includes a front surface electrode that is electrically connected to the channel layer, and a back surface electrode that is electrically connected to the back surface of the semiconductor base layer. The current flowing between the back electrodes preferably flows through the channel layer and the semiconductor growth layer. That is, it is preferably a vertical semiconductor device. In the case of a vertical semiconductor device, the size and impurity concentration of the semiconductor growth layer greatly affect the characteristics of the device. By suppressing the amount of oxygen taken into the semiconductor growth layer while suppressing mass transport, the size and impurity concentration of the semiconductor growth layer can be adjusted to desired levels. Note that the channel layer may have a heterojunction.

本明細書に開示する半導体装置は、半導体下地層と半導体成長層を備えている。半導体下地層は、表層部にトレンチが形成されている窒化物半導体である。半導体成長層は、トレンチ内に充填されている窒化物半導体である。この半導体装置では、半導体下地層と半導体成長層の界面のうちの半導体下地層側の表面の少なくとも一部が、In_xAl_yGa_(1-x-y)N (0≦x≦1，0.00001≦y≦0.01，0＜1-x-y≦1)で示されるAlドープ窒化物半導体である。 The semiconductor device disclosed in this specification includes a semiconductor underlayer and a semiconductor growth layer. The semiconductor underlayer is a nitride semiconductor in which a trench is formed in the surface layer portion. The semiconductor growth layer is a nitride semiconductor filled in the trench. In this semiconductor device, at least a portion of the semiconductor base layer side surface of the interface between the semiconductor base layer and the semiconductor growth _{_{_{layer, In x Al y Ga (1}}} -xy) N (0 ≦ x ≦ 1,0.00001 ≦ y ≦ 0.01, 0 <1-xy ≦ 1) Al-doped nitride semiconductor.

本明細書で開示される技術によると、半導体装置の特性に影響を及ぼすことなく、マストランスポートを抑制して半導体装置を製造することができる。 According to the technology disclosed in this specification, a semiconductor device can be manufactured while suppressing mass transport without affecting the characteristics of the semiconductor device.

図１は、実施例１の半導体装置の要部断面図を示す。FIG. 1 is a cross-sectional view of a main part of the semiconductor device according to the first embodiment. 図２は、実施例１の半導体装置の製造工程を示す（１）。FIG. 2 shows a manufacturing process of the semiconductor device of Example 1 (1). 図３は、実施例１の半導体装置の製造工程を示す（２）。FIG. 3 shows a manufacturing process of the semiconductor device of Example 1 (2). 図４は、実施例１の半導体装置の製造工程を示す（３）。FIG. 4 shows a manufacturing process of the semiconductor device of Example 1 (3). 図５は、実施例１の半導体装置の製造工程を示す（４）。FIG. 5 shows a manufacturing process of the semiconductor device of Example 1 (4). 図６は、実施例１の半導体装置の製造工程を示す（５）。FIG. 6 shows a manufacturing process of the semiconductor device of Example 1 (5). 図７は、実施例２の半導体装置の要部断面図を示す。FIG. 7 is a cross-sectional view of a main part of the semiconductor device according to the second embodiment. 図８は、実施例２の半導体装置の製造工程を示す（１）。FIG. 8 shows a manufacturing process of the semiconductor device of Example 2 (1). 図９は、実施例２の半導体装置の製造工程を示す（２）。FIG. 9 shows a manufacturing process of the semiconductor device of Example 2 (2). 図１０は、実施例２の半導体装置の製造工程を示す（３）。FIG. 10 shows a manufacturing process of the semiconductor device of Example 2 (3). 図１１は、実施例２の半導体装置の製造工程を示す（４）。FIG. 11 shows the manufacturing process of the semiconductor device of Example 2 (4). 図１２は、実施例２の半導体装置の製造工程を示す（５）。FIG. 12 shows the manufacturing process of the semiconductor device of Example 2 (5). 図１３は、実施例２の半導体装置の製造工程を示す（６）。FIG. 13 shows a manufacturing process of the semiconductor device of Example 2 (6). 図１４は、実施例３の半導体装置の要部断面図を示す。FIG. 14 is a cross-sectional view of main parts of the semiconductor device of Example 3. 図１５は、実施例３の半導体装置の製造工程を示す（１）。FIG. 15 shows a manufacturing process of the semiconductor device of Example 3 (1). 図１６は、実施例３の半導体装置の製造工程を示す（２）。FIG. 16 shows a manufacturing process of the semiconductor device of Example 3 (2). 図１７は、実施例３の半導体装置の製造工程を示す（３）。FIG. 17 shows a manufacturing process of the semiconductor device of Example 3 (3). 図１８は、実施例４の半導体装置の要部断面図を示す。FIG. 18 is a cross-sectional view of main parts of the semiconductor device of Example 4. 図１９は、実施例４の半導体装置の製造工程を示す（１）。FIG. 19 shows a manufacturing process of the semiconductor device of Example 4 (1). 図２０は、実施例４の半導体装置の製造工程を示す（２）。FIG. 20 shows a manufacturing process of the semiconductor device of Example 4 (2). 図２１は、実施例４の半導体装置の製造工程を示す（３）。FIG. 21 shows the manufacturing process of the semiconductor device of Example 4 (3). 図２２は、実施例４の半導体装置の製造工程を示す（４）。FIG. 22 shows a manufacturing process of the semiconductor device of Example 4 (4).

実施例を説明する前に、実施例の技術的特徴の幾つかを以下に簡潔に記す。
（特徴１）半導体成長層の成長温度は、９８０℃以上、１１００℃以下である。
（特徴２）部分領域がｎ型の場合、半導体下地層の他のｎ型領域よりもｎ型不純物の濃度を濃くする。 Before describing the embodiments, some of the technical features of the embodiments are briefly described below.
(Feature 1) The growth temperature of the semiconductor growth layer is not less than 980 ° C. and not more than 1100 ° C.
(Feature 2) When the partial region is n-type, the concentration of the n-type impurity is made higher than that of other n-type regions of the semiconductor base layer.

図１を参照し、半導体装置１００について説明する。半導体装置１００は縦型の半導体装置であり、ドレイン電極２とソース電極１６の間を電流が流れる。なお、図１には、２つの単位構造１００ａと１００ｂを示している。単位構造１００ａと１００ｂは同一の構造を有している。半導体装置１００について、裏面から順に説明する。半導体装置１００の裏面にドレイン電極２が設けられている。ドレイン電極２は、チタン（Ｔｉ）とアルミニウム（Ａｌ）が積層された積層電極である。ドレイン電極２は、裏面電極の一例であり、電源（図示省略）の高圧側に接続している。ｎ型の第１低抵抗ｎ型領域４が、ドレイン電極２の表面に設けられている。第１低抵抗ｎ型領域４の材料は窒化ガリウム（ＧａＮ）である。第１低抵抗ｎ型領域４の不純物としてシリコン（Ｓｉ）が用いられており、その不純物濃度はおよそ３×１０^１８ｃｍ^−３である。ドレイン電極２は、第１低抵抗ｎ型領域４に対して電気的に接続している。ｎ型の高抵抗ｎ型領域６が、第１低抵抗ｎ型領域４の表面に設けられている。高抵抗ｎ型領域６の材料は窒化ガリウムである。高抵抗ｎ型領域６の不純物としてシリコンが用いられており、その不純物濃度はおよそ１×１０^１６ｃｍ^−３である。 The semiconductor device 100 will be described with reference to FIG. The semiconductor device 100 is a vertical semiconductor device, and a current flows between the drain electrode 2 and the source electrode 16. In FIG. 1, two unit structures 100a and 100b are shown. The unit structures 100a and 100b have the same structure. The semiconductor device 100 will be described in order from the back surface. A drain electrode 2 is provided on the back surface of the semiconductor device 100. The drain electrode 2 is a laminated electrode in which titanium (Ti) and aluminum (Al) are laminated. The drain electrode 2 is an example of a back electrode, and is connected to the high voltage side of a power source (not shown). An n-type first low resistance n-type region 4 is provided on the surface of the drain electrode 2. The material of the first low resistance n-type region 4 is gallium nitride (GaN). Silicon (Si) is used as an impurity of the first low-resistance n-type region 4, and the impurity concentration is about 3 × 10 ¹⁸ cm ⁻³ . The drain electrode 2 is electrically connected to the first low resistance n-type region 4. An n-type high-resistance n-type region 6 is provided on the surface of the first low-resistance n-type region 4. The material of the high resistance n-type region 6 is gallium nitride. Silicon is used as an impurity of the high-resistance n-type region 6, and the impurity concentration is about 1 × 10 ¹⁶ cm ⁻³ .

複数のｐ型の埋込領域８が、高抵抗ｎ型領域６の表層側に間隔を有して設けられている。埋込領域８の材料は窒化ガリウムである。埋込領域８の不純物としてマグネシウム（Ｍｇ）が用いられており、その不純物濃度はおよそ１×１０^１９ｃｍ^−３である。埋込領域８にはさらに、不純物としてアルミニウムが用いられており、その不純物濃度はおよそ１×１０^２０ｃｍ^−３である。埋込領域８の材料を一般式で示すと、Ａｌ_{０．００１}ＧａＮとなる。アルミニウムのモル比が０．００１程度の場合、通常、アルミニウムは、埋込領域８の構成元素と評価されない。埋込領域８は、アルミニウムが窒化ガリウムにドーピングされている、アルミニウムドープ窒化物と評価される。なお、埋込領域８に含まれるアルミニウムの濃度は、１×１０^１８〜１×１０^２１ｃｍ^−３の範囲内であることが好ましい。この濃度範囲の埋込領域８の材料を一般式で示すと、In_xAl_yGa_(1-x-y)N (x+y=1, 0.00001≦y≦0.01)となる。アルミニウムのモル比が０．０１以下の場合も、アルミニウムは、窒化ガリウムにドーピングされていると評価される。また、以下の説明では、高抵抗ｎ型領域６のうち、隣接する埋込領域８の間に位置する領域を、アパーチャ領域１８と称する。 A plurality of p-type buried regions 8 are provided at intervals on the surface layer side of the high-resistance n-type region 6. The material of the buried region 8 is gallium nitride. Magnesium (Mg) is used as the impurity of the buried region 8 and the impurity concentration is approximately 1 × 10 ¹⁹ cm ⁻³ . Further, aluminum is used as an impurity in the buried region 8, and the impurity concentration is approximately 1 × 10 ²⁰ cm ⁻³ . When the material of the buried region 8 is expressed by a general formula, it becomes Al _0.001 GaN. When the molar ratio of aluminum is about 0.001, normally, aluminum is not evaluated as a constituent element of the buried region 8. The buried region 8 is evaluated as an aluminum-doped nitride in which aluminum is doped with gallium nitride. Note that the concentration of aluminum contained in the buried region 8 is preferably in the range of 1 × 10 ¹⁸ to 1 × 10 ²¹ cm ⁻³ . When indicating the material of the buried region 8 of the concentration range in the general _{_{_{formula, In x Al y Ga (1}}} -xy) N (x + y = 1, 0.00001 ≦ y ≦ 0.01) becomes. When the molar ratio of aluminum is 0.01 or less, it is evaluated that aluminum is doped with gallium nitride. In the following description, a region located between the adjacent buried regions 8 in the high resistance n-type region 6 is referred to as an aperture region 18.

ｎ型の第１半導体層２８が、埋込領域８の表面の一部とアパーチャ領域１８の表面の全体に設けられている。第１半導体層２８は、隣り合う埋込領域８の表面の一部の間で連続して形成されている。第１半導体層２８の材料は窒化ガリウムである。第１半導体層２８の不純物としてシリコンが用いられており、その不純物濃度はおよそ１×１０^１４ｃｍ^−３である。すなわち、第１半導体層２８の材料は、高抵抗ｎ型領域６の材料と等しい。そのため、第１半導体層２８と高抵抗ｎ型領域６は、一つの連続した領域と捉えることもできる。埋込領域８の一部が、第１半導体層２８と高抵抗ｎ型領域６で形成されている領域内に埋設されているということもできる。 The n-type first semiconductor layer 28 is provided on a part of the surface of the buried region 8 and the entire surface of the aperture region 18. The first semiconductor layer 28 is continuously formed between part of the surfaces of the adjacent buried regions 8. The material of the first semiconductor layer 28 is gallium nitride. Silicon is used as an impurity of the first semiconductor layer 28, and its impurity concentration is approximately 1 × 10 ¹⁴ cm ⁻³ . That is, the material of the first semiconductor layer 28 is equal to the material of the high resistance n-type region 6. Therefore, the first semiconductor layer 28 and the high resistance n-type region 6 can also be regarded as one continuous region. It can also be said that part of the buried region 8 is buried in a region formed by the first semiconductor layer 28 and the high resistance n-type region 6.

ｉ型の第２半導体層２６が、第１半導体層２８の表面に設けられている。第２半導体層２６の材料は窒化アルミニウムガリウム（ＡｌＧａＮ）である。第２半導体層２６にはマグネシウム等の不純物が導入されていない。なお、第２半導体層２６の材料を一般式で示すと、In_xAl_yGa_(1-x-y)N (x=0, 0.10≦y≦0.30）となる。そのため、第２半導体層２６に含まれるアルミニウムは、第２半導体層２６の構成元素と捉えることができる。第２半導体層２６のバンドギャップは、第１半導体層２８のバンドギャップよりも広い。そのため、第２半導体層２６と第１半導体層２８の間にヘテロ接合が形成されている。以下の説明では、第２半導体層２６と第１半導体層２８を併せて、チャネル層３０と称する。 An i-type second semiconductor layer 26 is provided on the surface of the first semiconductor layer 28. The material of the second semiconductor layer 26 is aluminum gallium nitride (AlGaN). Impurities such as magnesium are not introduced into the second semiconductor layer 26. Incidentally, indicating the material of the second semiconductor layer 26 in the general _{_{_{formula, In x Al y Ga (1}}} -xy) N (x = 0, 0.10 ≦ y ≦ 0.30) becomes. Therefore, aluminum contained in the second semiconductor layer 26 can be regarded as a constituent element of the second semiconductor layer 26. The band gap of the second semiconductor layer 26 is wider than the band gap of the first semiconductor layer 28. Therefore, a heterojunction is formed between the second semiconductor layer 26 and the first semiconductor layer 28. In the following description, the second semiconductor layer 26 and the first semiconductor layer 28 are collectively referred to as a channel layer 30.

ｎ^＋型の第２低抵抗ｎ型領域２４が、チャネル層３０の表層部に部分的に設けられている。第２低抵抗ｎ型領域２４の深部は、第１半導体層２８と第２半導体層２６の接合面に達している。半導体装置１００を平面視したときに、埋込領域８の一部が、第２低抵抗ｎ型領域２４とアパーチャ領域１８の間に位置している。ソース電極１６が、第２低抵抗ｎ型領域２４に対して電気的に接続している。すなわち、ソース電極１６は、チャネル層３０に電気的に接続している。ソース電極１６は、チタンとアルミニウムが積層された積層電極である。ソース電極１６は表面電極の一例であり、接地されている。 The n ⁺ -type second low resistance n-type region 24 is partially provided in the surface layer portion of the channel layer 30. The deep portion of the second low resistance n-type region 24 reaches the junction surface between the first semiconductor layer 28 and the second semiconductor layer 26. When the semiconductor device 100 is viewed in plan, a part of the buried region 8 is located between the second low resistance n-type region 24 and the aperture region 18. The source electrode 16 is electrically connected to the second low resistance n-type region 24. That is, the source electrode 16 is electrically connected to the channel layer 30. The source electrode 16 is a laminated electrode in which titanium and aluminum are laminated. The source electrode 16 is an example of a surface electrode and is grounded.

ゲート電極２０が、ゲート絶縁膜２２を介してチャネル層３０に対向している。ゲート電極２０の材料はリンをドーピングした多結晶シリコンであり、ゲート絶縁膜２２の材料は酸化シリコン（ＳｉＯ_２）である。なお、ゲート電極２０の材料はアルミニウムでもよい。半導体装置１００を平面視したときに、ゲート電極２０は、第２低抵抗ｎ型領域２４の一部と、第２低抵抗ｎ型領域２４とアパーチャ領域１８の間に位置する埋込領域８と、アパーチャ領域１８とに対向している。ゲート電極２０は、絶縁膜（図示省略）によって、ソース電極１６から絶縁されている。ボディ電極１４が、埋込領域８に電気的に接続している。ボディ電極１４の材料はニッケル（Ｎｉ）である。ボディ電極１４は接地されている。 The gate electrode 20 faces the channel layer 30 with the gate insulating film 22 interposed therebetween. The material of the gate electrode 20 is polycrystalline silicon doped with phosphorus, and the material of the gate insulating film 22 is silicon oxide (SiO ₂ ). The material of the gate electrode 20 may be aluminum. When the semiconductor device 100 is viewed in plan, the gate electrode 20 includes a part of the second low resistance n-type region 24 and the buried region 8 positioned between the second low resistance n-type region 24 and the aperture region 18. It faces the aperture region 18. The gate electrode 20 is insulated from the source electrode 16 by an insulating film (not shown). The body electrode 14 is electrically connected to the buried region 8. The material of the body electrode 14 is nickel (Ni). The body electrode 14 is grounded.

半導体装置１００の動作について説明する。埋込領域８がチャネル層３０に対向している。ゲート電極２０に電圧を印加していない状態では、ｐ型の埋込領域８からチャネル層３０に向けて空乏層が伸びている。その空乏層は、第１半導体層２８と第２半導体層２６のヘテロ接合面にまで達している。ヘテロ接合面が空乏化すると、ヘテロ接合面の伝導体のエネルギー準位がフェルミ準位よりも上側に存在する。そのため、２次元電子ガス層が、ヘテロ接合面に存在することができない。ゲート電極２０に電圧が印加されていない状態では、半導体装置１００はオフしている。半導体装置１００は、ノーマリーオフの動作を行う。 An operation of the semiconductor device 100 will be described. The buried region 8 faces the channel layer 30. In a state where no voltage is applied to the gate electrode 20, a depletion layer extends from the p-type buried region 8 toward the channel layer 30. The depletion layer reaches the heterojunction surface of the first semiconductor layer 28 and the second semiconductor layer 26. When the heterojunction surface is depleted, the energy level of the conductor at the heterojunction surface is present above the Fermi level. Therefore, a two-dimensional electron gas layer cannot exist at the heterojunction surface. In a state where no voltage is applied to the gate electrode 20, the semiconductor device 100 is off. The semiconductor device 100 performs a normally-off operation.

ゲート電極２０に正の電圧を印加すると、ｐ型の埋込領域８からチャネル層３０に向けて伸びていた空乏層の幅が縮小する。２次元電子ガス層が、第１半導体層２８と第２半導体層２６の接合面に形成される。それにより、ソース電極１６から注入された電子が、２次元電子ガス層を走行できるようになる。電子は、第２低抵抗ｎ型領域２４から第１半導体層２８と第２半導体層２６の接合面を横方向に移動し、アパーチャ領域１８，高抵抗ｎ型領域６，第１低抵抗ｎ型領域４を縦方向に移動し、ドレイン電極２に至る。ドレイン電極２とソース電極が導通する。なお、半導体装置１００の動作中にアバランシェ降伏により高抵抗ｎ型領域６内に生じたホール（正孔）は、埋込領域８，ボディ電極１４を経由して半導体装置１００の外部に引き抜かれる。正孔濃度がおよそ３×１０^１７ｃｍ^−３の場合、埋込領域８内のホールの移動度は、およそ１０ｃｍ^２／ｖｓである。これは、アルミニウムがドーピングされていない窒化ガリウム内のホールの移動度とほぼ同じ結果である。 When a positive voltage is applied to the gate electrode 20, the width of the depletion layer extending from the p-type buried region 8 toward the channel layer 30 is reduced. A two-dimensional electron gas layer is formed on the bonding surface between the first semiconductor layer 28 and the second semiconductor layer 26. Thereby, electrons injected from the source electrode 16 can travel through the two-dimensional electron gas layer. The electrons move laterally from the second low-resistance n-type region 24 at the junction surface between the first semiconductor layer 28 and the second semiconductor layer 26, and the aperture region 18, the high-resistance n-type region 6, the first low-resistance n-type. The region 4 is moved in the vertical direction and reaches the drain electrode 2. The drain electrode 2 and the source electrode are electrically connected. Note that holes generated in the high-resistance n-type region 6 due to avalanche breakdown during the operation of the semiconductor device 100 are extracted outside the semiconductor device 100 through the buried region 8 and the body electrode 14. When the hole concentration is about 3 × 10 ¹⁷ cm ⁻³ , the mobility of holes in the buried region 8 is about 10 cm ² / vs. This is almost the same result as the mobility of holes in gallium nitride not doped with aluminum.

図２〜図６を参照し、半導体装置１００の製造方法について説明する。まず、図２に示すように、ｎ型の高抵抗ｎ型領域６をｎ型の半導体基板（第１低抵抗ｎ型領域）４の表面に気相成長させ、さらに、ｐ型の半導体層８を高抵抗ｎ型領域６の表面に気相成長させる。半導体層８は、最終的に図１の埋込領域８になる。よって、以下の説明では、埋込領域８として説明する。埋込領域８は、アルミニウムとマグネシウムをドーパントガスとして含む雰囲気下で気相成長させる。埋込領域８の表面は、ｃ面（（０００１）面）である。埋込領域８を結晶成長するときは、埋込領域８に含まれるアルミニウムの濃度が１×１０^１８〜１×１０^２１ｃｍ^−３となるように、ドーパントガスの濃度を調整する。なお、高抵抗ｎ型領域６と埋込領域８を気相成長させる工程では、雰囲気の温度がおよそ９８０℃以上になってから原料ガスを供給する。また、以下の説明では、第１低抵抗ｎ型領域４と高抵抗ｎ型領域６と埋込領域８を併せて、半導体下地層１０と称する。その後、開口４０ａを有するマスク４０を、埋込領域８の表面に形成する。 A method for manufacturing the semiconductor device 100 will be described with reference to FIGS. First, as shown in FIG. 2, an n-type high-resistance n-type region 6 is vapor-phase grown on the surface of an n-type semiconductor substrate (first low-resistance n-type region) 4, and a p-type semiconductor layer 8 is further grown. Is vapor-phase grown on the surface of the high resistance n-type region 6. The semiconductor layer 8 finally becomes the buried region 8 of FIG. Therefore, in the following description, the embedded region 8 will be described. The buried region 8 is vapor-phase grown in an atmosphere containing aluminum and magnesium as dopant gases. The surface of the buried region 8 is a c-plane ((0001) plane). When crystal-growing the buried region 8, the concentration of the dopant gas is adjusted so that the concentration of aluminum contained in the buried region 8 is 1 × 10 ¹⁸ to 1 × 10 ²¹ cm ⁻³ . In the step of vapor phase growth of the high resistance n-type region 6 and the buried region 8, the source gas is supplied after the temperature of the atmosphere becomes approximately 980 ° C. or higher. In the following description, the first low resistance n-type region 4, the high resistance n-type region 6, and the buried region 8 are collectively referred to as a semiconductor base layer 10. Thereafter, a mask 40 having an opening 40 a is formed on the surface of the buried region 8.

次に、図３に示すように、開口４０ａに対応する部分のｐ型の埋込領域８を表面からエッチングし、埋込領域８を貫通して高抵抗ｎ型領域６内に至るトレンチ４２を形成する。これにより、半導体下地層１０の表層部１２にトレンチ４２が形成される。半導体下地層１０が第１低抵抗ｎ型領域４と高抵抗ｎ型領域６と埋込領域８を有する場合、埋込領域８が、請求項に記載の部分領域に相当する。埋込領域８の側壁８ａには、不純物であるアルミニウムが１×１０^１８〜１×１０^２１ｃｍ^−３含まれている。埋込領域８の側壁８ａは、ａ面（（００−２０）面）、ｍ面（（１−１００）面）又はそれらの面に近い結晶面である。すなわち、埋込領域８の側壁８ａは、ｃ面以外の面である。次に、図４に示すように、ｎ型の第１半導体層２８を、半導体下地層１０のトレンチ４２（図３も参照）内、及び、半導体下地層１０の表面に気相成長させる（気相成長工程）。第１半導体層２８は、高抵抗ｎ型領域６の露出した表面６ａと８ａからも気相成長する。第１半導体層２８は、請求項に記載の半導体成長層に相当する。この気相成長工程では、雰囲気の温度がおよそ９８０℃以上になってから、原料ガスの供給を行う。なお、第１半導体層２８のうち、埋込領域８の間に位置する部分がアパーチャ領域１８（図１を参照）である。また、第１半導体層２８を成長する温度は、１１００℃以下であることが好ましい。後述するように、第１半導体層２８の成長温度を高くすることにより、第１半導体層２８に取り込まれる酸素の量を抑制することができる。しかしながら、成長温度を高くしすぎる（１１００℃よりも高くする）と、結晶の分解が生じ始めることがある。それにより、半導体装置１００の品質が低下することがある。 Next, as shown in FIG. 3, a portion of the p-type buried region 8 corresponding to the opening 40a is etched from the surface, and a trench 42 penetrating the buried region 8 and reaching the high resistance n-type region 6 is formed. Form. As a result, a trench 42 is formed in the surface layer portion 12 of the semiconductor underlayer 10. When the semiconductor underlayer 10 includes the first low-resistance n-type region 4, the high-resistance n-type region 6, and the buried region 8, the buried region 8 corresponds to a partial region described in the claims. The sidewall 8a of the buried region 8 contains 1 * 10 < ¹⁸ > to 1 * 10 < ²¹ > cm < ^-3 > as an impurity. The sidewall 8a of the buried region 8 is an a-plane ((00-20) plane), an m-plane ((1-100) plane), or a crystal plane close to those planes. That is, the sidewall 8a of the buried region 8 is a surface other than the c-plane. Next, as shown in FIG. 4, the n-type first semiconductor layer 28 is vapor-phase grown in the trench 42 (see also FIG. 3) of the semiconductor base layer 10 and on the surface of the semiconductor base layer 10 (gas phase). Phase growth process). The first semiconductor layer 28 is also vapor grown from the exposed surfaces 6 a and 8 a of the high resistance n-type region 6. The first semiconductor layer 28 corresponds to the semiconductor growth layer described in the claims. In this vapor phase growth step, the source gas is supplied after the temperature of the atmosphere reaches approximately 980 ° C. or higher. In the first semiconductor layer 28, the portion located between the buried regions 8 is the aperture region 18 (see FIG. 1). The temperature at which the first semiconductor layer 28 is grown is preferably 1100 ° C. or lower. As will be described later, the amount of oxygen taken into the first semiconductor layer 28 can be suppressed by increasing the growth temperature of the first semiconductor layer 28. However, if the growth temperature is too high (higher than 1100 ° C.), crystal decomposition may begin to occur. As a result, the quality of the semiconductor device 100 may deteriorate.

次に、図５に示すように、ｎ型の第２半導体層２８を、第１半導体層２８の表面に気相成長させる。それにより、ヘテロ接合を有するチャネル層３０が形成される。その後、開口４４ａを有するマスク４４を、第２半導体層２６の表面に形成する。その後、マスク４４の開口４４ａに対応する第２半導体層２６に向けて、シリコンをイオン注入する。イオン注入は、シリコンの注入範囲２４が、第１半導体層２８と第２半導体層２６のヘテロ接合面に達するように実施する。マスク４４を除去した後、図６に示すように、開口４６ａを有するマスク４６を、第２半導体層２６の表面に形成する。マスク４６の幅は、マスク４４の幅よりも広い（図５も参照）。その後、マスク４６の開口４６ａに対応する第２半導体層２６と第１半導体層２８をイオンエッチングする。それにより、第２低抵抗ｎ型領域２４が形成され、埋込領域８の表面の一部が露出する。なお、第２半導体層２６と第１半導体層２８をイオンエッチングして埋込領域８の表面の一部を露出させ、次いで、第２半導体層２６に向けてシリコンをイオン注入してもよい。 Next, as shown in FIG. 5, the n-type second semiconductor layer 28 is vapor-phase grown on the surface of the first semiconductor layer 28. Thereby, the channel layer 30 having a heterojunction is formed. Thereafter, a mask 44 having an opening 44 a is formed on the surface of the second semiconductor layer 26. Thereafter, silicon is ion-implanted toward the second semiconductor layer 26 corresponding to the opening 44 a of the mask 44. The ion implantation is performed so that the silicon implantation range 24 reaches the heterojunction surface of the first semiconductor layer 28 and the second semiconductor layer 26. After removing the mask 44, a mask 46 having an opening 46a is formed on the surface of the second semiconductor layer 26 as shown in FIG. The width of the mask 46 is wider than the width of the mask 44 (see also FIG. 5). Thereafter, the second semiconductor layer 26 and the first semiconductor layer 28 corresponding to the opening 46a of the mask 46 are ion-etched. Thereby, the second low resistance n-type region 24 is formed, and a part of the surface of the buried region 8 is exposed. Note that the second semiconductor layer 26 and the first semiconductor layer 28 may be ion-etched to expose a part of the surface of the buried region 8, and then silicon may be ion-implanted toward the second semiconductor layer 26.

その後、ソース電極１６を第２低抵抗ｎ型領域２４の表面に形成し、ボディ電極１４を露出している埋込領域８の表面に形成し、ドレイン電極２を第１低抵抗ｎ型領域４の裏面に形成し、ゲート電極２０をゲート絶縁膜２２を介して第２半導体層２６の表面に形成する。それにより、図１に示す半導体装置１００が完成する。なお、電極１６，１４，２，２０の形成方法は公知のため、説明を省略する。また、上記実施例では、高抵抗ｎ型領域６、埋込領域８及び第１半導体層２８の全ての気相成長において、雰囲気温度がおよそ９８０℃を超えてから原料ガスの供給を行った。しかしながら、高抵抗ｎ型領域６及び埋込領域８を気相成長させる工程では、雰囲気温度がおよそ９００℃を超えてから原料ガスの供給を行ってもよい。 Thereafter, the source electrode 16 is formed on the surface of the second low resistance n-type region 24, the body electrode 14 is formed on the surface of the buried region 8, and the drain electrode 2 is formed on the first low resistance n-type region 4. The gate electrode 20 is formed on the surface of the second semiconductor layer 26 via the gate insulating film 22. Thereby, the semiconductor device 100 shown in FIG. 1 is completed. In addition, since the formation method of the electrodes 16, 14, 2, and 20 is well-known, description is abbreviate | omitted. In the above embodiment, the source gas is supplied after the atmospheric temperature exceeds approximately 980 ° C. in all the vapor phase growth of the high resistance n-type region 6, the buried region 8, and the first semiconductor layer 28. However, in the step of vapor-phase growing the high resistance n-type region 6 and the buried region 8, the source gas may be supplied after the ambient temperature exceeds approximately 900 ° C.

ここで、埋込領域８にアルミニウムを１×１０^１８〜１×１０^２１ｃｍ^−３導入する理由を説明する。上記したように、半導体装置１００では、電流がアパーチャ領域１８を縦方向に移動する。そのため、アパーチャ領域１８の幅（隣接する埋込領域８の間隔）が狭くなると、電流が流れにくくなる。窒化物半導体を気相成長させる場合、気相成長が生じる温度（およそ９００℃）までは、アンモニア（ＮＨ_３）ガス雰囲気下で半導体下地層１０を加熱する。それにより、窒素（Ｎ）が半導体下地層１０から抜けることを防止する。埋込領域８にアルミニウムが導入されていないと、半導体下地層１０を加熱する過程で、図３に示す埋込領域８の表面がマストランスポートをして、トレンチ４２内に移動することがある。そうすると、トレンチ４２の幅（隣接する埋込領域８の間隔）が設計値からずれ、アパーチャ領域１８の幅が設計値からずれることがある。最悪の場合、アパーチャ領域１８がｐ型化してしまい、オン抵抗が極めて高くなってしまう。本実施例では、埋込領域８にアルミニウムをドーピングすることにより、埋込領域８の表面がマストランスポートすることを抑制する。 Here, the reason why 1 × 10 ¹⁸ to 1 × 10 ²¹ cm ⁻³ of aluminum is introduced into the buried region 8 will be described. As described above, in the semiconductor device 100, the current moves in the aperture region 18 in the vertical direction. For this reason, when the width of the aperture region 18 (the interval between the adjacent buried regions 8) becomes narrow, it becomes difficult for current to flow. When vapor phase growth of a nitride semiconductor is performed, the semiconductor underlayer 10 is heated in an ammonia (NH ₃ ) gas atmosphere up to a temperature at which vapor phase growth occurs (approximately 900 ° C.). Thereby, nitrogen (N) is prevented from escaping from the semiconductor underlayer 10. If aluminum is not introduced into the buried region 8, the surface of the buried region 8 shown in FIG. 3 may be mass transported and moved into the trench 42 in the process of heating the semiconductor underlayer 10. . As a result, the width of the trench 42 (the interval between the adjacent buried regions 8) may deviate from the design value, and the width of the aperture region 18 may deviate from the design value. In the worst case, the aperture region 18 becomes p-type and the on-resistance becomes extremely high. In this embodiment, the buried region 8 is doped with aluminum to suppress mass transport of the surface of the buried region 8.

なお、従来より、窒化ガリウムではなく、窒化アルミニウムガリウムであれば、マストランスポートを抑制できることが知られていた。そのため、マストランスポートを抑制するだけならば、埋込領域８を窒化アルミニウムガリウムで形成すれば足りる。しかしながら、埋込領域８の材料を窒化アルミニウムガリウムとすると、埋込領域８内の正孔の移動度及び正孔濃度が低下する。すなわち、埋込領域８の比抵抗が増大する。それにより、半導体装置１００の耐圧が低下する等の不具合が生じることがある。そのため、高耐圧を維持しながら、アパーチャ領域１８の幅を正確に制御することが困難であった。本実施例では、埋込領域８に含まれるアルミニウムの濃度を１×１０^２１ｃｍ^−３以下とする。それにより、埋込領域の比抵抗が増大することを抑制している。上記したように、アルミニウムのモル比が０．０１以下の窒化物半導体は、窒化アルミニウムガリウムとはみなされず、窒化ガリウムとみなされる。そのため、マストランスポートを抑制することができないと考えられていた。しかしながら、本実施例の半導体装置１００では、比抵抗の増大を抑制しながら、マストランスポートを抑制することができる。なお、アルミニウムのドーピング濃度が１×１０^１８ｃｍ^−３未満であれば、もはやアルミニウムの効果が得られず、マストランスポートを抑制することができない。 Conventionally, it has been known that mass transport can be suppressed by using aluminum gallium nitride instead of gallium nitride. Therefore, if only the mass transport is suppressed, it is sufficient to form the buried region 8 with aluminum gallium nitride. However, if the material of the buried region 8 is aluminum gallium nitride, the mobility and hole concentration of holes in the buried region 8 are lowered. That is, the specific resistance of the buried region 8 increases. As a result, problems such as a decrease in the breakdown voltage of the semiconductor device 100 may occur. For this reason, it is difficult to accurately control the width of the aperture region 18 while maintaining a high breakdown voltage. In the present embodiment, the concentration of aluminum contained in the buried region 8 is set to 1 × 10 ²¹ cm ⁻³ or less. Thereby, an increase in the specific resistance of the buried region is suppressed. As described above, a nitride semiconductor having an aluminum molar ratio of 0.01 or less is not regarded as aluminum gallium nitride but is regarded as gallium nitride. Therefore, it was thought that mass transport could not be suppressed. However, in the semiconductor device 100 of the present embodiment, it is possible to suppress mass transport while suppressing an increase in specific resistance. If the aluminum doping concentration is less than 1 × 10 ¹⁸ cm ⁻³ , the effect of aluminum can no longer be obtained, and mass transport cannot be suppressed.

次に、埋込領域８を９８０℃以上で気相成長させる理由を説明する。上記したように、埋込領域８の側壁８ａは、ａ面又はｍ面である。窒化物半導体をｃ面以外の面から気相成長させる場合、その成長は、横方向成長又はファセット成長により進行する。横方向成長又はファセット成長は、ｃ面成長と比較して、成長膜に酸素が取り込まれやすい。特に、低温（９００℃程度）で気相成長すると、成長膜に多くの酸素が取り込まれる。そのため、９００℃程度で原料ガスの導入を行うと、第１半導体層２８内に酸素が過剰に取り込まれる。第１半導体層２８内に酸素が過剰に取り込まれると、その酸素は、第１半導体層２８の材料である窒素と置換される。そして、その酸素は、第１半導体層２８のドナーとして機能する。すなわち、第１半導体層２８のｎ型不純物の濃度が増大する。アパーチャ領域１８の不純物濃度を所望する値に調整することが困難になる。半導体装置１００がオフしているときは、埋込領域８からアパーチャ領域１８に向けて空乏層が伸びる。アパーチャ領域１８の不純物濃度を所望する値に調整しないと、半導体装置１００の耐圧が低下したり、リーク電流が増加することがある。 Next, the reason why the buried region 8 is vapor grown at 980 ° C. or higher will be described. As described above, the sidewall 8a of the buried region 8 is the a-plane or the m-plane. When a nitride semiconductor is vapor-phase grown from a surface other than the c-plane, the growth proceeds by lateral growth or facet growth. In the lateral growth or facet growth, oxygen is easily taken into the growth film as compared with the c-plane growth. In particular, when vapor phase growth is performed at a low temperature (about 900 ° C.), a large amount of oxygen is taken into the growth film. Therefore, when the source gas is introduced at about 900 ° C., oxygen is excessively taken into the first semiconductor layer 28. When oxygen is excessively taken into the first semiconductor layer 28, the oxygen is replaced with nitrogen which is a material of the first semiconductor layer 28. The oxygen functions as a donor for the first semiconductor layer 28. That is, the concentration of the n-type impurity in the first semiconductor layer 28 increases. It becomes difficult to adjust the impurity concentration of the aperture region 18 to a desired value. When the semiconductor device 100 is off, a depletion layer extends from the buried region 8 toward the aperture region 18. If the impurity concentration of the aperture region 18 is not adjusted to a desired value, the breakdown voltage of the semiconductor device 100 may decrease or the leakage current may increase.

しかしながら、本実施例のように、第１半導体層２８を９８０℃以上で気相成長させると、成長膜に取り込まれる酸素の量を低減することができる。具体的には、第１半導体層２８に取り込まれる酸素濃度を、３×１０^１６ｃｍ^−３以下に抑制することができる。酸素濃度が３×１０^１６ｃｍ^−３以下であれば、半導体装置１００の特性を所望するレベルに維持することができる。 However, when the first semiconductor layer 28 is vapor-phase grown at 980 ° C. or higher as in this embodiment, the amount of oxygen taken into the growth film can be reduced. Specifically, the oxygen concentration taken into the first semiconductor layer 28 can be suppressed to 3 × 10 ¹⁶ cm ⁻³ or less. If the oxygen concentration is 3 × 10 ¹⁶ cm ⁻³ or less, the characteristics of the semiconductor device 100 can be maintained at a desired level.

なお、第１半導体層２８を９８０℃以上で成長させることができるのは、埋込領域８にアルミニウムがドーピングされているからである。上記したように、埋込領域８にアルミニウムがドーピングされていなければ、第１半導体層２８を成長させる工程でマストランスポートが起こる。マストランスポートは高温になる程顕著になるので、埋込領域８にアルミニウムがドーピングされていなければ、第１半導体層２８を９８０℃以上で成長させることができない。 The first semiconductor layer 28 can be grown at 980 ° C. or more because the buried region 8 is doped with aluminum. As described above, if the buried region 8 is not doped with aluminum, mass transport occurs in the process of growing the first semiconductor layer 28. Since the mass transport becomes more noticeable as the temperature becomes higher, the first semiconductor layer 28 cannot be grown at 980 ° C. or higher unless the buried region 8 is doped with aluminum.

図７を参照し、半導体装置２００について説明する。半導体装置２００は半導体装置１００の変形例であり、半導体装置１００と実質的に同じ構造については、同じ参照番号を付すことにより説明を省略する。半導体装置２００は、２つの単位構造２００ａと２００ｂを有している。高抵抗ｎ型領域２０６の材料は窒化ガリウムである。高抵抗ｎ型領域２０６の不純物としてシリコンが用いられており、その不純物濃度はおよそ１×１０^１６ｃｍ^−３である。複数のｐ型の埋込領域２０８が、高抵抗ｎ型領域２０６の表面に間隔を有して設けられている。埋込領域２０８の材料は窒化ガリウムである。埋込領域２０８の不純物としてマグネシウム（Ｍｇ）が用いられており、その不純物濃度はおよそ１×１０^１９ｃｍ^−３である。なお、埋込領域２０８には、アルミニウムがドーピングされていない。 The semiconductor device 200 will be described with reference to FIG. The semiconductor device 200 is a modification of the semiconductor device 100, and the description of the substantially same structure as that of the semiconductor device 100 is omitted by giving the same reference numerals. The semiconductor device 200 has two unit structures 200a and 200b. The material of the high resistance n-type region 206 is gallium nitride. Silicon is used as the impurity of the high-resistance n-type region 206, and the impurity concentration is about 1 × 10 ¹⁶ cm ⁻³ . A plurality of p-type buried regions 208 are provided at intervals on the surface of the high-resistance n-type region 206. The material of the buried region 208 is gallium nitride. Magnesium (Mg) is used as the impurity of the buried region 208, and the impurity concentration is approximately 1 × 10 ¹⁹ cm ⁻³ . The buried region 208 is not doped with aluminum.

複数のアパーチャ領域２１８が、高抵抗ｎ型領域２０６の表面に間隔を有して設けられている。アパーチャ領域２１８は、埋込領域２０８間に位置している。アパーチャ領域２１８の材料は窒化ガリウムである。アパーチャ領域２１８の不純物としてシリコンが用いられており、その不純物濃度はおよそ３×１０^１６ｃｍ^−３である。アパーチャ領域２１８にはさらに、不純物としてアルミニウムが用いられており、その不純物濃度はおよそ１×１０^２０ｃｍ^−３である。すなわち、半導体装置２００は、埋込領域２０８にアルミニウムがドーピングされておらず、アパーチャ領域２１８にアルミニウムがドーピングされている点、及び、アパーチャ領域２１８にドーピングするシリコンの濃度が半導体装置１００と異なる。アパーチャ領域２１８に含まれるシリコンの濃度は、高抵抗ｎ型領域２０６に含まれるシリコンの濃度よりも濃い。半導体装置２００では、アパーチャ領域２１８にアルミニウムがドーピングされている。そのため、アパーチャ領域２１８にドーピングするシリコンの濃度を高抵抗ｎ型領域２０６にドーピングするシリコンの濃度と等しくすると、アパーチャ領域２１８の抵抗が高くなる。アパーチャ領域２１８の抵抗を低くするために、アパーチャ領域２１８にドーピングするシリコンの濃度を増加させている。 A plurality of aperture regions 218 are provided at intervals on the surface of the high resistance n-type region 206. The aperture region 218 is located between the embedded regions 208. The material of the aperture region 218 is gallium nitride. Silicon is used as an impurity in the aperture region 218, and the impurity concentration is about 3 × 10 ¹⁶ cm ⁻³ . Further, aluminum is used as an impurity in the aperture region 218, and the impurity concentration is about 1 × 10 ²⁰ cm ⁻³ . That is, the semiconductor device 200 differs from the semiconductor device 100 in that the buried region 208 is not doped with aluminum, the aperture region 218 is doped with aluminum, and the concentration of silicon doped in the aperture region 218. The concentration of silicon contained in the aperture region 218 is higher than the concentration of silicon contained in the high resistance n-type region 206. In the semiconductor device 200, the aperture region 218 is doped with aluminum. Therefore, when the concentration of silicon doped in the aperture region 218 is equal to the concentration of silicon doped in the high resistance n-type region 206, the resistance of the aperture region 218 is increased. In order to reduce the resistance of the aperture region 218, the concentration of silicon doped in the aperture region 218 is increased.

図８〜図１３を参照し、半導体装置２００の製造方法について説明する。まず、図８に示すように、ｎ型の高抵抗ｎ型領域２０６をｎ型の第１低抵抗ｎ型領域４の表面に気相成長させ、さらに、ｎ型の半導体層２１８を高抵抗ｎ型領域２０６の表面に気相成長させる。半導体層２１８は、アルミニウムをドーパントガスとして含む雰囲気下で気相成長させる。半導体層２１８の表面はｃ面である。その後、半導体層２１８の表面に、開口６０ａを有するマスク６０を形成する。 A method for manufacturing the semiconductor device 200 will be described with reference to FIGS. First, as shown in FIG. 8, an n-type high-resistance n-type region 206 is vapor-phase grown on the surface of the n-type first low-resistance n-type region 4, and an n-type semiconductor layer 218 is further formed with a high-resistance n-type. Vapor phase growth is performed on the surface of the mold region 206. The semiconductor layer 218 is vapor grown in an atmosphere containing aluminum as a dopant gas. The surface of the semiconductor layer 218 is a c-plane. Thereafter, a mask 60 having an opening 60 a is formed on the surface of the semiconductor layer 218.

次に、図９に示すように、ｎ型の半導体層２１８の表面からエッチングし、半導体層２１８の側壁２１８ａと高抵抗ｎ型領域２０６の表面２０６ａとで画定されるトレンチ２３２を形成する。これにより、図７に示すアパーチャ領域２１８が完成する。なお、半導体層２１８を確実に除去するために、トレンチ２３２は、半導体層２１８を貫通して高抵抗ｎ型領域２０６内に至ってもよい。アパーチャ領域２１８と高抵抗ｎ型領域２０６と第１低抵抗ｎ型領域４によって、トレンチ２３２を有する半導体下地層２１０が形成される。半導体層２１８の側壁２１８ａには、不純物であるアルミニウムが１×１０^１８〜１×１０^２１ｃｍ^−３含まれている。 Next, as shown in FIG. 9, etching is performed from the surface of the n-type semiconductor layer 218, thereby forming a trench 232 defined by the sidewall 218 a of the semiconductor layer 218 and the surface 206 a of the high-resistance n-type region 206. Thereby, the aperture region 218 shown in FIG. 7 is completed. Note that the trench 232 may penetrate the semiconductor layer 218 and reach the high resistance n-type region 206 in order to reliably remove the semiconductor layer 218. A semiconductor base layer 210 having a trench 232 is formed by the aperture region 218, the high resistance n-type region 206, and the first low resistance n-type region 4. The side wall 218a of the semiconductor layer 218 contains 1 × 10 ¹⁸ to 1 × 10 ²¹ cm ^{−3 of} aluminum which is an impurity.

次に、図１０に示すように、ｐ型の半導体層２０８を、半導体下地層２１０のトレンチ２３２（図９も参照）内、及び、半導体下地層２１０の表面に気相成長させる（気相成長工程）。本実施例ではｐ型の半導体層２０８が、請求項に記載の半導体成長層に相当する。また、アパーチャ領域２１８が、請求項に記載の部分領域に相当する。気相成長工程では、雰囲気の温度がおよそ９８０℃以上になってから、原料ガスの供給を行う。次に、図１１に示すように、アパーチャ領域２１８の表面が露出するまで、半導体層２０８を表面からエッチングする。これにより、図７に示す埋込領域２０８が完成する。埋込み領域２０８は、トレンチ２３２内を充填している。 Next, as shown in FIG. 10, the p-type semiconductor layer 208 is vapor-phase grown in the trench 232 (see also FIG. 9) of the semiconductor base layer 210 and on the surface of the semiconductor base layer 210 (vapor-phase growth). Process). In this embodiment, the p-type semiconductor layer 208 corresponds to the semiconductor growth layer described in the claims. The aperture region 218 corresponds to a partial region described in the claims. In the vapor phase growth process, the source gas is supplied after the temperature of the atmosphere reaches approximately 980 ° C. or higher. Next, as shown in FIG. 11, the semiconductor layer 208 is etched from the surface until the surface of the aperture region 218 is exposed. Thereby, the buried region 208 shown in FIG. 7 is completed. The buried region 208 fills the trench 232.

次に、図１２に示すように、ｎ型の第１半導体層２８を、アパーチャ領域２１８と埋込領域２０８の表面に気相成長させる。次いで、ｎ型の第２半導体層２６を、第１半導体層２８の表面に気相成長させる、それにより、ヘテロ接合を有するチャネル層３０が形成される。その後、開口６２ａを有するマスク６２を、第２半導体層２６の表面に形成する。その後、マスク６２の開口６２ａに対応する第２半導体層２６に向けて、シリコンをイオン注入する。マスク６２を除去した後、図１３に示すように、開口６４を有するマスク６４を、第２半導体層２６の表面に形成する。マスク６４の幅は、図１２に示すマスク６２の幅よりも広い。その後、マスク６４の開口６４ａに対応する第２半導体層２６と第１半導体層２８をイオンエッチングする。以下の製造工程は半導体装置１００と同じなので省略する。 Next, as shown in FIG. 12, the n-type first semiconductor layer 28 is vapor-phase grown on the surfaces of the aperture region 218 and the buried region 208. Next, the n-type second semiconductor layer 26 is vapor-phase grown on the surface of the first semiconductor layer 28, thereby forming the channel layer 30 having a heterojunction. Thereafter, a mask 62 having an opening 62 a is formed on the surface of the second semiconductor layer 26. Thereafter, silicon is ion-implanted toward the second semiconductor layer 26 corresponding to the opening 62 a of the mask 62. After removing the mask 62, a mask 64 having an opening 64 is formed on the surface of the second semiconductor layer 26 as shown in FIG. The width of the mask 64 is wider than the width of the mask 62 shown in FIG. Thereafter, the second semiconductor layer 26 and the first semiconductor layer 28 corresponding to the opening 64a of the mask 64 are ion-etched. Since the following manufacturing process is the same as that of the semiconductor device 100, it is omitted.

図１４を参照し、半導体装置３００について説明する。半導体装置３００は半導体装置２００の変形例であり、半導体装置２００と実質的に同じ構造については、同じ参照番号を付すことにより説明を省略する。ここでは、半導体装置２００との相違点だけを説明する。半導体装置３００は、２つの単位構造３００ａと３００ｂを有している。半導体装置３００では、埋込領域３０８と、高抵抗ｎ型領域２０６及びアパーチャ領域２１８との間に、ｎ型の第３半導体層３７０が介在している。第３半導体層３７０の材料は窒化ガリウムである。第３半導体層３７０の不純物としてシリコンが用いられており、その不純物濃度はおよそ１×１０^１６ｃｍ^−３である。第３半導体層３７０は、埋込領域３０８が高抵抗ｎ型領域２０６の表面に直接接触することを防止するために設けられている。 The semiconductor device 300 will be described with reference to FIG. The semiconductor device 300 is a modification of the semiconductor device 200, and the description of the substantially same structure as the semiconductor device 200 will be omitted by giving the same reference numerals. Here, only differences from the semiconductor device 200 will be described. The semiconductor device 300 has two unit structures 300a and 300b. In the semiconductor device 300, the n-type third semiconductor layer 370 is interposed between the buried region 308, the high-resistance n-type region 206, and the aperture region 218. The material of the third semiconductor layer 370 is gallium nitride. Silicon is used as the impurity of the third semiconductor layer 370, and the impurity concentration is about 1 × 10 ¹⁶ cm ⁻³ . The third semiconductor layer 370 is provided to prevent the buried region 308 from directly contacting the surface of the high resistance n-type region 206.

図１５〜図１７を参照し、半導体装置３００の製造方法及び、第３半導体層３７０を形成する効果について説明する。まず、半導体装置２００と同様に、図８〜図９までの工程を実施する。図８〜図９までの工程については説明を省略する。半導体下地層２１０を形成した後に、図１５に示すように、ｎ型の第３半導体層３７０を、半導体下地層２１０の表面の全面に気相成長させる。第３半導体層３７０の気相成長は、９８０℃以上の温度で行う。第３半導体層３７０の厚みはおよそ０．５μｍである。第３半導体層３７０を成長させても、第３半導体層３７０がトレンチ２３２内を完全に充填することはない。そのため、アパーチャ領域２１８の側壁２１８ａから成長した部分第３半導体層３７０ｂと、高抵抗ｎ型領域２０６の露出面２０６ａから成長した部分第３半導体層３７０ａとで画定されるトレンチ３３２が形成される。なお、第３半導体層３７０を９８０℃以上で気相成長させるので、過剰な酸素が第３半導体層３７０に取り込まれことを防止できる。 The manufacturing method of the semiconductor device 300 and the effect of forming the third semiconductor layer 370 will be described with reference to FIGS. First, similarly to the semiconductor device 200, the steps of FIGS. Description of the steps from FIG. 8 to FIG. 9 is omitted. After forming the semiconductor base layer 210, an n-type third semiconductor layer 370 is vapor-phase grown on the entire surface of the semiconductor base layer 210 as shown in FIG. The vapor phase growth of the third semiconductor layer 370 is performed at a temperature of 980 ° C. or higher. The thickness of the third semiconductor layer 370 is approximately 0.5 μm. Even if the third semiconductor layer 370 is grown, the third semiconductor layer 370 does not completely fill the trench 232. Therefore, a trench 332 defined by the partial third semiconductor layer 370b grown from the sidewall 218a of the aperture region 218 and the partial third semiconductor layer 370a grown from the exposed surface 206a of the high resistance n-type region 206 is formed. Note that the third semiconductor layer 370 is vapor-grown at 980 ° C. or higher, so that excessive oxygen can be prevented from being taken into the third semiconductor layer 370.

次に、図１６に示すように、ｐ型の埋込領域３０８を、トレンチ３３２内及び第３半導体層３７０の表面３７０ｃ上に気相成長させる。本実施例では、ｐ型の埋込領域３０８が、請求項に記載の半導体成長層に相当する。次に、図１７に示すように、アパーチャ領域２１８の表面が露出するまで、埋込領域３０８をエッチングする。その後の工程は、半導体装置２００の製造方法の図１２以降の工程に等しいので、説明を省略する。 Next, as shown in FIG. 16, the p-type buried region 308 is vapor-phase grown in the trench 332 and on the surface 370 c of the third semiconductor layer 370. In this embodiment, the p-type buried region 308 corresponds to the semiconductor growth layer described in the claims. Next, as shown in FIG. 17, the buried region 308 is etched until the surface of the aperture region 218 is exposed. Since the subsequent steps are the same as the steps after FIG. 12 of the method for manufacturing the semiconductor device 200, description thereof will be omitted.

上記したように、第３半導体層３７０を設けることにより、図９に示す高抵抗ｎ型領域２０６の露出面２０６ａが被覆される。図８と図９に示すように、露出面２０６ａは、半導体層２１８をエッチングすることによって露出する。そのため、露出面２０６ａには、エッチングによる欠陥が形成される。露出面２０６ａ上に直接ｐ型の埋込領域３０８を形成すると、埋込領域３０８に含まれる不純物（マグネシウム）が、その欠陥を通じて、高抵抗ｎ型領域２０６に移動しやすくなる。第３半導体層３７０で露出面２０６ａを被覆すると、埋込領域３０８から高抵抗ｎ型領域２０６に不純物が移動することを抑制することができる。 As described above, by providing the third semiconductor layer 370, the exposed surface 206a of the high resistance n-type region 206 shown in FIG. 9 is covered. As shown in FIGS. 8 and 9, the exposed surface 206 a is exposed by etching the semiconductor layer 218. Therefore, a defect due to etching is formed on the exposed surface 206a. When the p-type buried region 308 is formed directly on the exposed surface 206a, the impurity (magnesium) contained in the buried region 308 easily moves to the high-resistance n-type region 206 through the defect. When the exposed surface 206 a is covered with the third semiconductor layer 370, the impurity can be prevented from moving from the buried region 308 to the high resistance n-type region 206.

なお、第３半導体層３７０は、不純物としてアルミニウムが含まれていてもよい。第３半導体層３７０がマストランスポートすることを抑制することができる。なお、上記したように、第３半導体３７０を形成する目的は、埋込領域３０８が高抵抗ｎ型領域２０６の露出面２０６ａに直接接触することを防止することである。また、上記したように、第３半導体層３７０の厚みは非常に薄い。そのため、第３半導体層３７０がマストランスポートしたとしても、アパーチャ領域２１８がマストランスポートしなければ、半導体装置３００の特性のほとんど影響を及ぼさない。そのため、必ずしも、第３半導体層３７０にアルミニウムをドーピングする必要はない。 Note that the third semiconductor layer 370 may contain aluminum as an impurity. It is possible to suppress the mass transport of the third semiconductor layer 370. As described above, the purpose of forming the third semiconductor 370 is to prevent the buried region 308 from directly contacting the exposed surface 206a of the high resistance n-type region 206. Further, as described above, the thickness of the third semiconductor layer 370 is very thin. Therefore, even if the third semiconductor layer 370 is mass transported, the characteristics of the semiconductor device 300 are hardly affected unless the aperture region 218 is mass transported. Therefore, it is not always necessary to dope the third semiconductor layer 370 with aluminum.

図１８は、半導体装置４００の要部断面図を示す。半導体装置４００は横型の半導体装置である。半導体装置４００について裏面から順に説明する。なお、半導体装置１００，２，３００と実質的に同じ構造については、下二桁が同じ符号を付すことにより説明を省略する。サファイア基板４７１の表面にバッファ層４７２が設けられており、バッファ層４７２の表面にｎ型の半導体層４７４，４７６が設けられている。半導体層４７４，４７６の材料は窒化ガリウムである。半導体層４７４，４７６の不純物としてシリコンが用いられており、その不純物濃度はおよそ１×１０^１４ｃｍ^−３である。そのため、半導体層４７４，４７６を、一つの半導体層４７５とみなすこともできる。ｉ型の第２半導体層４２６が、半導体層４７６の表面に設けられている。第２半導体層４２６の材料は窒化アルミニウムガリウム（ＡｌＧａＮ）である。第２半導体層４２６にはマグネシウム等の不純物が導入されていない。 FIG. 18 is a cross-sectional view of the main part of the semiconductor device 400. The semiconductor device 400 is a horizontal semiconductor device. The semiconductor device 400 will be described in order from the back surface. The description of the structure substantially the same as that of the semiconductor devices 100, 2, 300 will be omitted by attaching the same reference numerals to the last two digits. A buffer layer 472 is provided on the surface of the sapphire substrate 471, and n-type semiconductor layers 474 and 476 are provided on the surface of the buffer layer 472. The material of the semiconductor layers 474 and 476 is gallium nitride. Silicon is used as an impurity of the semiconductor layers 474 and 476, and the impurity concentration is approximately 1 × 10 ¹⁴ cm ⁻³ . Therefore, the semiconductor layers 474 and 476 can be regarded as one semiconductor layer 475. An i-type second semiconductor layer 426 is provided on the surface of the semiconductor layer 476. The material of the second semiconductor layer 426 is aluminum gallium nitride (AlGaN). Impurities such as magnesium are not introduced into the second semiconductor layer 426.

ｐ型の埋込領域４０８が、半導体層４７５の内部に埋設されている。埋込領域４０８の材料は窒化ガリウムである。埋込領域４０８の不純物としてマグネシウムが用いられており、その不純物濃度はおよそ１×１０^１９ｃｍ^−３である。埋込領域４０８にはさらに、不純物としてアルミニウムが用いられており、その不純物濃度はおよそ１×１０^２０ｃｍ^−３である。半導体層４７６と第２半導体層４２６によって、ヘテロ接合が形成されている。半導体層４７６のうち、埋込領域４０８上に位置する第１半導体層４２８と第２半導体層４２６によって、チャネル層４３０が形成される。ｎ^＋型の第２低抵抗ｎ型領域４２４とｎ^＋型の第１低抵抗ｎ型領域４０４が、第２半導体層４２６内に間隔を有して設けられている。第２低抵抗ｎ型領域４２４にソース電極４１６が電気的に接続しており、第１低抵抗ｎ型領域４０４にドレイン電極４０２が電気的に接続している。 A p-type buried region 408 is buried inside the semiconductor layer 475. The material of the buried region 408 is gallium nitride. Magnesium is used as the impurity of the buried region 408, and the impurity concentration is approximately 1 × 10 ¹⁹ cm ⁻³ . Further, aluminum is used as an impurity in the buried region 408, and the impurity concentration is approximately 1 × 10 ²⁰ cm ⁻³ . The semiconductor layer 476 and the second semiconductor layer 426 form a heterojunction. Of the semiconductor layer 476, a channel layer 430 is formed by the first semiconductor layer 428 and the second semiconductor layer 426 located on the buried region 408. An n ⁺ -type second low resistance n-type region 424 and an n ⁺ -type first low resistance n-type region 404 are provided in the second semiconductor layer 426 with a space therebetween. A source electrode 416 is electrically connected to the second low resistance n-type region 424, and a drain electrode 402 is electrically connected to the first low resistance n-type region 404.

ソース電極４１６とドレイン電極４０２の間に、ゲート電極４２０が設けられている。ゲート電極４２０は、ゲート絶縁膜４２２を介して第２半導体層４２６に対向している。半導体装置４００を平面視すると、ゲート電極４２０は、埋込領域４０８に対向している。半導体装置４００では、電流が、第１低抵抗ｎ型領域４０４と第２低抵抗ｎ型領域４２４の間を横方向に流れる。 A gate electrode 420 is provided between the source electrode 416 and the drain electrode 402. The gate electrode 420 faces the second semiconductor layer 426 with the gate insulating film 422 interposed therebetween. When the semiconductor device 400 is viewed in plan, the gate electrode 420 faces the buried region 408. In the semiconductor device 400, a current flows laterally between the first low resistance n-type region 404 and the second low resistance n-type region 424.

図１９〜図２２を参照し、半導体装置４００の製造方法について説明する。まず、図１９に示すように、サファイア基板４７１の表面にバッファ層４７２を形成し、バッファ層４７２の表面にｎ型の半導体層４７４を形成する。次いで、不純物としてマグネシウムとアルミニウムを含む半導体層４０８を、半導体層４７４の表面に気相成長させる。半導体層４０８は、最終的に図１８に示す埋込領域４０８になる。その後、開口４８０ａを有するマスク４８０を、埋込領域４０８の表面に形成する。 A method for manufacturing the semiconductor device 400 will be described with reference to FIGS. First, as illustrated in FIG. 19, the buffer layer 472 is formed on the surface of the sapphire substrate 471, and the n-type semiconductor layer 474 is formed on the surface of the buffer layer 472. Next, a semiconductor layer 408 containing magnesium and aluminum as impurities is grown in a vapor phase on the surface of the semiconductor layer 474. The semiconductor layer 408 eventually becomes the buried region 408 shown in FIG. Thereafter, a mask 480 having an opening 480 a is formed on the surface of the buried region 408.

次に、図２０に示すように、開口４８０ａに露出している埋込領域４０８を、表面からドライエッチングして半導体層４７４の表面の一部を露出させる。エッチング後の埋込領域４０８と半導体層４７４は、半導体下地層４１０に相当する。埋込領域４０８の側壁４０８ａと半導体層４７４の露出面４７４ａにより、トレンチ４３２が形成される。埋込領域４０８の側壁４０８ａには、アルミニウムがドーピングされている。マスク４８０を除去した後に、図２１に示すように、トレンチ４３２の内部と埋込領域４０８の表面に、半導体層４７６を気相成長させる（気相成長工程）。半導体層４７６の不純物濃度は、半導体層４７４と等しい。半導体層４７６のうち、埋込領域４０８上に位置する部分が第１半導体層４２８である。本実施例では、ｎ型の半導体層４７６が、請求項に記載の半導体成長層に相当する。また、半導体下地層４１０のうちのｐ型の埋込領域４０８が、請求項に記載の部分領域に相当する。 Next, as shown in FIG. 20, the buried region 408 exposed in the opening 480 a is dry-etched from the surface to expose a part of the surface of the semiconductor layer 474. The etched buried region 408 and the semiconductor layer 474 correspond to the semiconductor base layer 410. A trench 432 is formed by the side wall 408 a of the buried region 408 and the exposed surface 474 a of the semiconductor layer 474. The sidewall 408a of the buried region 408 is doped with aluminum. After removing the mask 480, as shown in FIG. 21, the semiconductor layer 476 is vapor-grown on the inside of the trench 432 and the surface of the buried region 408 (vapor-phase growth step). The impurity concentration of the semiconductor layer 476 is equal to that of the semiconductor layer 474. Of the semiconductor layer 476, the portion located on the buried region 408 is the first semiconductor layer 428. In this embodiment, the n-type semiconductor layer 476 corresponds to the semiconductor growth layer recited in the claims. Further, the p-type buried region 408 in the semiconductor underlayer 410 corresponds to a partial region described in the claims.

次に、図２２に示すように、半導体層４７６の表面に第２半導体層４２６を気相成長させる。これにより、チャネル層４３０が形成される。次に、開口４８２ａを有するマスク４８２を形成し、開口４８２ａに向けてシリコンをイオン注入することにより、第２低抵抗ｎ型領域４２４及び第１低抵抗ｎ型領域４０４を形成する。その後、ソース電極とドレイン電極を形成することにより、図１８に示す半導体装置４００が完成する。 Next, as shown in FIG. 22, the second semiconductor layer 426 is vapor-phase grown on the surface of the semiconductor layer 476. Thereby, the channel layer 430 is formed. Next, a mask 482 having an opening 482a is formed, and silicon is ion-implanted toward the opening 482a, whereby a second low-resistance n-type region 424 and a first low-resistance n-type region 404 are formed. Thereafter, by forming a source electrode and a drain electrode, the semiconductor device 400 shown in FIG. 18 is completed.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. In addition, the technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in the present specification or the drawings can achieve a plurality of objects at the same time, and has technical utility by achieving one of the objects.

８，２１８、４０８：部分領域
１０，２１０，４１０：半導体下地層
２８，２０８，３０８，４７６：半導体成長層
３０，４３０：チャネル層
４２，２３２，３３２，４３２：トレンチ
１００，２００，３００，４００：半導体装置 8, 218, 408: Partial regions 10, 210, 410: Semiconductor underlayers 28, 208, 308, 476: Semiconductor growth layers 30, 430: Channel layers 42, 232, 332, 432: Trench 100, 200, 300, 400 : Semiconductor device

Claims

A method for manufacturing a semiconductor device, comprising:
A vapor phase growth step of vapor-phase-growing a nitride semiconductor growth layer in the trench of the nitride semiconductor base layer in which a trench is formed in a surface layer portion;
At least a portion of a surface of said semiconductor base layer exposed to the trench, in _{_{_{In x Al y Ga (1-}}} xy) N (0 ≦ x ≦ 1,0.00001 ≦ y ≦ 0.01,0 <1-xy ≦ 1) A manufacturing method which is an Al-doped nitride shown.

The semiconductor underlayer has a partial region of a conductivity type different from that of the semiconductor growth layer in a surface layer portion,
The trench penetrates the partial region,
The manufacturing method according to claim 1, wherein a surface of the partial region exposed in the trench is the Al-doped nitride.

Prior to the vapor phase growth step,
Vapor-phase-growing the partial region in an atmosphere containing aluminum as a dopant gas;
The manufacturing method according to claim 2, further comprising: etching from a surface of the partial region to form the trench penetrating the partial region.

The growth temperature in the vapor phase growth step is set so that the oxygen concentration taken into the semiconductor growth layer from the semiconductor underlayer is 1 × 10 ¹⁶ cm ⁻³ or less. The manufacturing method according to one item.

The growth method of the said vapor phase growth process is 980 degreeC or more, The manufacturing method as described in any one of Claims 1-4.

The semiconductor device includes:
Provided on the semiconductor underlayer, comprising a nitride channel layer through which current flows laterally;
6. The manufacturing method according to claim 4, wherein the surface of the semiconductor underlayer that contacts the channel layer is a c-plane, and the surface that contacts the side surface of the semiconductor growth layer is an a- or m-plane.

The semiconductor device includes:
A surface electrode electrically connected to the channel layer;
A back electrode electrically connected to the back surface of the semiconductor underlayer, and
The manufacturing method according to claim 6, wherein a current flowing between the front surface electrode and the back surface electrode flows through the channel layer and the semiconductor growth layer.

The manufacturing method according to claim 6, wherein the channel layer has a heterojunction.

A semiconductor device,
A nitride semiconductor underlayer having a trench formed in the surface layer portion;
A nitride semiconductor growth layer filled in the trench, and
Wherein at least a portion of said semiconductor base layer side of the surface of the interface between the semiconductor base layer and the semiconductor growth _{_{_{layer, In x Al y Ga (1}}} -xy) N (0 ≦ x ≦ 1,0.00001 ≦ y ≦ 0.01 , 0 <1-xy ≦ 1), a semiconductor device that is an Al-doped nitride.