JP2011145532A - 表示装置およびその駆動方法ならびに電子機器 - Google Patents
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Abstract
【課題】ユニットスキャンにおいて、発光期間を短くすることなく、スジ状の模様が発生するのを防止することの可能な表示装置およびその駆動方法ならびに電子機器を提供する。
【解決手段】電源線PSLが、複数の画素行を一つのユニットUとして、ユニットUごとに一つずつ設けられている。電源線PSLの電圧を利用して各駆動トランジスタTr1のゲート−ソース間電圧Vgsを駆動トランジスタTr1の閾値電圧Vthよりも大きくした上で、各駆動トランジスタTr1の閾値補正がなされる。その後、各有機EL素子11を発光させる前に再度、必要なラインに対して駆動トランジスタTr1の閾値電圧が補正される。
【選択図】図5
【解決手段】電源線PSLが、複数の画素行を一つのユニットUとして、ユニットUごとに一つずつ設けられている。電源線PSLの電圧を利用して各駆動トランジスタTr1のゲート−ソース間電圧Vgsを駆動トランジスタTr1の閾値電圧Vthよりも大きくした上で、各駆動トランジスタTr1の閾値補正がなされる。その後、各有機EL素子11を発光させる前に再度、必要なラインに対して駆動トランジスタTr1の閾値電圧が補正される。
【選択図】図5
Description
本発明は、画素ごとに配置した発光素子で画像を表示する表示装置およびその駆動方法に関する。また、本発明は、上記表示装置を備えた電子機器に関する。
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機EL(Electro Luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機EL素子は、液晶素子などと異なり自発光素子である。そのため、有機EL素子を用いた表示装置(有機EL表示装置)では、光源(バックライト)が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。
有機EL表示装置では、液晶表示装置と同様、その駆動方式として単純(パッシブ)マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を駆動トランジスタによって制御するものである。
一般に、駆動トランジスタの閾値電圧Vthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Vthや移動度μが画素ごとに異なったりする場合がある。閾値電圧Vthや移動度μが画素ごとに異なる場合には、駆動トランジスタに流れる電流値が画素ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機EL素子の発光輝度がばらつき、画面の一様性(ユニフォーミティ)が損なわれる。そこで、閾値電圧Vthや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている(例えば、特許文献1参照)。
ところで、アクティブマトリクス方式の表示装置では、信号線を駆動する水平駆動回路や、各画素を順次選択する書き込み走査回路、各画素に電力を供給する電源走査回路は、いずれも基本的にシフトレジスタ(図示せず)で構成されており、画素の各列または各行に対応して、1段ごとに信号出力部(図示せず)を備えている。そのため、画素の列および行の数が増えると、それに従って信号線やゲート線の本数が増え、シフトレジスタの出力段数もその分増加するので、表示装置の周辺回路の大型化を招いていた。
そこで、シフトレジスタの出力段を共用し、周辺回路の大型化を低減する方策が従来から行われている。例えば特許文献2では、信号線を複数の画素で共用化する方式が提案されている。この様にすれば、水平駆動回路内のシフトレジスタの出力段を複数の画素列で共用化でき、その分回路規模の縮小化、回路面積の縮小化、回路コストの低減化が可能になる。
特許文献2には、水平駆動回路内のシフトレジスタの出力段を複数の画素列で共用化することが記載されていたが、書き込み走査回路や電源走査回路においてもシフトレジスタの出力段の共用化を図ることは表示装置のコストパフォーマンスを高める上で重要である。特に、電源走査回路については、電流供給能力の安定化のため、信号出力部のサイズを大きくとる必要があるので、電源走査回路内のシフトレジスタの出力段を複数の画素行で共用化し、信号出力部の数を少なくすることにより、表示装置の低コスト化および小型化を効果的に実現することができる。
図18は、電源走査回路内の信号出力部が複数の画素行で共用化された表示装置の概略構成を表したものである。図18に記載の表示装置100では、電源線駆動回路140内の個々の信号出力部に電源線PSL(PSL1,PSL2,……)が一つずつ接続されており、個々の電源線PSL(PSL1,PSL2,……)に複数の画素行(図18では3行)に属する画素111が接続されている。一方、信号線駆動回路120内の個々の信号出力部に信号線DTL(DTL1,DTL2,……)が一つずつ接続されており、個々の信号線(DTL1,DTL2,……)に各行の画素111が一つずつ接続されている。また、書込線駆動回路130内の個々の信号出力部に書込線WSL(WSL1,WSL2,……)が一つずつ接続されており、個々の書込線WSL(WSL1,WSL2,……)に各列の画素111が一つずつ接続されている。
図19は、図18に記載の表示装置100における各種波形の一例を表したものである。図19には、電源線PSLに2種類の電圧(Vcc、Vss(<Vcc))が、書込線WSL1〜WSL6に2種類の電圧(Von、Voff(<Von))が印加されている様子が示されている。図19からわかるように、表示装置100では、複数の画素行(図19では3行)を一つのユニットとして、電源線PSL(PSL1,PSL2,……)から各画素111にユニットごとに共通のタイミングでVccとVssが印加される。
図19に示したように、同一ユニット内において、電源線PSLの電圧がVssからVccに上がった時(T1)から閾値補正を開始する時(T2)までの時間(待ち時間)がラインによって異なっている。例えば、同一ユニット内に30ライン含まれている場合に、1ライン目の待ち時間と30ライン目の待ち時間との差が29Hとなる。この待ち時間の間、画素回路内において電流リークが生じているので、駆動トランジスタのソース電圧は、待ち時間が長ければ長いほど、上昇してしまう。そのため、一のユニット内において、最後のラインの画素111のゲート−ソース間電圧は最初のラインの画素111のゲート−ソース間電圧よりも小さくなる。その結果、一のユニットに含まれるライン数が多すぎると、時刻T1〜T2の間、最後のラインの輝度は最初のラインの輝度よりも暗くなってしまい、隣接するユニット間にスジ状の模様が発生してしまう。
そこで、上記の待ち時間を十分に長くし、各ラインの画素111のゲート−ソース間電圧の差を小さくする方策が考えられる。しかし、そのようにした場合には、発光期間が短くなってしまうという問題があった。
また、閾値補正を行う際には、駆動トランジスタのソース電圧を事前に所定の値よりも下げておくことが必要となるが、図19の例では、駆動トランジスタのソース電圧がVss+Vthまでしか下がらない。そのため、Vssを大きく下げることが必要となるが、そのようにした場合には、電源線駆動回路140から印加される選択パルスによるカップリングにより、ユニット間にスジ状の模様が発生してしまう。
本発明はかかる問題点に鑑みてなされたもので、その目的は、ユニットスキャンにおいて、発光期間を短くすることなく、スジ状の模様が発生するのを防止することの可能な表示装置およびその駆動方法ならびに電子機器を提供することにある。
本発明の表示装置は、行状に配置された複数の走査線および複数の電源線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。各画素は、発光素子および画素回路を有している。画素回路は、発光素子に流れる電流を制御する第1トランジスタと、信号線の電圧を第1トランジスタに書き込む第2トランジスタとを有している。複数の電源線は、複数の画素行を1つのユニットとして、ユニットごとに1つずつ設けられている。駆動部は、複数のユニットのうち第1ユニットにおいて、以下の3つの動作を(A),(B),(C)の順に実行するようになっている。
(A)各発光素子を消光したのち、電源線の電圧をローにしている間であって各信号線に非階調信号を印加している間に第2トランジスタをオンする第1パルス信号を各走査線に印加して各第1トランジスタのゲート−ソース間電圧を第1トランジスタの閾値電圧よりも大きくすること
(B)続いて、電源線の電圧をハイにし、各信号線に非階調信号を印加している間に第2トランジスタをオンする第2パルス信号を各走査線に印加して各第1トランジスタの閾値電圧を補正すること
(C)さらに、各発光素子を発光させる前であって各信号線に非階調信号を印加している間に第1ユニットに含まれる複数の走査線のうち少なくとも最後に発光素子を発光させるラインの走査線に対して、第2トランジスタをオンする第3パルス信号を印加して当該第3パルス信号の印加されたラインの第1トランジスタの閾値電圧を補正すること
(A)各発光素子を消光したのち、電源線の電圧をローにしている間であって各信号線に非階調信号を印加している間に第2トランジスタをオンする第1パルス信号を各走査線に印加して各第1トランジスタのゲート−ソース間電圧を第1トランジスタの閾値電圧よりも大きくすること
(B)続いて、電源線の電圧をハイにし、各信号線に非階調信号を印加している間に第2トランジスタをオンする第2パルス信号を各走査線に印加して各第1トランジスタの閾値電圧を補正すること
(C)さらに、各発光素子を発光させる前であって各信号線に非階調信号を印加している間に第1ユニットに含まれる複数の走査線のうち少なくとも最後に発光素子を発光させるラインの走査線に対して、第2トランジスタをオンする第3パルス信号を印加して当該第3パルス信号の印加されたラインの第1トランジスタの閾値電圧を補正すること
本発明の電子機器は、上記表示装置を備えたものである。
本発明の表示装置の駆動方法は、以下の構成を備えた表示装置において、複数のユニットのうち第1ユニットに対して、以下の3つのステップを(A),(B),(C)の順に実行するものである。
(A)各発光素子を消光したのち、電源線の電圧をローにしている間であって各信号線に非階調信号を印加している間に第2トランジスタをオンする第1パルス信号を各走査線に印加して各第1トランジスタのゲート−ソース間電圧を第1トランジスタの閾値電圧よりも大きくするステップ
(B)続いて、電源線の電圧をハイにし、各信号線に非階調信号を印加している間に第2トランジスタをオンする第2パルス信号を各走査線に印加して各第1トランジスタの閾値電圧を補正するステップ
(C)さらに、各発光素子を発光させる前であって各信号線に非階調信号を印加している間に第1ユニットに含まれる複数の走査線のうち少なくとも最後に発光素子を発光させるラインの走査線に対して、第2トランジスタをオンする第3パルス信号を印加して当該第3パルス信号の印加されたラインの第1トランジスタの閾値電圧を補正するステップ
(A)各発光素子を消光したのち、電源線の電圧をローにしている間であって各信号線に非階調信号を印加している間に第2トランジスタをオンする第1パルス信号を各走査線に印加して各第1トランジスタのゲート−ソース間電圧を第1トランジスタの閾値電圧よりも大きくするステップ
(B)続いて、電源線の電圧をハイにし、各信号線に非階調信号を印加している間に第2トランジスタをオンする第2パルス信号を各走査線に印加して各第1トランジスタの閾値電圧を補正するステップ
(C)さらに、各発光素子を発光させる前であって各信号線に非階調信号を印加している間に第1ユニットに含まれる複数の走査線のうち少なくとも最後に発光素子を発光させるラインの走査線に対して、第2トランジスタをオンする第3パルス信号を印加して当該第3パルス信号の印加されたラインの第1トランジスタの閾値電圧を補正するステップ
上記駆動方法が用いられる表示装置は、行状に配置された複数の走査線および複数の電源線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。各画素は、発光素子および画素回路を有している。画素回路は、発光素子に流れる電流を制御する第1トランジスタと、信号線の電圧を第1トランジスタに書き込む第2トランジスタとを有している。複数の電源線は、複数の画素行を1つのユニットとして、ユニットごとに1つずつ設けられている。
本発明の表示装置およびその駆動方法ならびに電子機器では、電源線の電圧を利用して各第1トランジスタのゲート−ソース間電圧を第1トランジスタの閾値電圧よりも大きくした上で、各第1トランジスタの閾値補正がなされる。従って、電源線の電圧を大きく下げる必要がない。また、各発光素子を発光させる前に再度、必要なラインに対して第1トランジスタの閾値電圧が補正される。これにより、各ラインにおいて、第1トランジスタの閾値補正の待ち時間を短くすることができる。
本発明の表示装置およびその駆動方法ならびに電子機器によれば、電源線の電圧を大きく下げる必要がないようにすると共に、各ラインにおいて、第1トランジスタの閾値補正の待ち時間を短くするようにした。これにより、ユニットスキャンにおいて、発光期間を短くすることなく、スジ状の模様が発生するのを防止することができる。
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.実施の形態(図1〜図11)
2.モジュールおよび適用例(図12〜図17)
3.従来例(図18〜図20)
1.実施の形態(図1〜図11)
2.モジュールおよび適用例(図12〜図17)
3.従来例(図18〜図20)
<実施の形態>
図1は、本発明の一実施の形態に係る表示装置1の全体構成の一例を表したものである。この表示装置1は、例えば、表示パネル10(表示部)と、駆動回路20(駆動部)とを備えている。
図1は、本発明の一実施の形態に係る表示装置1の全体構成の一例を表したものである。この表示装置1は、例えば、表示パネル10(表示部)と、駆動回路20(駆動部)とを備えている。
(表示パネル10)
表示パネル10は、発光色の互いに異なる3種類の有機EL素子11R,11G,11B(発光素子)が2次元配置された表示領域10Aを有している。表示領域10Aとは、有機EL素子11R,11G,11Bから発せられる光を利用して映像を表示する領域である。有機EL素子11Rは赤色光を発する有機EL素子であり、有機EL素子11Gは緑色光を発する有機EL素子であり、有機EL素子11Bは青色光を発する有機EL素子である。なお、以下では、有機EL素子11R,11G,11Bの総称として有機EL素子11を適宜、用いるものとする。
表示パネル10は、発光色の互いに異なる3種類の有機EL素子11R,11G,11B(発光素子)が2次元配置された表示領域10Aを有している。表示領域10Aとは、有機EL素子11R,11G,11Bから発せられる光を利用して映像を表示する領域である。有機EL素子11Rは赤色光を発する有機EL素子であり、有機EL素子11Gは緑色光を発する有機EL素子であり、有機EL素子11Bは青色光を発する有機EL素子である。なお、以下では、有機EL素子11R,11G,11Bの総称として有機EL素子11を適宜、用いるものとする。
(表示領域10A)
図2は、表示領域10A内の回路構成の一例を表したものである。表示領域10A内には、複数の画素回路12が個々の有機EL素子11と対となって2次元配置されている。なお、本実施の形態では、一対の有機EL素子11および画素回路12が1つの画素13を構成している。より詳細には、図1に示したように、一対の有機EL素子11Rおよび画素回路12が1つの画素13R(赤色用の画素)を構成し、一対の有機EL素子11Gおよび画素回路12が1つの画素13G(緑色用の画素)を構成し、一対の有機EL素子11Bおよび画素回路12が1つの画素13B(青色用の画素)を構成している。さらに、互いに隣り合う3つの画素13R,13G,13Bが1つの表示画素14を構成している。
図2は、表示領域10A内の回路構成の一例を表したものである。表示領域10A内には、複数の画素回路12が個々の有機EL素子11と対となって2次元配置されている。なお、本実施の形態では、一対の有機EL素子11および画素回路12が1つの画素13を構成している。より詳細には、図1に示したように、一対の有機EL素子11Rおよび画素回路12が1つの画素13R(赤色用の画素)を構成し、一対の有機EL素子11Gおよび画素回路12が1つの画素13G(緑色用の画素)を構成し、一対の有機EL素子11Bおよび画素回路12が1つの画素13B(青色用の画素)を構成している。さらに、互いに隣り合う3つの画素13R,13G,13Bが1つの表示画素14を構成している。
各画素回路12は、例えば、有機EL素子11に流れる電流を制御する駆動トランジスタTr1(第1トランジスタ)と、信号線DTLの電圧を駆動トランジスタTr1に書き込む書き込みトランジスタTr2(第2トランジスタ)と、保持容量Csとによって構成されたものであり、2Tr1Cの回路構成となっている。駆動トランジスタTr1および書き込みトランジスタTr2は、例えば、nチャネルMOS型の薄膜トランジスタ(TFT(Thin Film Transistor))により形成されている。駆動トランジスタTr1または書き込みトランジスタTr2は、例えば、pチャネルMOS型のTFTであってもよい。
表示領域10Aにおいて、複数の書込線WSL(走査線)が行状に配置され、複数の信号線DTLが列状に配置されている。表示領域10Aには、さらに、複数の電源線PSL(電源電圧の供給される部材)が書込線WSLに沿って行状に配置されている。各信号線DTLと各走査線WSLとの交差点近傍には、有機EL素子11が1つずつ設けられている。各信号線DTLは、後述の信号線駆動回路23の出力端(図示せず)と、書き込みトランジスタTr2のドレイン電極およびソース電極のいずれか一方(図示せず)に接続されている。各走査線WSLは、後述の書込線駆動回路24の出力端(図示せず)と、書き込みトランジスタTr2のゲート電極(図示せず)に接続されている。各電源線PSLは、後述の電源線駆動回路25の出力端(図示せず)と、駆動トランジスタTr1のドレイン電極およびソース電極のいずれか一方(図示せず)に接続されている。書き込みトランジスタTr2のドレイン電極およびソース電極のうち信号線DTLに非接続の方(図示せず)は、駆動トランジスタTr1のゲート電極(図示せず)と、保持容量Csの一端に接続されている。駆動トランジスタTr1のドレイン電極およびソース電極のうち電源線PSLに非接続の方(図示せず)と保持容量Csの他端とが、有機EL素子11のアノード電極(図示せず)に接続されている。有機EL素子11のカソード電極(図示せず)は、例えば、グラウンド線GNDに接続されている。
電源線PSLは、図1、図3に示したように、複数の画素行を一つのユニットUとして、ユニットUごとに一つずつ設けられている。なお、図3には、ユニットUが5つ設けられている場合が例示されているが、ユニット数はそれに限られるものではない。また、図3では、5つのユニットUに対して、電源線駆動回路25の走査方向に向かうにつれて、1つずつ増えるサフィックスを付与している。従って、ユニットU1は走査方向の初回ユニットに相当し、ユニットU5は走査方向の最終ユニットに相当する。
(駆動回路20)
次に、駆動回路20内の各回路について、図1を参照して説明する。駆動回路20は、タイミング生成回路21、映像信号処理回路22、信号線駆動回路23、書込線駆動回路24、および電源線駆動回路25を有している。
次に、駆動回路20内の各回路について、図1を参照して説明する。駆動回路20は、タイミング生成回路21、映像信号処理回路22、信号線駆動回路23、書込線駆動回路24、および電源線駆動回路25を有している。
タイミング生成回路21は、映像信号処理回路22、信号線駆動回路23、書込線駆動回路24、および電源線駆動回路25が連動して動作するように制御するものである。タイミング生成回路21は、例えば、外部から入力された同期信号20Bに応じて(同期して)、上述した各回路に対して制御信号21Aを出力するようになっている。
映像信号処理回路22は、外部から入力された映像信号20Aに対して所定の補正を行うと共に、補正した後の映像信号22Aを信号線駆動回路23に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
信号線駆動回路23は、制御信号21Aの入力に応じて(同期して)、映像信号処理回路22から入力された映像信号22A(信号電圧Vsig)を各信号線DTLに印加して、選択対象の画素13に書き込むものである。なお、書き込みとは、駆動トランジスタTr1のゲートに所定の電圧を印加することを指している。
信号線駆動回路23は、例えばシフトレジスタ(図示せず)によって構成されており、画素13の各列に対応して、1段ごとに信号出力部(図示せず)を備えている。この信号線駆動回路23は、制御信号21Aの入力に応じて(同期して)、各信号線DTLに対して、2種類の電圧(Vofs、Vsig)を出力可能となっている。具体的には、信号線駆動回路23は、各画素13に接続された信号線DTLを介して、書込線駆動回路24により選択された画素13へ2種類の電圧(Vofs、Vsig)を順番に供給するようになっている。
ここで、電圧Vofsは、有機EL素子11の閾値電圧Velよりも低い電圧値となっている。また、Vsigは、映像信号22Aに対応する電圧値となっている。Vsigの最小電圧はVofsよりも低い電圧値となっており、Vsigの最大電圧はVofsよりも高い電圧値となっている。
書込線駆動回路24は、例えばシフトレジスタ(図示せず)によって構成されており、画素13の各行に対応して、1段ごとに信号出力部(図示せず)を備えている。この書込線駆動回路24は、制御信号21Aの入力に応じて(同期して)、各書込線WSLに対して、2種類の電圧(Von、Voff)を出力可能となっている。具体的には、書込線駆動回路24は、各画素13に接続された書込線WSLを介して、駆動対象の画素13へ2種類の電圧(Von、Voff)を供給し、書き込みトランジスタTr2を制御するようになっている。
ここで、電圧Vonは、書き込みトランジスタTr2のオン電圧以上の値となっている。Vonは、後述の消光時や閾値補正時に、書込線駆動回路24から出力される電圧値である。Voffは、書き込みトランジスタTr2のオン電圧よりも低い値となっており、かつ、Vonよりも低い値となっている。
電源線駆動回路25は、例えばシフトレジスタ(図示せず)によって構成されており、各ユニット(U1〜U5)に対応して、各ユニット(U1〜U5)に含まれる行数と等しい数の段ごとに信号出力部(図示せず)を備えている。つまり、本実施の形態では、電源線駆動回路25内のシフトレジスタの出力段がユニット(U1〜U5)ごとに共用化されており、ユニットスキャン方式が採られている。そのため、各画素列に対応して1段ごとに信号出力部を設けた場合と比べて、電源線駆動回路25内の信号出力部の数が少ない。
この電源線駆動回路25は、制御信号21Aの入力に応じて(同期して)、2種類の電圧(Vss、Vcc)を出力可能となっている。具体的には、電源線駆動回路25は、各画素13に接続された電源線PSLを介して、駆動対象の画素13へ2種類の電圧(Vss、Vcc)を供給し、有機EL素子11の発光および消光を制御するようになっている。
ここで、Vssは、有機EL素子11の閾値電圧Velと、有機EL素子11のカソードの電圧Vcaとを足し合わせた電圧(Vel+Vca)よりも低い電圧値である。また、Vccは、電圧(Vel+Vca)以上の電圧値である。
次に、本実施の形態の表示装置1の動作(消光から発光までの動作)の一例について説明する。本実施の形態では、駆動トランジスタTr1の閾値電圧Vthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機EL素子11の発光輝度を一定に保つようにするために、閾値電圧Vthや移動度μの変動に対する補正動作が組み込まれている。
図4は、表示装置1における各種波形の一例を表したものである。図4には、電源線PSLに2種類の電圧(Vss、Vcc)が、書込線WSL1〜WSL6に2種類の電圧(Von、Voff)が印加されている様子が示されている。図1、図4からわかるように、表示装置1では、電源線PSL(PSL1,PSL2,……)から各画素13に、ユニット(U1〜U5)ごとに共通のタイミングでVss、Vccが印加される。
図5は、表示装置1のユニットU1に印加される電圧波形の一例を表したものである。具体的には、電源線PSL1に2種類の電圧(Vss、Vcc)が、信号線DTLに2種類の電圧(Vsig、Vofs)が、書込線WSL1,WSL2,WSL3に2種類の電圧(Von、Voff)が印加されている様子が示されている。さらに、図5には、電源線PSL1、信号線DTLおよび書込線WSL1への電圧印加に応じて、駆動トランジスタTr1のゲート電圧Vgおよびソース電圧Vsが時々刻々変化している様子が示されている。
(消光期間)
まず、有機EL素子11の消光を行う。具体的には、まず、駆動トランジスタTr1のドレイン電圧Vdの電圧がVccとなっており、駆動トランジスタTr1のゲート電圧VgがVsigよりも高い電圧となっており、かつ駆動トランジスタTr1のソース電圧Vsが有機EL素子11の駆動電圧Vdrとなっており、有機EL素子11が発光しているとする(図6)。このように有機EL素子11が発光している期間において、信号線DTLの電圧がVofsとなったときに、書込線駆動回路24が書込線WSLの電圧をVoffからVonに上げ(T1)、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr1のゲート電圧Vgが下がり始め、保持容量Csを介したカップリングにより駆動トランジスタTr1のソース電圧Vsも下がり始める。その後、ゲート電圧VgがVofsとなるとともに、ソース電圧VsがVel+Vca(Vcaは有機EL素子11のカソード電圧)となり、有機EL素子11が消光する(図7)。その後、有機EL素子11が消光したときに書込線駆動回路24が書込線WSLの電圧をVonからVoffに下げ、駆動トランジスタTr1のゲートをフローティングにする(T2)。
まず、有機EL素子11の消光を行う。具体的には、まず、駆動トランジスタTr1のドレイン電圧Vdの電圧がVccとなっており、駆動トランジスタTr1のゲート電圧VgがVsigよりも高い電圧となっており、かつ駆動トランジスタTr1のソース電圧Vsが有機EL素子11の駆動電圧Vdrとなっており、有機EL素子11が発光しているとする(図6)。このように有機EL素子11が発光している期間において、信号線DTLの電圧がVofsとなったときに、書込線駆動回路24が書込線WSLの電圧をVoffからVonに上げ(T1)、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr1のゲート電圧Vgが下がり始め、保持容量Csを介したカップリングにより駆動トランジスタTr1のソース電圧Vsも下がり始める。その後、ゲート電圧VgがVofsとなるとともに、ソース電圧VsがVel+Vca(Vcaは有機EL素子11のカソード電圧)となり、有機EL素子11が消光する(図7)。その後、有機EL素子11が消光したときに書込線駆動回路24が書込線WSLの電圧をVonからVoffに下げ、駆動トランジスタTr1のゲートをフローティングにする(T2)。
(閾値補正準備期間)
次に、閾値補正の準備を行う。具体的には、書込線WSL1の電圧がVoffとなっている時に、電源線駆動回路25が電源線PSL1の電圧(駆動トランジスタTr1のドレイン電圧Vd)をVccからVssに下げる(T3)(図8)。すると、駆動トランジスタTr1の電源線PSL1側がソースとなって駆動トランジスタTr1のドレイン−ソース間に電流Idが流れ、ゲート電圧VgがVss+Vthとなったところで、電流Idが止まる。このとき、ソース電圧VsがVel+Vca−(Vofs−(Vss+Vth))となっており、電位差VgsがVthよりも小さくなっている。
次に、閾値補正の準備を行う。具体的には、書込線WSL1の電圧がVoffとなっている時に、電源線駆動回路25が電源線PSL1の電圧(駆動トランジスタTr1のドレイン電圧Vd)をVccからVssに下げる(T3)(図8)。すると、駆動トランジスタTr1の電源線PSL1側がソースとなって駆動トランジスタTr1のドレイン−ソース間に電流Idが流れ、ゲート電圧VgがVss+Vthとなったところで、電流Idが止まる。このとき、ソース電圧VsがVel+Vca−(Vofs−(Vss+Vth))となっており、電位差VgsがVthよりも小さくなっている。
続いて、電源線PSL1の電圧(駆動トランジスタTr1のドレイン電圧Vd)がVssとなっており、かつ信号線DTLの電圧がVofsとなっている時に、書込線駆動回路24が書込線WSL1の電圧をVoffからVonに上げ(T4)、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr1のゲート電圧Vgが上がり始め、駆動トランジスタTr1のソース電圧Vsは逆にさらに下がり始め、ゲート電圧VgがVofsとなり、ソース電圧VsがVssとなる(図9)。このとき、書込線駆動回路24が書込線WSL1の電圧をVonからVoffに下げ、駆動トランジスタTr1のゲートをフローティングにする(T5)。
続いて、書込線WSL1の電圧がVonとなっており、かつ信号線DTLの電圧がVofsとなっている時に、電源線駆動回路25が電源線PSL1の電圧をVssからVccに上げる(T6)(図10)。すると、駆動トランジスタTr1のドレイン−ソース間に電流Idが流れ、ソース電圧Vsが、駆動トランジスタTr1のゲート−ドレイン間の寄生容量と、保持容量Csとの容量結合によって上昇する。
(最初の閾値補正期間)
次に、閾値補正を行う。具体的には、電源線PSL1の電圧がVccとなっており、かつ信号線DTLの電圧がVofsとなっている時に、書込線駆動回路24が書込線WSL1の電圧をVoffからVonに上げて、駆動トランジスタTr1のゲート電圧VgをVofsにする(T7)(図10)。すると、駆動トランジスタTr1のドレイン−ソース間に電流Idが流れ、ソース電圧Vsが、駆動トランジスタTr1のゲート−ドレイン間の寄生容量と、保持容量Csとの容量結合によって上昇する。その後、書込線駆動回路24が書込線WSLの電圧をVonからVoffに下げる(T8)。すると、駆動トランジスタTr1のゲートがフローティングとなり、閾値補正が一旦停止する。
次に、閾値補正を行う。具体的には、電源線PSL1の電圧がVccとなっており、かつ信号線DTLの電圧がVofsとなっている時に、書込線駆動回路24が書込線WSL1の電圧をVoffからVonに上げて、駆動トランジスタTr1のゲート電圧VgをVofsにする(T7)(図10)。すると、駆動トランジスタTr1のドレイン−ソース間に電流Idが流れ、ソース電圧Vsが、駆動トランジスタTr1のゲート−ドレイン間の寄生容量と、保持容量Csとの容量結合によって上昇する。その後、書込線駆動回路24が書込線WSLの電圧をVonからVoffに下げる(T8)。すると、駆動トランジスタTr1のゲートがフローティングとなり、閾値補正が一旦停止する。
(最初の閾値補正休止期間)
閾値補正が休止している期間中は、例えば、先の閾値補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。なお、このとき、先の閾値補正を行った行(画素)において、ソース電圧VsがVofs−Vthよりも低いので、閾値補正休止期間中にも、先の閾値補正を行った行(画素)において、駆動トランジスタTr1のドレイン−ソース間に電流Idが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。
閾値補正が休止している期間中は、例えば、先の閾値補正を行った行(画素)とは異なる他の行(画素)において、信号線DTLの電圧のサンプリングが行われる。なお、このとき、先の閾値補正を行った行(画素)において、ソース電圧VsがVofs−Vthよりも低いので、閾値補正休止期間中にも、先の閾値補正を行った行(画素)において、駆動トランジスタTr1のドレイン−ソース間に電流Idが流れ、ソース電圧Vsが上昇し、保持容量Csを介したカップリングによりゲート電圧Vgも上昇する。
(2回目の閾値補正期間)
閾値補正休止期間が終了した後、閾値補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、閾値補正が可能となっている時に、書込線駆動回路24が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr1のゲートをVofsにする(T7)(図10)。このとき、ソース電圧VsがVofs−Vthよりも低い場合(閾値補正がまだ完了していない場合)には、駆動トランジスタTr1がカットオフするまで(電位差VgsがVthになるまで)、駆動トランジスタTr1のドレイン−ソース間に電流Idが流れる。その後、信号線駆動回路23が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路24が書込線WSLの電圧をVonからVoffに下げる(T8)。すると、駆動トランジスタTr1のゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらず一定に維持することができる。
閾値補正休止期間が終了した後、閾値補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、閾値補正が可能となっている時に、書込線駆動回路24が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr1のゲートをVofsにする(T7)(図10)。このとき、ソース電圧VsがVofs−Vthよりも低い場合(閾値補正がまだ完了していない場合)には、駆動トランジスタTr1がカットオフするまで(電位差VgsがVthになるまで)、駆動トランジスタTr1のドレイン−ソース間に電流Idが流れる。その後、信号線駆動回路23が信号線DTLの電圧をVofsからVsigに切り替える前に、書込線駆動回路24が書込線WSLの電圧をVonからVoffに下げる(T8)。すると、駆動トランジスタTr1のゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらず一定に維持することができる。
なお、この閾値補正期間において、保持容量CsがVthに充電され、電位差VgsがVthとなった場合には、閾値補正を終了するが、電位差VgsがVthにまで到達しなかった場合には、電位差VgsがVthに到達するまで、閾値補正と、閾値補正休止とを繰り返し実行する。
(休止期間)
次に、必要に応じて、電源線駆動回路25が電源線PSL1の電圧をVccからVssに下げたのち(T9)、しばらくしてからVssからVccに上げる(T10)。これにより、駆動トランジスタTr1のドレイン−ソース間や、有機EL素子11に生じる電流リークを抑える。
次に、必要に応じて、電源線駆動回路25が電源線PSL1の電圧をVccからVssに下げたのち(T9)、しばらくしてからVssからVccに上げる(T10)。これにより、駆動トランジスタTr1のドレイン−ソース間や、有機EL素子11に生じる電流リークを抑える。
(最後の閾値補正期間)
信号書き込みを行う直前に、閾値補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、閾値補正が可能となっている時に、書込線駆動回路24が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr1のゲートをVofsにする(T11)(図10)。このとき、ソース電圧VsがVofs−Vthよりも低い場合(閾値補正が完了していない場合)には、駆動トランジスタTr1がカットオフするまで(電位差VgsがVthになるまで)、駆動トランジスタTr1のドレイン−ソース間に電流Idが流れる。その後、書込線駆動回路24が書込線WSLの電圧をVonからVoffに下げる(T12)。すると、駆動トランジスタTr1のゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらず一定に維持することができる。
信号書き込みを行う直前に、閾値補正を再び行う。具体的には、信号線DTLの電圧がVofsとなっており、閾値補正が可能となっている時に、書込線駆動回路24が書込線WSLの電圧をVoffからVonに上げ、駆動トランジスタTr1のゲートをVofsにする(T11)(図10)。このとき、ソース電圧VsがVofs−Vthよりも低い場合(閾値補正が完了していない場合)には、駆動トランジスタTr1がカットオフするまで(電位差VgsがVthになるまで)、駆動トランジスタTr1のドレイン−ソース間に電流Idが流れる。その後、書込線駆動回路24が書込線WSLの電圧をVonからVoffに下げる(T12)。すると、駆動トランジスタTr1のゲートがフローティングとなるので、電位差Vgsを信号線DTLの電圧の大きさに拘わらず一定に維持することができる。
(書き込み・μ補正期間)
閾値補正期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書込線駆動回路24が書込線WSLの電圧をVoffからVonに上げ(T13)、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr1のゲートの電圧がVsigとなる(図11)。このとき、有機EL素子11のアノードの電圧はこの段階ではまだ有機EL素子11の閾値電圧Velよりも小さく、有機EL素子11はカットオフしている。そのため、電流Idは有機EL素子11の素子容量に流れ、素子容量が充電されるので、ソース電圧VsがΔVだけ上昇し、やがて、ソース電圧VsがVofs−Vth+ΔVとなり、電位差VgsがVsig−(Vofs−Vth+ΔV)となる。このようにして、書き込みと同時にμ補正が行われる。
閾値補正期間が終了した後、書き込みとμ補正を行う。具体的には、信号線DTLの電圧がVsigとなっている間に、書込線駆動回路24が書込線WSLの電圧をVoffからVonに上げ(T13)、駆動トランジスタTr1のゲートを信号線DTLに接続する。すると、駆動トランジスタTr1のゲートの電圧がVsigとなる(図11)。このとき、有機EL素子11のアノードの電圧はこの段階ではまだ有機EL素子11の閾値電圧Velよりも小さく、有機EL素子11はカットオフしている。そのため、電流Idは有機EL素子11の素子容量に流れ、素子容量が充電されるので、ソース電圧VsがΔVだけ上昇し、やがて、ソース電圧VsがVofs−Vth+ΔVとなり、電位差VgsがVsig−(Vofs−Vth+ΔV)となる。このようにして、書き込みと同時にμ補正が行われる。
(発光)
最後に、書込線駆動回路24が書込線WSLの電圧をVonからVoffに下げる(T14)。すると、駆動トランジスタTr1のゲートがフローティングとなり、駆動トランジスタTr1のドレイン−ソース間に電流Idが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子11が所望の輝度で発光する。
最後に、書込線駆動回路24が書込線WSLの電圧をVonからVoffに下げる(T14)。すると、駆動トランジスタTr1のゲートがフローティングとなり、駆動トランジスタTr1のドレイン−ソース間に電流Idが流れ、ソース電圧Vsが上昇する。その結果、有機EL素子11が所望の輝度で発光する。
本実施の形態の表示装置1では、上記のようにして、各画素13において画素回路12がオンオフ制御され、各画素13の有機EL素子11に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル10の表示領域10Aにおいて画像が表示される。
ところで、例えば、図18に示したような従来の表示装置100におけるユニットスキャン方式では、例えば、図19に示したように、同一ユニット内において、電源線PSLの電圧がVssからVccに上がった時(T1)から閾値補正を開始する時(T2)までの時間(待ち時間)がラインによって異なっている。例えば、同一ユニット内に30ライン含まれている場合に、1ライン目の待ち時間と30ライン目の待ち時間との差が29Hとなる。この待ち時間の間、例えば、図20に示したように、駆動トランジスタTr1のリーク電流IDrと、有機EL素子111のリーク電流IELとが生じているので、駆動トランジスタTr1のソース電圧Vsは、待ち時間が長ければ長いほど、上昇してしまう。そのため、同一のユニット内において、最後のラインの画素111のゲート−ソース間電圧(電位差Vgs)は最初のラインの画素111のゲート−ソース間電圧(電位差Vgs)よりも小さくなる。その結果、一のユニットに含まれるライン数が多すぎると、時刻T1〜T2の間、最後のラインの輝度は最初のラインの輝度よりも暗くなってしまい、隣接するユニット間にスジ状の模様が発生してしまう。
そこで、上記の待ち時間を十分に長くし、各ラインの画素111のゲート−ソース間電圧の差を小さくする方策が考えられる。しかし、そのようにした場合には、発光期間が短くなってしまうという問題があった。
また、閾値補正を行う際には、駆動トランジスタのソース電圧を事前に所定の値よりも下げておくことが必要となるが、図19の例では、駆動トランジスタのソース電圧がVss−Vthまでしか下がらない。そのため、Vssを大きく下げることが必要となるが、そのようにした場合には、電源線駆動回路140から印加される選択パルスによるカップリングにより、ユニット間にスジ状の模様が発生してしまう。
一方、本実施の形態の表示装置1では、電源線PSLの電圧を利用して各駆動トランジスタTr1のゲート−ソース間電圧Vgsを駆動トランジスタTr1の閾値電圧Vthよりも大きくした上で、各駆動トランジスタTr1の閾値補正がなされる。従って、電源線PSLの電圧を大きく下げる必要がない。また、各有機EL素子11を発光させる前に再度、必要なラインに対して駆動トランジスタTr1の閾値電圧が補正される。これにより、各ラインにおいて、駆動トランジスタTr1の閾値補正の待ち時間を短くすることができる。これにより、ユニットスキャンにおいて、発光期間を短くすることなく、スジ状の模様が発生するのを防止することができる。
<モジュールおよび適用例>
以下、上記実施の形態で説明した表示装置1の適用例について説明する。上記実施の形態の表示装置1は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
以下、上記実施の形態で説明した表示装置1の適用例について説明する。上記実施の形態の表示装置1は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
(モジュール)
上記実施の形態の表示装置1は、例えば、図12に示したようなモジュールとして、後述する適用例1〜5などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板31の一辺に、表示領域10Aを封止する封止用基板32から露出した領域210を設け、この露出した領域210に、駆動回路20の配線を延長して外部接続端子(図示せず)を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板(FPC;Flexible Printed Circuit)220が設けられていてもよい。
上記実施の形態の表示装置1は、例えば、図12に示したようなモジュールとして、後述する適用例1〜5などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板31の一辺に、表示領域10Aを封止する封止用基板32から露出した領域210を設け、この露出した領域210に、駆動回路20の配線を延長して外部接続端子(図示せず)を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板(FPC;Flexible Printed Circuit)220が設けられていてもよい。
(適用例1)
図13は、上記実施の形態の表示装置1が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300は、上記実施の形態に係る表示装置1により構成されている。
図13は、上記実施の形態の表示装置1が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル310およびフィルターガラス320を含む映像表示画面部300を有しており、この映像表示画面部300は、上記実施の形態に係る表示装置1により構成されている。
(適用例2)
図14は、上記実施の形態の表示装置1が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、その表示部420は、上記実施の形態に係る表示装置1により構成されている。
図14は、上記実施の形態の表示装置1が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部410、表示部420、メニュースイッチ430およびシャッターボタン440を有しており、その表示部420は、上記実施の形態に係る表示装置1により構成されている。
(適用例3)
図15は、上記実施の形態の表示装置1が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有しており、その表示部530は、上記実施の形態に係る表示装置1により構成されている。
図15は、上記実施の形態の表示装置1が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体510,文字等の入力操作のためのキーボード520および画像を表示する表示部530を有しており、その表示部530は、上記実施の形態に係る表示装置1により構成されている。
(適用例4)
図16は、上記実施の形態の表示装置1が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有しており、その表示部640は、上記実施の形態に係る表示装置1により構成されている。
図16は、上記実施の形態の表示装置1が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部610,この本体部610の前方側面に設けられた被写体撮影用のレンズ620,撮影時のスタート/ストップスイッチ630および表示部640を有しており、その表示部640は、上記実施の形態に係る表示装置1により構成されている。
(適用例5)
図17は、上記実施の形態の表示装置1が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そのディスプレイ740またはサブディスプレイ750は、上記実施の形態に係る表示装置1により構成されている。
図17は、上記実施の形態の表示装置1が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体710と下側筐体720とを連結部(ヒンジ部)730で連結したものであり、ディスプレイ740,サブディスプレイ750,ピクチャーライト760およびカメラ770を有している。そのディスプレイ740またはサブディスプレイ750は、上記実施の形態に係る表示装置1により構成されている。
以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。
例えば、上記実施の形態等では、表示装置1がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路12の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路12に追加してもよい。その場合、画素回路12の変更に応じて、上述した信号線駆動回路23、書込線駆動回路24、電源線駆動回路25のほかに、必要な駆動回路を追加してもよい。
また、上記実施の形態等では、信号線駆動回路23、書込線駆動回路24、電源線駆動回路25の駆動をタイミング生成回路21が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、信号線駆動回路23、書込線駆動回路24、電源線駆動回路25の制御は、ハードウェア(回路)で行われていてもよいし、ソフトウェア(プログラム)で行われていてもよい。
また、上記実施の形態等では、画素回路12が、2Tr1Cの回路構成となっていたが、デュアルゲート型のトランジスタが有機EL素子11に直列に接続された回路構成を含んでいるものであれば、2Tr1Cの回路構成以外の回路構成となっていてもよい。
また、上記実施の形態等では、駆動トランジスタTr1,書き込みトランジスタTr2は、nチャネルMOS型の薄膜トランジスタにより形成されている場合が例示されていたが、pチャネルトランジスタ(例えばpチャネルMOS型のTFT)により形成されていてもよい。ただし、その場合には、トランジスタTr2のソースおよびドレインのうち電源線PSLと未接続の方と保持容量Csの他端とを有機EL素子11のカソードに接続し、有機EL素子11のアノードをGNDなどに接続することが好ましい。
1,100…表示装置、10,110…表示パネル、10A…表示領域、11,11R,11G,11B,111R,111G,111B…有機EL素子、12…画素回路、13,13R,13G,13B,111…画素、14…表示画素、20…駆動回路、20A,22A…映像信号、20B…同期信号、21…タイミング生成回路、21A…制御信号、22…映像信号処理回路、23,120…信号線駆動回路、24,130…書込線駆動回路、25,140…電源線駆動回路、31…基板、32…封止用基板、210…領域、220…FPC、300…映像表示画面部、310…フロントパネル、320…フィルターガラス、410…発光部、420,530,640…表示部、430…メニュースイッチ、440…シャッターボタン、510…本体、520…キーボード、610…本体部、620…レンズ、630…スタート/ストップスイッチ、710…上側筐体、720…下側筐体、730…連結部、740…ディスプレイ、750…サブディスプレイ、760…ピクチャーライト、770…カメラ、Cs…保持容量、DTL(DTL1,DTL2,……)…信号線、Id…電流、IDr,IEL…リーク電流、GND…グラウンド線、PSL(PSL1,PSL2,……)…電源線、Tr1…駆動トランジスタ、Tr2…書き込みトランジスタ、Vg…ゲート電圧、Vgs…電位差、Vs…ソース電圧、Vsig…信号電圧、Vcc,Voff,Vofs,Von,Vss,ΔV…電圧、Vth,Vel…閾値電圧、WSL(WSL1,WSL2,……)…書込線、X…ユニット数、μ…移動度。
Claims (6)
- 行状に配置された複数の走査線および複数の電源線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
各画素は、発光素子および画素回路を有し、
前記画素回路は、前記発光素子に流れる電流を制御する第1トランジスタと、前記信号線の電圧を前記第1トランジスタに書き込む第2トランジスタとを有し、
前記複数の電源線は、複数の画素行を1つのユニットとして、前記ユニットごとに1つずつ設けられ、
前記駆動部は、前記複数のユニットのうち第1ユニットにおいて、各発光素子を消光したのち、前記電源線の電圧をローにしている間であって各信号線に非階調信号を印加している間に前記第2トランジスタをオンする第1パルス信号を各走査線に印加して各第1トランジスタのゲート−ソース間電圧を前記第1トランジスタの閾値電圧よりも大きくし、続いて、前記電源線の電圧をハイにし、各信号線に非階調信号を印加している間に前記第2トランジスタをオンする第2パルス信号を各走査線に印加して各第1トランジスタの閾値電圧を補正し、さらに、各発光素子を発光させる前であって各信号線に非階調信号を印加している間に前記第1ユニットに含まれる複数の走査線のうち少なくとも最後に発光素子を発光させるラインの走査線に対して、前記第2トランジスタをオンする第3パルス信号を印加して当該第3パルス信号の印加されたラインの第1トランジスタの閾値電圧を補正する
表示装置。 - 前記駆動部は、前記第1ユニットにおいて、前記第1パルス信号を各走査線に同時に印加する
請求項1に記載の表示装置。 - 前記駆動部は、前記第1ユニットにおいて、前記第2パルス信号を各走査線に同時に印加する
請求項1または請求項2に記載の表示装置。 - 前記駆動部は、前記第1ユニットにおいて、前記第3パルス信号を各走査線に印加する
請求項1または請求項2に記載の表示装置。 - 行状に配置された複数の走査線および複数の電源線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
各画素は、発光素子および画素回路を有し、
前記画素回路は、前記発光素子に流れる電流を制御する第1トランジスタと、前記信号線の電圧を前記第1トランジスタに書き込む第2トランジスタとを有し、
前記複数の電源線は、複数の画素行を1つのユニットとして、前記ユニットごとに1つずつ設けられた表示装置において、前記複数のユニットのうち第1ユニットにおいて、各発光素子を消光したのち、前記電源線の電圧をローにしている間であって各信号線に非階調信号を印加している間に前記第2トランジスタをオンする第1パルス信号を各走査線に印加して各第1トランジスタのゲート−ソース間電圧を前記第1トランジスタの閾値電圧よりも大きくし、続いて、前記電源線の電圧をハイにし、各信号線に非階調信号を印加している間に前記第2トランジスタをオンする第2パルス信号を各走査線に印加して各第1トランジスタの閾値電圧を補正し、さらに、各発光素子を発光させる前であって各信号線に非階調信号を印加している間に前記第1ユニットに含まれる複数の走査線のうち少なくとも最後に発光素子を発光させるラインの走査線に対して、前記第2トランジスタをオンする第3パルス信号を印加して当該第3パルス信号の印加されたラインの第1トランジスタの閾値電圧を補正する
表示装置の駆動方法。 - 表示装置を備え、
前記表示装置は、
行状に配置された複数の走査線および複数の電源線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
各画素は、発光素子および画素回路を有し、
前記画素回路は、前記発光素子に流れる電流を制御する第1トランジスタと、前記信号線の電圧を前記第1トランジスタに書き込む第2トランジスタとを有し、
前記複数の電源線は、複数の画素行を1つのユニットとして、前記ユニットごとに1つずつ設けられ、
前記駆動部は、前記複数のユニットのうち第1ユニットにおいて、各発光素子を消光したのち、前記電源線の電圧をローにしている間であって各信号線に非階調信号を印加している間に前記第2トランジスタをオンする第1パルス信号を各走査線に印加して各第1トランジスタのゲート−ソース間電圧を前記第1トランジスタの閾値電圧よりも大きくし、続いて、前記電源線の電圧をハイにし、各信号線に非階調信号を印加している間に前記第2トランジスタをオンする第2パルス信号を各走査線に印加して各第1トランジスタの閾値電圧を補正し、さらに、各発光素子を発光させる前であって各信号線に非階調信号を印加している間に前記第1ユニットに含まれる複数の走査線のうち少なくとも最後に発光素子を発光させるラインの走査線に対して、前記第2トランジスタをオンする第3パルス信号を印加して当該第3パルス信号の印加されたラインの第1トランジスタの閾値電圧を補正する
電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010006991A JP2011145532A (ja) | 2010-01-15 | 2010-01-15 | 表示装置およびその駆動方法ならびに電子機器 |
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Publications (1)
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JP2011145532A true JP2011145532A (ja) | 2011-07-28 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2010006991A Pending JP2011145532A (ja) | 2010-01-15 | 2010-01-15 | 表示装置およびその駆動方法ならびに電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011145532A (ja) |
-
2010
- 2010-01-15 JP JP2010006991A patent/JP2011145532A/ja active Pending
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