JP2011123993A5 - - Google Patents

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JP2011123993A5
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本発明の半導体記憶装置の態様の一例は、ｎ値（ｎは２以上の自然数）の閾値電圧によ
りデータを記憶するメモリセルと、前記メモリセルの一端に接続され、外部より入力され
る第１論理レベル又は第２論理レベルのデータを記憶する第１のデータ記憶回路と、前記
第１論理レベル又は第２論理レベルを記憶する第２のデータ記憶回路と、前記第１のデー
タ記憶回路が第１論理レベルである場合で、前記第２のデータ記憶回路が第１論理レベル
の場合、前記メモリセルの閾値電圧を上げる第１動作を行い、前記第２のデータ記憶回路
が第２論理レベルの場合、前記第１動作より閾値電圧の変動が少ないが、前記メモリセル
の閾値電圧を上げる第２動作を行い、前記第１のデータ記憶回路が第２論理レベルである
場合、前記メモリセルの閾値電圧は変化させず保持し、前記メモリセルが所要の閾値電圧
に達したかどうかをベリファイするベリファイ動作において、前記メモリセルの一端をプ
リチャージすると共に前記メモリセルのゲートに第１の電圧を加え、第１ステップにて、
前記メモリセルの一端の電圧が第１の検知レベル以上の場合、前記第２のデータ記憶回路
の論理レベルを第２論理レベルに変更し、第１の検知レベルの結果にかかわらず前記メモ
リセルのゲートに前記第１の電圧を加えたまま、第２ステップにて、前記メモリセルの一
端の電圧が第２の検知レベル以上の場合、前記第１のデータ記憶回路の論理レベルを第２
論理レベルに変更する制御回路とを具備することを特徴とする。

Claims (14)

  1. ｎ値（ｎは２以上の自然数）の閾値電圧によりデータを記憶するメモリセルと、
    前記メモリセルの一端に接続され、外部より入力される第１論理レベル又は第２論理レ
    ベルのデータを記憶する第１のデータ記憶回路と、
    前記第１論理レベル又は第２論理レベルを記憶する第２のデータ記憶回路と、
    前記第１のデータ記憶回路が第１論理レベルである場合で、前記第２のデータ記憶回路
    が第１論理レベルの場合、前記メモリセルの閾値電圧を上げる第１動作を行い、前記第２
    のデータ記憶回路が第２論理レベルの場合、前記第１動作より閾値電圧の変動が少ないが
    、前記メモリセルの閾値電圧を上げる第２動作を行い、前記第１のデータ記憶回路が第２
    論理レベルである場合、前記メモリセルの閾値電圧は変化させず保持し、
    前記メモリセルが所要の閾値電圧に達したかどうかをベリファイするベリファイ動作に
    おいて、前記メモリセルの一端をプリチャージすると共に前記メモリセルのゲートに第１
    の電圧を加え、第１ステップにて、前記メモリセルの一端の電圧が第１の検知レベル以上
    の場合、前記第２のデータ記憶回路の論理レベルを第２論理レベルに変更し、第１の検知
    レベルの結果にかかわらず前記メモリセルのゲートに前記第１の電圧を加えたまま、第２
    ステップにて、前記メモリセルの一端の電圧が第２の検知レベル以上の場合、前記第１の
    データ記憶回路の論理レベルを第２論理レベルに変更する制御回路と
    を具備することを特徴とする半導体記憶装置。
  2. 第１の検知レベルは第２の検知レベルより高いことを特徴とする請求項１記載の半導体
    記憶装置。
  3. 読み出し動作時に、前記メモリセルの一端をプリチャージすると共に前記メモリセルの
    ゲートに第２の電圧を加え、前記メモリセルの一端の電圧を第３の検知レベルにより読み
    出し、前記第３の検知レベルに基づく検出結果を保存し、前記メモリセルの一端の電圧を
    第４の検知レベルにより読み出すことを特徴とする請求項１記載の半導体記憶装置。
  4. 前記メモリセルのゲートに供給する第１の電圧は、読み出し時にメモリセルのゲートに
    供給する第２の電圧より高いことを特徴とする請求項１記載の半導体記憶装置。
  5. 前記第１の検知レベルは、ページ、又はブロック毎に異なる値を有することを特徴とす
    る請求項１記載の半導体記憶装置。
  6. 前記第１ステップは、ページ、又はブロック毎に異なるタイミングで行うことを特徴と
    する請求項１記載の半導体記憶装置。
  7. 前記制御回路は、書き込み回数を計数するカウンタを有し、前記カウンタにより計数さ
    れた書き込み回数の平均値が規定値以上である場合、前記第１の検知レベルを変更するこ
    とを特徴とする請求項１記載の半導体記憶装置。
  8. 前記制御回路は、書き込み回数を計数する第１のカウンタを有し、前記第１のカウンタ
    により計数された書き込み回数の平均値が規定値以上である場合、前記第１ステップのタ
    イミングを変更することを特徴とする請求項１記載の半導体記憶装置。
  9. 前記第１ステップ時に、前記メモリセルの他端に第３の電圧を供給し、前記第２ステッ
    プ時に、前記メモリセルの他端に第４の電圧を供給することを特徴とする請求項１記載の
    半導体記憶装置。
  10. 前記第１ステップ時に、前記メモリセルのウェルに前記第３の電圧を供給することを特
    徴とする請求項９記載の半導体記憶装置。
  11. 前記第３の電圧は、前記第４の電圧より高いことを特徴とする請求項１０記載の半導体
    記憶装置。
  12. 前記メモリセルが閾値電圧に達したかどうかをベリファイするベリファイ動作において
    、前記第１のデータ記憶回路の論理レベルが第１論理レベルの場合、前記メモリセルの一
    端をプリチャージし、第２論理レベルの場合、プリチャージ動作を行わないことを特徴と
    する請求項１の半導体記憶装置。
  13. 前記制御回路は、前記メモリセルの消去回数を計数する第２のカウンタを有し、前記第
    ２のカウンタの計数値は、前記メモリセルに記憶され、前記メモリセルに記憶された消去
    回数が規定値以上である場合、前記第１の検知レベルを変更することを特徴とする請求項
    １記載の半導体記憶装置。
  14. 前記制御回路は、前記メモリセルの消去回数を計数する第２のカウンタを有し、前記第
    ２のカウンタの計数値は、前記メモリセルに記憶され、前記メモリセルに記憶された消去
    回数が規定値以上である場合、前記第１ステップのタイミングを変更することを特徴とす
    る請求項１記載の半導体記憶装置。
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