JP2011114075A - 発光素子アレイ及び画像表示装置 - Google Patents

Abstract

【課題】配線抵抗を小さくし、他画素への光漏れを防止し、更に、ＬＥＤで発光した光の取り出し効率を向上する。
【解決手段】発光素子アレイは、複数のアノード配線３５と、複数のカソード配線３７と、薄膜半導体からなる複数のＬＥＤ３１とを有している。複数のＬＥＤ３１は、アノード配線３５とカソード配線３７とによりそれぞれ囲まれて複数配置された素子搭載領域３２ａ内にそれぞれ配置されている。アノード配線３５には、アノード側傾斜面３５ｓが形成されている。このアノード側傾斜面３５ｓは、ＬＥＤ３１の近傍から遠ざかる方向へ立ち上がり、ＬＥＤ３１から放射された光をＬＥＤ３１の上面方向へ反射する。更に、カソード配線３７には、カソード側傾斜面３７ｓが形成されている。このカソード側傾斜面３７ｓは、ＬＥＤ３１の近傍から遠ざかる方向へ立ち上がり、ＬＥＤ３１から放射された光をＬＥＤ３１の上面方向へ反射する。
【選択図】図１

Description

本発明は、発光素子アレイ及びこれを用いた画像表示装置に関するものである。

従来、自己発光素子として、発光ダイオード（以下「ＬＥＤ」という。）、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、無機ＥＬ素子等があり、非自発光型素子として、液晶等がある。

複数の自己発光素子が２次元マトリクス状に配置された自己発光素子アレイによる画像表示装置は、液晶等のライトバルブ式と比較して光損失が少ないため効率が高い。直視型の画像表示装置においては、バックライトを使用しないために軽量化や薄型化が可能である。又、ヘッドアップディスプレイ（以下「ＨＵＤ」という。）、プロジェクタ、リアプロジェクション等の投射型の画像表示装置において、液晶等の非自発光型素子を映像素子に使用する場合は、光源が必要であるが、自己発光型の場合では映像素子自体が光源となるので、光源及び光学系を必要としない。従って、装置の小型化が可能となる。

ＬＥＤで自発光型の映像素子を形成する場合、２次元単純マトリクスで映像素子を構成することが考えられる。例えば、下記の特許文献１等に記載されているように、平面に２次元の発光素子アレイと各配線を形成する形態等がある。

特開２００８−２１８８９４号公報

しかしながら、従来の発光素子アレイ及びこれを用いた画像表示装置では、次のような課題があった。

例えば、ＬＥＤを用いて発光素子アレイを構成する場合、基板上に形成されるＬＥＤは薄膜半導体発光素子であるため、これに接続された薄膜の配線に対して電流を注入することにより、発光させる。そのため、電流値や配線長により、配線幅及び配線厚みを最適化し、駆動上問題ない配線抵抗を得る設計を行う必要がある。

しかし、配線幅を十分に確保しようとした場合、ＬＥＤの形成領域が制限され、各ＬＥＤに対応する各画素中の発光領域面積の割合（即ち、開口率）が小さくなって光利用効率が低下するという課題があった。この課題は、駆動電流が大きい場合、ドット数が多い場合、あるいは画素を微小化する場合に顕著となる。

又、任意の１画素を点灯させた場合、ＬＥＤ中の発光層からの光は、このＬＥＤが形成された基板平面方向に遮る構造が無いため、周囲の画素へ光漏れが生じる。この光漏れにより、コントラスト及び表示品位の低下、更には所望の画素における発光強度の低下という課題があった。

本発明の発光素子アレイは、基板上に形成され、所定方向に並行に配置された複数のアノード配線と、前記基板上に形成され、前記所定方向に対して交差する方向に並行に配置された複数のカソード配線と、前記基板上に形成され、少なくとも２つの前記アノード配線と２つの前記カソード配線とによりそれぞれ囲まれて複数配置された素子搭載領域内にそれぞれ配置され、前記アノード配線及び前記カソード配線により駆動電流が供給されると発光して光を放射する薄膜半導体からなる複数の発光素子と、前記アノード配線における前記発光素子に対向する位置に形成され、前記発光素子の近傍から遠ざかる方向へ立ち上がり、前記発光素子から放射された前記光を前記発光素子の上面方向へ反射するアノード側傾斜面と、前記カソード配線における前記発光素子に対向する位置に形成され、前記発光素子の近傍から遠ざかる方向へ立ち上がり、前記発光素子から放射された前記光を前記発光素子の上面方向へ反射するカソード側傾斜面と、を有することを特徴とする。

本発明の画像表示装置は、実装基板に搭載された前記発明の発光素子アレイと、前記実装基板に搭載され、前記各発光素子を選択的に駆動する駆動回路と、前記発光素子アレイから出射された光を所定箇所へ投影して表示させる光学系と、を備えたことを特徴とする。

本発明の発光素子アレイによれば、アノード側傾斜面及びカソード側傾斜面を有するので、これらの傾斜面における配線幅が広くなってアノード配線及びカソード配線の配線抵抗が小さくなる。更に、アノード側傾斜面及びカソード側傾斜面により、他画素への光漏れを防止できる。しかも、傾斜面で反射した光は、発光素子の上面方向へ向かうため、発光素子で発光した光の取り出し効率を向上できる。

本発明の画像表示装置によれば、前記発明の発光素子アレイを用いているので、コントラストや表示品位が向上し、更に、所望の画素における発光強度を向上できる。

図１は本発明の実施例１における発光素子アレイの１画素を示す拡大図である。 図２は発明の実施例１における画像表示モジュールの全体を示す外観の斜視図である。 図３は図２中の発光素子アレイチップ２０を示す拡大平面図である。 図４は図２の画像表示モジュール１の等価回路を示す回路図である。 図５は図４中のアノードドライバＩＣ５０及びカソードドライバＩＣ６０−１，６０−２の構成を示す概略の回路図である。 図６は図３の発光素子アレイチップ２０における４×４マトリクス画素を示す部分的な平面図である。 図７−１は図１のＬＥＤ３１の形成方法を説明するための概略の断面図である。 図７−２は図７−１のＬＥＤ３１の具体例を示す断面図である。 図８は図３の発光素子アレイチップ２０における４×４マトリクス画素を示す部分的な平面図である。 図９は図８中の破線で囲まれた１画素を示す拡大図である。 図１０は実施例１又は２の画像表示モジュール１を用いた本発明の実施例３における画像表示装置を示す概略の構成図である。 図１１は実施例１又は２の画像表示モジュール１を用いた本発明の実施例４における画像表示装置を示す概略の構成図である。 図１２は実施例１又は２の画像表示モジュール１を用いた本発明の実施例５における画像表示装置を示す概略の構成図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の画像表示モジュールの構成）
図２は、本発明の実施例１における画像表示モジュールの全体を示す外観の斜視図である。

画像表示モジュール１は、半導体チップ用の実装基板（例えば、チップオンボード用基板、以下「ＣＯＢ」という。）１０を有している。ＣＯＢ１０は、ガラスエポキシ基板、アルミナ基板、窒化アルミニュウム（ＡｌＮ）基板、メタル基板、メタルコア基板等で構成され、表面に図示しない配線パターン等が形成されている。ＣＯＢ１０上には、複数の薄膜半導体発光素子（例えば、ＬＥＤ）等により形成された発光素子アレイチップ２０と、この発光素子アレイチップ２０を駆動する駆動回路であるアノードドライバ集積回路（以下「アノードドライバＩＣ」という。）５０及びカソードドライバＩＣ６０−１，６０−２とが、固定されている。

発光素子アレイチップ２０とアノードドライバＩＣ５０及びカソードドライバＩＣ６０−１，６０−２とは、ＣＯＢ１０上の図示しない配線パターンにより相互に接続されている。なお、発光素子アレイチップ２０とアノードドライバＩＣ５０及びカソードドライバＩＣ６０−１，６０−２とを、金属ワイヤで電気的に接続する場合は、発光素子アレイチップ２０、アノードドライバＩＣ５０及びカソードドライバＩＣ６０−１，６０−２を、銀ベーストや樹脂等を用いてＣＯＢ１０上に接着される。

ＣＯＢ１０上には、枠状のスペーサ７０を介して、発光素子アレイチップ２０、アノードドライバＩＣ５０及びカソードドライバＩＣ６０−１，６０−２を保護するカバー７１が取り付けられている。スペーサ７０の厚みは、ＣＯＢ１０の実装表面から金属ワイヤの最上部までの高さより厚く設計されている。カバー７１において、発光素子アレイチップ２０内の発光素子アレイが形成されている表示部分は、透過率８０％以上の材質（例えば、ガラス、アクリル樹脂、ポリカーボネート樹脂等）であることが望ましい。カバー７１における前記表示部以外の外周部分は、不透明の材質を使用したり、又は塗装により可視光の透過率を０．１％以下にすることが望ましい。カバー７１における外周部分の透過率を０．１％にすることで、発光素子アレイチップ２０から出射された光が金属ワイヤやその他のアノードドライバＩＣ５０及びカソードドライバＩＣ６０−１，６０−２等に反射して像に映り込む現象を軽減することができる。

ＣＯＢ１０の裏側には、図示しないヒートシンクや金属筐体が取り付けられている。ＣＯＢ１０の裏側とヒートシンクや金属筐体との間には、図示しない絶縁性の放熱ペーストや放熱シートが設けられ、発光素子アレイチップ２０からの熱を効率よく放熱するようになっている。

なお、ＣＯＢ１０とスペーサ７０、及び、スペーサ７０とカバー７１とは、それぞれ樹脂等で接着しても良いし、あるいは、ＣＯＢ１０、スペーサ７０及びカバー７１に螺子穴を形成し、裏側のヒートシンクや金属筐体と螺子で固定しても良い。カバー７１及びスペーサ７０は、一体型でも良い。又、ＣＯＢ１０とスペーサ７０は、一体型でも良い。

画像表示モジュール１内の発光素子アレイチップ２０、アノードドライバＩＣ５０及びカソードドライバＩＣ６０−１，６０−２は、フラット型フレキシブルケーブル７２を介して、図示しない制御装置と電気的に接続される。なお、ＣＯＢ１０上には、アノードドライバＩＣ５０が１個、カソードドライバＩＣ６０−１，６０−２が２個設けられているが、回路構成によってはカソードドライバＩＣが１個でも良く、更に、それらを図示以外の配置で設けても良い。

図３は、図２中の発光素子アレイチップ２０を示す拡大平面図である。
発光素子アレイチップ２０は、基板２１を有し、この基板２１上に発光素子アレイ３０が形成されている。発光素子アレイ３０は、列方向（縦方向）に配置された複数のアノード配線３５と、このアノード配線３５に対して直交する行方向（横方向）に配置された複数のカソード配線３７とを有し、これらの交差箇所に接続された複数のＬＥＤが２次元マトリスク状に配置されている。

複数のアノード配線３５及び複数のカソード配線３７は、基板２１の外縁部まで延設され、複数のワイヤボンディングパッド等のパッド部３９に接続されている。複数のアノード配線３５は、パッド部３９を介してアノードドライバＩＣ５０と電気的に接続され、更に、複数のカソード配線３７も、他のパッド部３９を介してカソードドライバＩＣ６０−１，６０−２と電気的に接続されている。

発光素子アレイチップ２０側の発光素子ピッチとドライバＩＣ側のパッドピッチとが異なる場合は、ドライバＩＣ側のピッチと同一なピッチのパッド部３９を発光素子アレイチップ２０内に形成し、図３のように傾斜する配線により接続を行うことにより、パッドピッチを同一に揃えることができる。発光素子ピッチとドライバＩＣ側のパッドピッチとが同一の場合には、接続配線を傾斜させなくても良い。

図４は、図２の画像表示モジュール１の等価回路を示す回路図である。
画像表示モジュール１における発光素子アレイチップ２０は、例えば、パッシブ型ｍ行ｋ列ＬＥＤドットマトリクスにより構成されている。

列方向（縦方向）Ｙには、複数のアノードチャネルＡｃｈを構成するｋ本のアノード配線３５が並列に配置され、これらと交差する行方向（横方向）Ｘには、複数のカソードチャネルＣｃｈを構成するｍ本のカソード配線３７が並行に配置され、これらの交差箇所に、ｍ×ｋ個のＬＥＤ３１（１，１）〜３１（ｍ，ｋ）が接続されている。なお、ＬＥＤ３１に付された添え字（ｍ，ｋ）は、行方向のｍ番目、列方向のｋ番目のＬＥＤを表している。

列方向Ｙにはｍ個のアノード区間ＡＬ１〜ＡＬｍが存在し、単位区間中のアノード配線３５上にはアノード配線抵抗ｒａが存在する。各アノード配線３５は、アノードドライバＩＣ５０に接続されている。行方向Ｘにはｋ個のカソード区間ＣＬ１〜ＣＬｋが存在し、単位区間中のカソード配線３７上にはカソード配線抵抗ｒｃが存在する。各カソード配線３７は、カソードドライバＩＣ６０−１，６０−２に接続されている。

図５は、図４中のアノードドライバＩＣ５０及びカソードドライバＩＣ６０−１，６０−２の構成を示す概略の回路図である。

アノードドライバＩＣ５０は、図示しない制御装置から供給される表示データ（例えば、発光する又は発光しないを意味する発光データ）ＤＡに応じて、発光素子アレイチップ２０の各アノード配線３５に接続されているＬＥＤ３１の列に、電流を供給する機能を有している。アノードドライバＩＣ５０は、例えば、図示しない制御装置からシリアル伝送により供給されるシリアル発光データＳＤＡを入力して、直並列変換したパラレル発光データＰＤＡを出力するシフトレジスタ５１を有し、この出力側に、ラッチ回路５２が接続されている。ラッチ回路５２は、シフトレジスタ５１から出力されたパラレル発光データＰＤＡをラッチする回路であり、この出力側に、駆動回路５３が接続されている。駆動回路５３は、ラッチ回路５２の出力信号を増幅する回路であり、この出力側に、複数のアノード配線３５が接続されている。

カソードドライバＩＣ６０−１，６０−２は、図示しない制御装置から供給されるクロックＣＬＫ及びフレーム信号ＦＳに基づき、発光素子アレイチップ２０の各カソード配線３７に接続されているＬＥＤ３１の行を走査する機能を有し、セレクト回路６１等で構成されている。

図６は、図３の発光素子アレイチップ２０における４×４マトリクス画素を示す部分的な平面図である。

発光素子アレイチップ２０は、基板２１を有し、この基板２１上に発光素子アレイ３０が形成されている。発光素子アレイ３０は、列方向（縦方向）Ｙに配置された複数（４本）のアノード配線３５と、このアノード配線３５に対して直交する行方向（横方向）Ｘに配置された複数（４本）のカソード配線３７とを有し、これらの交差箇所に接続された複数（４×４＝１６個）の薄膜半導体発光素子としてのＬＥＤ３１が２次元マトリクス状に配置されている。図６中において、マトリクスの単位画素は、ＬＥＤ３１を囲む破線で示されている。

アノード配線３５及びカソード配線３７の配線材料は、例えば、Ａｕ、Ｔｉ／Ｐｔ／Ａｕ、Ｔｉ／Ａｕ、ＡｕＧｅＮｉ／Ａｕ、ＡｕＧｅ／Ｎｉ／Ａｕ等のＡｕ系メタル配線、あるいは、Ａｌ、Ｎｉ／Ａｌ、Ｎｉ／ＡｌＮｄ、Ｎｉ／ＡｌＳｉＣｕ、Ｔｉ／Ａｌ等のＡｌ系メタル配線である。アノード配線３５とカソード配線３７とは、立体的に直交しており、この層間に絶縁膜が形成されている。絶縁膜は、酸化シリコン、窒化シリコン等の無機系絶縁膜や、ポリイミド等の有機系絶縁膜である。

図１（ａ）〜（ｃ）は、本発明の実施例１における図６の発光素子アレイ３０中の破線で囲まれた１画素を示す拡大図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）中のＩ１−Ｉ２線断面図、及び、同図（ｃ）は同図（ａ）中のＩ３−Ｉ４線断面図である。

発光素子アレイ３０の１画素において、薄膜半導体発光素子である平面がほぼ正方形のＬＥＤ３１を囲んでいる平面がほぼ長方形の素子領域３２があり、この素子領域３２中には、ＬＥＤ３１の周囲の素子搭載領域３２ａ内に四角環状の分離溝３３が設けられている。更に、素子領域３２内において、分離溝３３における列方向Ｙの上下に、行方向Ｘに延びる山脈状のカソード遮光領域３４ｃが設けられている。素子領域３２外には、分離領域３３における列方向Ｙの左右に、山脈の傾斜形状に類似したアノード遮光領域３４ａが設けられている。アノード遮光領域３４ａ及びカソード遮光領域３４ｃは、絶縁膜により形成されている。なお、この絶縁膜に代えて、半導体、あるいは絶縁膜及び半導体の組み合わせにより、アノード遮光領域３４ａ及びカソード遮光領域３４ｃを形成しても良い。アノード遮光領域３４ａ上には、薄膜帯状のアノード配線３５が被着され、更に、カソード遮光領域３４ｃ上にも、薄膜帯状のカソード配線３７が被着され、ＬＥＤ３１から放射された光がそのアノード配線３５及びカソード配線３７によりＬＥＤ３１上面方向へ反射され、周囲の画素へ漏れないように光漏れを遮断する構成になっている。このような構成の詳細を図１（ａ）〜（ｃ）を参照しつつ説明する。

図１（ａ）の平面図において、薄膜帯状のアノード配線３５は、ＬＥＤ３１を囲む素子領域３２の左右両側において、列方向Ｙである上下方向に延設されている。左側のアノード配線３５は、この画素のアノード配線であり、右側のアノード配線３５は右側に隣接する画素のアノード配線である。そのため、この画素のアノード配線３５は、左側に隣接する画素内に一部形成されていることになる。

アノード配線３５の真下には層間絶縁膜２８が形成され、この層間絶縁膜２８により、配線の段差乗り越えの際に、段差を埋め込むことで配線の段切れを防止する役割がある。左側のアノード配線３５からＬＥＤ３１表面のＰ型半導体へ斜め下方向に突き出た部分には、接続配線３６が延設され、アノード配線３５とＬＥＤ３１表面のＰ型半導体とが接続されている。接続配線３６は、段差を乗り越える必要があるので、下層との絶縁を確保するために、真下に層間絶縁膜２８が形成されている。接続配線３６は、ＬＥＤ３１表面のＰ型半導体とオーミック接合されており、材料はメタル系電極の他に、酸化物系の透明電極等が使用されている。アノード配線３５と接続配線３６との接続部分は、ＬＥＤ３１の放射光に対する妨害や不要反射を防止するために、素子搭載領域３２ａの各辺とＬＥＤ３１の側面との間を遮らないように、素子搭載領域３２ａの角とＬＥＤ３１の角とを結ぶ経路上に配置することが望ましい。

図１（ｂ）の断面図において、主としてカソード配線３７の断面構造を説明する。ＬＥＤ３１が成長された図示しない基板とは異なる基板２１上に、平滑化層２２が形成され、この上に、Ｎ型半導体層２３を介してＬＥＤ３１が接合された構成になっている。なお、平滑化層２２と基板２１と間には、発光効率を向上するために、図示しないメタル反射層を形成してもよい。ＬＥＤ３１の表面及び側面には、層間絶縁膜２６が形成されており、この層間絶縁膜２６により、層間の絶縁をとると同時に、ＬＥＤ３１を構成する薄膜半導体の自然酸化を防ぐ役割を果たしている。層間絶縁膜２６は、酸化シリコン、窒化シリコン等の無機系絶縁膜をスパッタリング法、化学気相成長（以下「ＣＶＤ」という。）法等で成膜する方法、あるいは、スピンコート法やスプレーコート法でコーティング後に熱処理を行って焼結する形成方法等がある。Ｎ型半導体層２３において円で囲まれた部分２３ｃは、Ｎ型半導体層２３とカソード側電極とのコンタクト部分であり、オーミック接合されている。

図１（ｂ）中のＮ型半導体層２３上において、Ｙ方向の上下２箇所のカソード遮光領域３４ｃには、意図的に段差を形成するために、行方向Ｘへ延びるカソード遮光突起２５が形成され、このカソード遮光突起２５が、層間絶縁膜２６で覆われている。カソード遮光突起２５を覆う層間絶縁膜２６箇所の上に、有機絶縁層２７が形成されている。有機絶縁膜２７の製法は、例えば、スピンコート法でポリイミド系感光性樹指をコートするか、あるいは、フォトリソグラフィにより、所望の場所のみパターンニングを行い、２５０℃〜４５０℃で熱処理を行う。熱処理を行うことで、カソード遮光突起２５の両側の領域２７ａの断面形状は、図１（ｂ）に示すように、山脈のすそ野のように傾斜したものとなる。

有機絶縁膜２７上には薄膜帯状のカソード配線３７が形成されており、このカソード配線３７における領域２７ａ上のカソード側傾斜面３７ｓは、図１（ｂ）に示すように、傾斜した形状となっている。即ち、カソード側傾斜面３７ｓは、ＬＥＤ３１の側面に対向する位置に形成され、そのＬＥＤ３１の近傍から遠ざかる方向へ立ち上がり、ＬＥＤ３１から放射された光をＬＥＤ３１の上面方向へ反射する機能を有している。このカソード側傾斜面３７ｓは、ドットマトリクスの行方向Ｘに至る所まで延設されている。カソード側傾斜面３７ｓの最上面に位置する尾根部分は、ＬＥＤ３１より高くなるように形成することが望ましい。図１（ｂ）に示す上下２つのカソード遮光領域３４ｃの内、上のカソード遮光領域３４ｃの上側の分離溝３４ｄと、下のカソード遮光領域３４ｃの下側の分離溝３４ｄとは、列方向ＹのＮ型半導体層２３を電気的に独立させるために、Ｎ型半導体層２３がエッチングにより分離されて溝形成をしている。

図１（ｃ）の断面図において、主としてアノード配線３５の断面構造を説明する。図１（ｃ）中のＮ型半導体層２３上において、左右２箇所のアノード遮光領域３４ａには、図１（ｂ）のカソード遮光領域３４ｃ側と同様に、意図的に段差を形成するために、列方向Ｙへ延びるアノード遮光突起２４が形成され、このアノード遮光突起２４が層間絶縁膜２６により覆われている。アノード遮光突起２４を覆う層間絶縁膜２６箇所の上には、有機絶縁膜２７が形成されている。

有機絶縁膜２７上には、カソード配線３７とアノード配線３５とを絶縁するアノード側の層間絶縁膜２８が形成されている。層間絶縁膜２８の材料や製法は、有機絶縁膜２７と同様なもので良い。熱処理後、アノード遮光突起２４の端部の領域２８ａの断面形状は、図１（ｃ）に示すように、傾斜したものとなる。

層間絶縁膜２８上には薄膜帯状のアノード配線３５が形成されており、特に図１（ｃ）中の領域２８ａ上に対応するアノード側傾斜面３５ｓでは、山脈のすそ野のような傾斜した形状となっている。即ち、アノード側傾斜面３５ｓは、ＬＥＤ３１に対向する位置に形成され、そのＬＥＤ３１の近傍から遠ざかる方向へ立ち上がり、ＬＥＤ３１から放射された光をＬＥＤ３１の上面方向へ反射する機能を有している。このアノード側傾斜面３５ｓは、ドットマトリクスの列方向Ｙに至る所まで延設されている。アノード側傾斜面３５ｓの最上面に位置する尾根部分は、ＬＥＤ３１より高くなるように形成することが望ましい。このようなアノード側傾斜面３５ｓ及びカソード側傾斜面３７ｓは、素子搭載領域３２ａを囲むように形成されている。素子領域３２と図１（ｃ）の左右２つのアノード遮光領域３４ａとの間では、Ｎ型半導体層２３が分断され、分離溝３３がそれぞれ形成されている。

最表面には、図示しない表面保護のためのパシベーション膜が形成されている。最表面のパシベーション膜は、酸化シリコン、窒化シリコン等の無機系絶縁膜をスパッタリング法やＣＶＤ法等で成膜する方法、あるいはスピンコート法やスプレーコート法でコーティングした後に熱処理を行って焼結する方法等がある。又、可視光に対する透過率が８０％以上であり、厚みは１００ｎｍ〜１０００ｎｍの範囲であり、屈折率は１．９〜２．１であることが望ましい。

（ＬＥＤの形成方法）
図７−１（ａ）〜（ｃ）は、ＬＥＤ３１の形成方法を説明するための概略の断面図である。

図７−１（ａ）〜（ｃ）の内、図７−１（ａ）は、図１のＬＥＤ３１を半導体薄膜層で形成する場合の半導体エピタキシャルウェハの概略の構成例を示す断面図である。図７−１（ｂ）は、図７−１（ａ）に示されたＬＥＤ３１を形成する半導体薄膜層がエピタキシャル成長用基板から剥離されるエッチング工程の途中の概略の構成例を示す断面図である。更に、図７−１（ｃ）は、図７−１（ｂ）のエッチング工程の終了時の概略の構成例を示す断面図である。

図７−１（ａ）〜（ｃ）に示された構成において、エピタキシャル半導体層を成長させるための基板４０上には、バッファ層４１と、剥離層４２と、図１の素子領域３２を構成する半導体薄膜層３２Ａとが積層されている。剥離層４２は、半導体薄膜層３２Ａを基板４０から剥離するための層である。半導体薄膜層３２Ａは、剥離層４２と接している図１のＮ型半導体層２３と、発光層を含む半導体層３１ａと、最上層の半導体層３１ｂとの積層構造をしている。半導体層３１ａと半導体層３１ｂとを合わせた半導体薄膜層が、図１のＬＥＤ３１となる。以下、ＬＥＤ３１の形成方法である（１）剥離工程、（２）接合工程、及び、（３）間引き工程について説明する。

（１） 剥離工程
図７−１（ａ）の剥離層４２は、エッチング液等によるエッチング作用に対して、半導体薄膜層３２Ａや基板４０に対して、エッチング速度が早い層であり、逆に半導体薄膜層３２Ａ内の半導体層２３は、剥離層４２を剥離させるためのエッチング液等によるエッチング作用に対してエッチング速度が遅く、剥離層４２のエッチングプロセスでエッチングされない層である。

図１の半導体薄膜層３２Ａの製造方法としては、例えば、図７−１（ａ）の半導体エピタキシャルウェハが、図７−１（ｂ）に示すように、剥離層４２がエッチング液等のエッチング作用により選択的にエッチングされ、図７−１４（ｃ）に示すように、剥離層４２よりも上の半導体薄膜層３２Ａが基板４０から剥離される。

（２） 接合工程
剥離された半導体薄膜層３２Ａは、図１の基板２１上に分子間力によって接合される。この接合工程では、半導体薄膜層３２Ａの接合面を適宜活性化処理した後に、基板２１上の所定の位置に密着させ加圧する。接合工程後は、必要に応じて、接合力を向上させるために加熱処理を実施しても良い。又、基板２１上の接合される領域には、その表面を平滑化するための図１の平滑化層２２を予め施しても良い。あるいは、半導体薄膜層３２Ａは、接着性を有する材料を用いた接着層を介して基板２１上に接合しても良い。

半導体薄膜層３２Ａを基板４０から剥離して、図１の基板２１に接合する際は、転写用基板ないし図７−１（ｃ）の破線で示す保持体４３により、半導体薄膜層３２Ａを保持しても良い。この場合、半導体薄膜層３２Ａを保持する転写用基板ないし保持体４３において上側の面を基板２１に接合しても良く、あるいは、半導体薄膜層３２Ａの下側の面を基板２１に接合しても良い。後者の場合、ボンディング後に転写用基板ないし保持体４３を除去する。

（３） 間引き工程
基板２１上にＬＥＤ３１が複数個形成される場合の剥離及び接合は、個々のＬＥＤ３１毎に行っても良く、あるいは、基板２１上の全てのＬＥＤ３１の一部をなす複数個のＬＥＤ３１毎に行っても良い。このようにすることで、基板２１上でのＬＥＤ相互間の間隔を、基板４０上でのＬＥＤ相互間の間隔と異ならせることができる。

（ＬＥＤの具体例）
図７−２は、図７−１のＬＥＤ３１の具体例を示す断面図である。

この図７−２に示される例は、黄緑色から赤色の光を発生するＬＥＤ３１を構成するものである。
図７−１のＮ型半導体層２３は、Ｎ型ＧａＡｓ接合層２３−１と、Ｎ型ＧａＡｓコンタクト層２３−２とで形成されている。図１のＬＥＤ３１は、Ｎ型ＧａＡｓコンタクト層２３−２と、Ａｌ_ｙＩｎ_１−ｙＰエッチングストップ層３１−１と、Ｎ型Ａｌ_ｙＩｎ_１−ｙＰクラッド層３１−２と、Ｇａ_ｙＩｎ１−_ｙＰ井戸層、及び（Ａｌ_ｘＧａ_１−_ｘ）_ｙＩｎ_１−_ｙＰ障壁層で形成された非ドープの多重量子井戸活性層３１−４と、Ｐ型Ａｌ_ｙＩｎ_１−ｙＰクラッド層３１−４と、Ｐ型ＧａＰコンタクト層３１−５とにより形成されている。

Ｎ型ＧａＡｓコンタクト層２３−２は、ＬＥＤ形成工程で上側（表面側）に位置する層３１−１〜３１−５がエッチング等で除去された場合に露出されて表面上にＮ側コンタクトが形成される。Ａｌ_ｙＩｎ_１−ｙＰエッチングストップ層３１−１は、ＬＥＤ形成工程で上側に位置する層がエッチング等で除去される場合にエッチングを停止又はエッチング速度を減少させる。多重量子井戸活性層３１−３は、Ｎ型Ａｌ_ｙＩｎ_１−ｙＰクラッド層３１−２及びＰ型Ａｌ_ｙＩｎ_１−_ｙＰクラッド層３１−４に挟まれて発光領域を構成する。

なお、Ａｌ組成比及びＩｎ組成比は、格子定数が整合するように０．５、実効的な組成比で０．４８〜０．５２の範囲内の値であることが望ましい。多重量子井戸活性層３１−３は、Ａｌ組成比及びＩｎ組成比を変化させることで、波長５８０ｎｍ〜６６０ｎｍの範囲で所望の発光波長を得ることができる。本実施例１では多重量子井戸構造としたが、単一量子井戸構造でも良い。

（実施例１の動作）
図２及び図４の画像表示モジュール１において、ＬＥＤドットマトリクスの駆動は、カソードドライバＩＣ６０−１，６０−２により、図４中のカソードチャネルＣｃｈを下から上方向へ走査するパッシブ型で行う。即ち、ある時刻において発光するＬＥＤ３１は、あるカソードチャネルＣｃｈにおけるカソード配線３７上のＬＥＤ３１のみである。そのため、アノードドライバＩＣ５０における図４中の各アノードチャネルＡｃｈから注入された電流は、各アノード配線３５を介して各ＬＥＤ３１へ供給される。その後、あるカソード配線３７、及びカソードドライバＩＣ６０−１，６０−２におけるあるカソードチャネルＣｃｈを経てカソードドライバＩＣ６０−１，６０−２へ引き込まれる。

更に、図１及び図４〜図６を参照しつつ、画像表示モジュール１の詳細な動作を説明する。
表示すべき情報が図示しない制御装置に入力されると、この制御装置が、その表示すべき情報に応じて、シリアルな発光データＳＤＡを図５のアノードドライバＩＣ５０に供給する。

すると、発光素子アレイ３０の第１行目に含まれるＬＥＤ３１の各々について、シリアル発光データＳＤＡが、アノードドライバＩＣ５０内のシフトレジスタ５１に順次格納される。シフトレジスタ５１に格納されたシリアル発光データＳＤＡは、このシフトレジスタ５１によりパラレル発光データＰＤＡに変換された後、ラッチ回路５２に格納される。ラッチ回路５２の出力信号は駆動回路５３で増幅され、この駆動回路５３から定電流が出力され、アノード配線３５を経由して各ＬＥＤ３１のアノード端子に供給される。

この時、図示しない制御装置から出力されたクロックＣＬＫ及びフレーム信号ＦＳが、カソードドライバＩＣ６０−１，６０−２に入力されると、このカソードドライバＩＣ６０−１，６０−２内のセレクト回路６１により、発光素子アレイ３０の第１行目のカソード配線３７が選択される。そのため、発光素子アレイ３０の第１行目のアノード配線３５から第１行目に含まれるＬＥＤ３１に駆動電流が供給され、第１行目に含まれるＬＥＤ３１の各々がシリアル発光データＳＤＡに応じて発光動作し、光が放射される。

このような発光動作がカソード配線３７の数（即ち、発光素子アレイ３０の行数分）だけ複数回繰り返され、表示すべき情報を含む１画面分の画像の光が出射される。

以下、（Ａ）配線抵抗と、（Ｂ）傾斜配線の場合の配線幅ｓｗ２とについて説明する。

（Ａ） 配線抵抗
図４のアノード配線抵抗ｒａ及びカソード配線抵抗ｒｃによる最大電圧降下Ｖ_ＬＭＡＸに関して説明する。

カソード配線抵抗ｒｃによる電圧降下が最大となるのは、全てのアノードチャネルＡｃｈから電流注入を行った時であり、各アノードチャネルＡｃｈにおける注入電流をＩ_ｄｏｔとし、注入電流Ｉ_ｄｏｔが全て等しいと仮定してカソード配線３７を流れる電流値を考える。

ｎ番目のカソード区間ＣＬｎにおけるカソード配線抵抗ｒｃを流れる電流値Ｉ_ＣＬｎは、
Ｉ_ＣＬｎ＝ｎ×Ｉ_ｄｏｔ ・・・（１）
となる。そのため、あるカソード区間ＣＬｎにおける電圧降下Ｖ_ｎは、
Ｖ_ｎ＝ｎ×ｒｃ×Ｉ_ｄｏｔ ・・・（２）
となり、ｎに対して単調増加する。従って、カソード配線３７全体の最大電圧降下Ｖ_{ＣＬＭＡＸ}は、

となる。

パッシブ型であるため、アノード配線３５を流れる電流値は常にＩ_ｄｏｔである。従って、アノード配線抵抗ｒａにより電圧降下が最大となるのは、アノード区間ＡＬｍ番目のＬＥＤ３１に電流注入された場合である。この時のアノード配線３５全体の最大電圧降下Ｖ_{ＡＬＭＡＸ}は、
Ｖ_{ＡＬＭＡＸ} ＝ｒａ×Ｉ_ｄｏｔ×ｍ ・・・（４）
で表される。そのため、配線抵抗ｒａ，ｒｃによる最大電圧降下Ｖ_{ＡＬＭＡＸ}は式（３）及び式（４）から、

となる。

次に、配線抵抗ｒａ，ｒｃにおける最小電圧降下Ｖ_Ｌｍｉｎに関して考える。
図４の等価回路において、最小電圧降下Ｖ_Ｌｍｉｎを与えるのは、アノードドライバＩＣ５０及びカソードドライバＩＣ６０−１，６０−２からの距離がアノード配線３５及びカソード配線３７共に最も近いＬＥＤ（１，ｋ）のみに電流を注入した場合であり、
Ｖ_Ｌｍｉｎ＝（ｒａ＋ｒｃ）×Ｉ_ｄｏｔ ・・・（６）
となる。

設計の際、マトリクス内の配線抵抗ｒａ，ｒｃによる電圧降下を考慮して、定電流を与える駆動電圧範囲を設定する。駆動電圧の範囲は、アノードドライバＩＣ５０及びカソードドライバＩＣ６０−１，６０−２により限界があるため、最大電圧降下Ｖ_ＬＭＡＸが小さくなるように配線パラメータの設計を行うことが望ましい。

又、一般に配線抵抗ｒ［Ω］は、抵抗率ρ、配線長ｌ、配線幅ｗ及び配線厚みｔを用いて、

で示される。

（Ｂ） 傾斜配線の場合の配線幅ｗ２
本実施例１では、アノード配線３５やカソード配線３７に傾斜面３５ｓ，３７ｓが形成されている。例えば、平面に形成された場合の配線幅をｗ１とし、水平方向の配線幅ｗ１の領域に水平とのなす角θ分だけ傾斜した場合の配線幅ｗ２を考える。この時、ｗ２はｗ１とθを用いて、

で表すことができる。

（実施例１の効果）
本実施例１によれば、次の（ａ）〜（ｆ）のような効果がある。

（ａ） アノード配線３５及びカソード配線３７は傾斜面３５ｓ，３７ｓを有するので、この傾斜面３５ｓ，３７ｓに形成された配線抵抗に関して、次のような効果がある。式（８）において、傾斜角θが０＜θ＜π／２の範囲である場合、０＜ｃｏｓθ＜１となり、配線幅ｗ１，ｗ２の関係はｗ１＜ｗ２が成り立つ。そのため、水平方向の配線幅ｗ１の領域に水平に形成されたアノード配線抵抗ｒｃ１と水平とのなす角θ（傾斜角）分だけ、傾斜して形成されたカソード配線抵抗ｒｃ２との関係は、ｒｃ２＜ｒｃ１となる。例えば、傾斜角θ＝４５°の場合、カソード配線抵抗ｒｃ２＝０．７×ｒｃ１となる。本実施例１のカソード配線３７におけるカソード側傾斜面３７ｓのように、配線内に複数の傾斜箇所を含めることで、より大きな効果を得ることができる。

（ｂ） 本実施例１では、傾斜面３５ｓ，３７ｓに形成されたアノード配線３５及びカソード配線３７により、ＬＥＤ３１を含む素子搭載領域３２ａの４辺を囲む構造をとっている。そのため、従来問題となっていた他画素への光漏れを防止できる。更に、傾斜面３５ｓ，３７ｓに形成されたアノード配線３５及びカソード配線３７ｓで反射した光は、上面方向へ向かうため、ＬＥＤ３１で発光した光の取り出し効率を向上できる。

傾斜面３５ｓ，３７ｓに形成されたアノード配線３５及びカソード配線３７がある場合と、水平面のみにアノード配線３５及びカソード配線３５を形成した場合とのデバイスをそれぞれ試作し、垂直方向の光度を比較する実験を行ったところ、傾斜面３５ｓ，３７ｓに形成されたアノード配線３５及びカソード配線３７があるデバイスの垂直方向の光度が２．４倍程度向上するという結果が得られた。試作したデバイスは、６５μｍ角画素内に２０μｍ角の発光領域を形成したものである。

（ｃ） ＬＥＤ３１に対向する傾斜面３５ｓ，３７ｓの傾斜角は、効率よく反射が得られる角度になるように設計を行い、反射に寄与しない部分の傾斜角は、配線形成が可能な範囲で最大の角度となるように設計を行うと、デバイスとして最も効果が高い設計となる。

（ｄ） 本実施例１では、図１（ａ）の左側のアノード配線３５からＬＥＤ３１への配線、及びＬＥＤ３１上に形成されたＰ型半導体層とのコンタクト電極である接続配線３６を、ＬＥＤ３１に対して斜め下方向に形成することで、ＬＥＤ３１の側面からの発光を阻害する領域を最小限にすることができる。更に、傾斜面３５ｓ，３７ｓを有するアノード配線３５及びカソード配線３７からの上方への反射光の進路阻害も最小限にすることができる。

（ｅ） 図１（ｃ）の分離溝３３は、アノード側傾斜面３５ｓの始点をより深い位置から取るために形成した溝である。この分離溝３３は、ＬＥＤ３１の側面からの光をより効率的に反射させると共に、アノード側傾斜面３５ｓとＮ型半導体層２３との電気的な接触の危険性を排除する効果がある。

（ｆ） 図示しない最表面のパシベーション膜は、デバイス表面を保護する効果がある。ここで、ＬＥＤ３１の屈折率は３程度であり、パシベーション膜の屈折率が１．８〜２．１であり、空気の屈折率が１であるため、パシベーション膜を介して光取り出しを行うことで、界面での反射を低減させて光取り出し効率を向上する効果が期待される。

（実施例２の構成）
実施例１では、画素内の垂直方向と水平方向に傾斜部を形成し、その傾斜部上にアノード側傾斜面３５ｓとカソード側傾斜面３７ｓとをそれぞれ形成することで、平面状に形成する場合よりも配線抵抗を小さくし、ＬＥＤ３１の側面からの発光を効率よく上面へ反射する構成にしている。これに対して本実施例２では、カソード側傾斜面をＬＥＤ４辺側に形成している。

図８は、図３の発光素子アレイチップ２０における４×４マトリクス画素を示す部分的な平面図である。更に、図９（ａ）〜（ｃ）は、図８中の破線で囲まれた１画素を示す拡大図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）中のＩ１−Ｉ２線断面図、及び、同図（ｃ）は同図（ａ）中のＩ３−Ｉ４線断面図である。これらの図８及び図９において、実施例１を示す図６及び図１中の要素と共通の要素には共通の符号が付されている。

以下、本実施例２において、実施例１とは異なる構成について説明し、実施例１と同様の構成については説明を省略する。

図８では、図４の等価回路で示される本実施例２の一部を形成する１６個（４行４列）のＬＥＤ３１と電気的に接続される配線の平面図が示されている。実施例１では、アノード配線３５の幅が太く、ＬＥＤ３１の近傍まで形成されていたが、本実施例２では、アノード配線３５の幅を細くしている。マトリクスの単位画素は、図８中の破線で囲まれた領域であり、この平面の拡大図が図９（ａ）に示され、各方向の断面図が図９（ｂ）、（ｃ）に示されている。

図９（ｂ）には、図９（ａ）中のＩ１−Ｉ２線断面の構成が示されているが、この構成は実施例１の図１（ｂ）に示す構成と同様である。

図９（ｃ）には、図９（ａ）中のＩ３−Ｉ４線断面の構成が示されている。本実施例２では、基板２１上に平滑化層２２を介して、ＬＥＤ３１を含む素子領域３２が形成されているが、これらの構成は実施例１の図１（ｃ）と同様である。

本実施例２の図９（ｃ）が実施例１の図１（ｃ）と異なる部分は、図９（ｃ）中の丸線で示された両側の領域３４ｅ及びその外側の領域３４ｆである。領域３４ｅでは、有機絶縁膜２７上に、カソード配線３７における傾斜した垂直方向（列方向Ｙ）のカソード側傾斜面３７ｓｂが形成されている。カソード側傾斜面３７ｓｂは、有機絶縁膜２７で形成された傾斜部を完全に覆うように形成され、領域３４ｆと領域３４ｅの間の有機絶縁膜２７の平坦部分に接触するように形成されている。図９（ｃ）では、カソード側傾斜面３７ｓｂは有機絶縁膜２７の平坦部分に接触した場所、即ち層間絶縁膜２８による傾斜部の終端部までしか形成されていないが、領域３４ｅのカソード側傾斜面３７ｓｂに接触しない範囲であれば延設しても良い。

領域３４ｅの外側の領域３４ｆでは、有機絶縁膜２７上に層間絶縁膜２８が形成され、その上にアノード配線３５が形成されている。領域３４ｆは、層間絶縁膜２８により傾斜した面が形成され、ここにアノード配線３５のアノード側傾斜面３５ｓが形成されている。

最表面には、図示しないが、実施例１と同様に、表面保護のためのパシベーション膜が形成されている。

（実施例２の作用効果）
本実施例２によれば、実施例１とほぼ同様の効果があり、更に、次の（１）〜（３）のような効果がある。

（１） 垂直方向の傾斜部にカソード側傾斜面３７ｓｂを形成することで、傾斜部における高低差を小さくし、半導体プロセスの安定性を高めることができる。特に、薄膜半導体発光素子であるＬＥＤ３１の膜厚が大きな場合（例えば、ＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER）や、ＲＣＬＥＤ（Resonant-cavity Light-emitting Diode）等、共振器構造を持つ半導体薄膜を用いた場合）に効果が大きい。

（２） 本実施例２における領域３４ｆに形成されたアノード側傾斜面３５ｓは、ＬＥＤ３１からの光が層間絶縁膜２８を導波路として他の画素へ漏れるのを防止する役割を果たす。そのため、領域３４ｆにアノード側傾斜面３５ｓを形成することで、本実施例２を用いた表示装置のコントラストや表示品位を向上させる効果が得られる。

（３） 図９（ｃ）の領域３４ｅと素子領域３２との間に存在する分離溝３３は、カソード側傾斜面３７ｓｂの始点をより深い位置から取るために形成した溝である。この分離溝３３は、ＬＥＤ３１の側面からの光をより効率的に反射させる効果がある。

（実施例１、２の変形例）
実施例１、２は、次の（ａ）〜（ｅ）のように変形しても良い。

（ａ） 図１（ｂ）及び図９（ｂ）に示すカソード遮光領域３４ｃにおけるカソード配線３７箇所は山脈形状になっているが、図１（ｃ）に示すアノード遮光領域３４ａにおけるアノード配線３５箇所のように、片側斜面を有する形状に変更しても良い。これにより、実施例１、２とほぼ同様の作用効果を奏することができる。

（ｂ） ＬＥＤ３１を含む素子領域３２が接合される基板２１としては、Ｓｉ、ＧａＡｓ、ＧａＰ、ＩｎＰ、ＧａＮ、ＺｎＯ等の半導体基板、ＡｌＮ、Ａｌ_２０_３等のセラミック基板、ガラスエポキシ基板、Ｃｕ、Ａｌ等の金属基板、あるいはプラスチック基板等を使用できる。

（ｃ） 薄膜半導体発光素子としてのＬＥＤ３１は、ＡｌＩｎＧａＰ系の４元混晶半導体材料でエピタキシャル成長されたＬＥＤ構造を用いて説明したが、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＡｌＮ、ＧａＮ、ＩｎＮ、ＩｎＰ、ＧａＰ、ＡｌＰ等の

外１

や、その混晶半導体材料でエピタキシャル成長されたＬＥＤ薄膜素子を用いてもよい。更には、ＺｎＯ、ＺｎＳｅ、ＣｄＳの

外２

でエピタキシャル成長されたＬＥＤ薄膜素子、有機系材料で形成されたＬＥＤ又はＥＬ、無機系材料で形成されたＥＬを用いても良い。

（ｄ） Ｎ型半導体層２３の上部において、ＬＥＤ３１とカソード側傾斜面３７ｓとの間の分離溝３３部分の埋め込みを行う場合は、透過率９０％以上の樹脂等で埋め込むことが望ましい。光取り出し効率を高めるためには、層間絶縁膜２６の屈折率が１．９〜２．０であるので、埋め込み材料の屈折は、１．３〜１．９の範囲のものが望ましい。

（ｅ） 実施例１、２におけるＬＥＤ３１上に、光収束用のマイクロレンズ又はマイクロレンズアレイを形成することにより、指向性を高める構成にしても良い。

以上説明した実施例１、２における発光素子アレイチップ２０やこれを搭載した画像表示モジュール１は、例えば、小型プロジェクタ、携帯電話内蔵型プロジェクタ、パーソナルコンピュータ内蔵型プロジェクタ、ＨＵＤ、ヘッドマウントディスプレイ、ウェアラブルディスプレイ等の種々の直視型又は投射型の画像表示装置に適用可能である。以下、実施例３〜５において画像表示装置の構成例を説明する。

（実施例３の画像表示装置の構成）
図１０は、実施例１又は２の画像表示モジュール１を用いた本発明の実施例３における画像表示装置を示す概略の構成図である。

この画像表示装置８０は、例えば、投射型画像表示装置の１つであるＨＵＤであり、車両、航空機等において、速度計、燃料計等の各種計器の表示情報、ナビゲーション装置の地図情報、撮影装置が取得した画像情報等の各種の情報を表示するものであり、筐体８１を有している。筐体８１は、この上面に窓８１ａが生成されており、例えば、車両内のインストルメントパネルの裏側に組み込まれている。筐体８１内の下部には、実施例１又は２の画像表示モジュール１が配置されている。

画像表示モジュール１の出射光面側の上部には、その画像表示モジュール１から出射された画像の光を投射する光学系（例えば、反射用平面鏡８２及び拡大用凹面鏡８３）が配置されている。平面鏡８２は、画像表示モジュール１から出射された画像の光を所定方向（例えば、ほぼ水平方向）に反射するものであり、この平面鏡８２の反射方向に凹面鏡８３が配置されている。凹面鏡８３は、平面鏡８２からの反射光を拡大し、筐体８１の窓８１ａを通して上方のウィンドシールドガラス（Ｗ／Ｓ）８４へ結像するものである。

（実施例３の画像表示装置の動作）
画像表示装置８０としてのＨＵＤにおいて、表示すべき情報が図示しない制御装置に入力されると、この制御装置が、その表示すべき情報に応じて、シリアル発光データＳＤＡを、画像表示モジュール１中の図５のアノードドライバＩＣ５０に供給すると共に、クロックＣＬＫ及びフレーム信号ＦＳを、画像表示モジュール１中の図５のカソードドライバＩＣ６０−１，６０−２に供給する。すると、画像表示モジュール１中の発光素子アレイ３０が発光し、表示すべき情報を含む画像の光が出射される。

画像表示モジュール１の発光によって出射された光は、図１０中の平面鏡８２で反射されて凹面鏡８３によって拡大された後、ウィンドシールドガラス８４に照射される。すると、運転者８５の視線におけるウィンドシールドガラス８４の前方に、画像表示モジュール１が発光した画像の虚像８６が表示される。これにより、運転者８５は、視線を前方からそらすことなく、画像表示モジュール１が発光した画像に含まれる各種の情報を視認することができる。

（実施例３の効果）
本実施例３の画像表示装置８０によれば、実施例１又は２の画像表示モジュール１を使用しているので、コントラストや表示品位を向上できる。そのため、画像表示モジュール１の発光面から画像投射面までの光路長が長くなっても、画像表示モジュール１から出射される画像の光を効率良く投射できる。しかも、構造が簡単で、小型化が可能な画像表示装置８０であるＨＵＤを実現できる。

図１１は、実施例１又は２の画像表示モジュール１を用いた本発明の実施例４における画像表示装置を示す概略の構成図である。

この画像表示装置９０は、例えば、投射型画像表示装置の１つである小型のマイクロプロジェクタであり、実施例１又は実施例２の画像表示モジュール１を備え、この画像表示モジュール１から出射された光が、光学系（例えば、投影レンズ）９１により拡大されて前面のスクリーン９２上に表示される。そのため、実施例３とほぼ同様の効果が得られる。

図１２は、実施例１又は２の画像表示モジュール１を用いた本発明の実施例５における画像表示装置を示す概略の構成図である。

この画像表示装置１００は、直視型表示装置の１つであるウェアラブルディスプレイであり、実施例１又は実施例２の画像表示モジュール１がケース１０１に収容されている。ケース１０１は、眼鏡等に装着され、接眼光学系が取り付けられている。接眼光学系は、例えば、プリズム１０２を有し、このプリズム１０２の下端部に、シート状のホログラム光学素子１０３が装着されている。

この画像表示装置１００では、画像表示モジュール１から出射された光が、プリズム１０２の内部で全反射されながら下端部に設けられたホログラム光学素子１０３へと導かれる。ホログラム光学素子１０３は、光を干渉させ、使用者の目１０４に虚像を結ばせる。これにより、使用者は、画像表示モジュール１から出射された画像を観察することができ、実施例３とほぼ同様の効果が得られる。

１ 画像表示モジュール
１０ 実装基板
２０ 発光素子アレイチップ
３０ 発光素子アレイ
３１ ＬＥＤ
３２ａ 素子搭載領域
３２Ａ 半導体薄膜層
３５ アノード配線
３５ｓ 傾斜面
３７ カソード配線
３７ｓ 傾斜面
５０ アノードドライバＩＣ
６０−１，６０−２ カソードドライバＩＣ
８０，９０，１００ 画像表示装置

Claims (11)

1. 基板上に形成され、所定方向に並行に配置された複数のアノード配線と、
   前記基板上に形成され、前記所定方向に対して交差する方向に並行に配置された複数のカソード配線と、
   前記基板上に形成され、少なくとも２つの前記アノード配線と２つの前記カソード配線とによりそれぞれ囲まれて複数配置された素子搭載領域内にそれぞれ配置され、前記アノード配線及び前記カソード配線により駆動電流が供給されると発光して光を放射する薄膜半導体からなる複数の発光素子と、
   前記アノード配線における前記発光素子に対向する位置に形成され、前記発光素子の近傍から遠ざかる方向へ立ち上がり、前記発光素子から放射された前記光を前記発光素子の上面方向へ反射するアノード側傾斜面と、
   前記カソード配線における前記発光素子に対向する位置に形成され、前記発光素子の近傍から遠ざかる方向へ立ち上がり、前記発光素子から放射された前記光を前記発光素子の上面方向へ反射するカソード側傾斜面と、
   を有することを特徴とする発光素子アレイ。
2. 前記アノード側傾斜面及び前記カソード側傾斜面の下には、
   前記基板上に形成された半導体及び／又は絶縁膜が介在していることを特徴とする請求項１記載の発光素子アレイ。
3. 前記アノード側傾斜面及び前記カソード側傾斜面は、前記素子搭載領域を囲むように形成されていることを特徴とする請求項１又は２記載の発光素子アレイ。
4. 前記アノード側傾斜面及び前記カソード側傾斜面の底部は、前記発光素子の発光層より深い位置に配置されていることを特徴とする請求項１〜３のいずれか１項に記載の発光素子アレイ。
5. 前記アノード側傾斜面及び前記カソード側傾斜面の底部を更に深い位置から取るために形成された分離溝を有することを特徴とする請求項４記載の発光素子アレイ。
6. 前記アノード配線と前記発光素子の電極とを接続する接続配線は、前記アノード側傾斜面と前記発光素子の側面との間を遮らないように配置されていることを特徴とする請求項１〜５のいずれか１項に記載の発光素子アレイ。
7. 前記アノード側傾斜面は、前記アノード配線の少なくとも一部分に形成され、
   前記カソード側傾斜面は、前記カソード配線の少なくとも一部分に形成されていることを特徴とする請求項１〜６のいずれか１項に記載の発光素子アレイ。
8. 前記アノード側傾斜面は、前記アノード配線の少なくとも一部分に形成され、
   前記カソード側傾斜面は、前記カソード配線の少なくとも一部分に形成され、且つ、前記アノード側傾斜面の下段の傾斜する箇所に形成されていることを特徴とする請求項１〜６のいずれか１項に記載の発光素子アレイ。
9. 実装基板に搭載された請求項１〜８のいずれか１項に記載の発光素子アレイと、
   前記実装基板に搭載され、前記各発光素子を選択的に駆動する駆動回路と、
   前記発光素子アレイから出射された光を所定箇所へ投影して表示させる光学系と、
   を備えたことを特徴とする画像表示装置。
10. 前記所定箇所は、スクリーン、あるいは、ハーフミラーであることを特徴とする請求項９記載の画像表示装置。
11. 前記所定箇所は、ホログラム光学素子であることを特徴とする請求項９記載の画像表示装置。

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