JP2011108852A - 半導体受光素子、半導体受光装置および半導体受光素子の製造方法 - Google Patents
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Abstract
【解決手段】 本発明の半導体受光素子10は、基板11上に、光信号を電気信号に変換するフォトダイオード層12と、半導体抵抗層13とが、前記順序で積層され、前記フォトダイオード層12と前記半導体抵抗層13とが、電気的に接続されていることを特徴とする。
【選択図】 図1B
Description
検出態様1:DCバイアス+パッシブ・クエンチモード
検出態様2:DCバイアス+アクティブ・クエンチモード
検出態様3:ゲーテッド・ガイガーモード
検出態様4:前記検出態様1と前記検出態様2との組み合わせ、前記検出態様1と前記検出態様3との組み合わせ、および前記検出態様2と前記検出態様3との組み合わせ
このため、前記検出態様1および2は、前述のように、(A)利得を得るためのバイアス状態を保持する機能と、(B)光検出の際に半導体受光素子内部に発生した大量のキャリアを除去して、前述のバイアス状態に戻す機能とを有する。前記バイアス状態に戻す機能をクエンチ機能という。このクエンチ機能により、APDにおける増倍を停止させて、前述のバイアス状態に戻す。このようにして、つぎの光子検出に備える。
一方、前記検出態様3は、ブレークダウン近傍のバイアス状態にあるAPDに対して、ブレークダウン電圧を越えるようなゲートパルスを加算して光検出を行う。パルス印加時にのみ利得が生じるため、パルスがオフになるとともに利得がほぼなくなり、半導体受光素子内のキャリアが除去される。このようにして、つぎの光子検出に備える。したがって、この検出態様3では、クエンチ回路が必ずしも必要ではない。
前記アクティブ・クエンチ回路は、動作条件の微調整や高速化が可能であるが、回路が複雑になる。また、高速な制御をする場合には高度な回路技術が要求される。
一方、前記パッシブ・クエンチ回路は、複雑な調整機能はないが、回路が単純である。前記パッシブ・クエンチ回路としては、例えば、半導体受光素子に対して直列に抵抗RLを実装したものがあげられる。このパッシブ・クエンチ回路は、構造が単純で、かつ有効なクエンチ機能を有する。
基板上に、光信号を電気信号に変換するフォトダイオード層と、半導体抵抗層とが、前記順序で積層され、
前記フォトダイオード層と前記半導体抵抗層とが、電気的に接続されていることを特徴とする。
パッケージ化された前記本発明の半導体受光素子と、前記半導体受光素子にバイアス電圧を印加するバイアス電源とを備えることを特徴とする。
パッケージ化された前記本発明の半導体受光素子と、前記半導体受光素子にバイアス電圧を印加するバイアス電源およびゲートパルスを加算するゲートパルス発生装置を含むゲーテッド・ガイガーモード回路とを備え、
前記半導体受光素子の半導体抵抗層によるパッシブ・クエンチ時間が、前記ゲートパルスの印加ゲート時間より短く設定されていることを特徴とする。
基板上に、光信号を電気信号に変換するフォトダイオード層を積層するフォトダイオード層積層工程と、
前記フォトダイオード層上に、半導体抵抗層を積層する半導体抵抗層積層工程とを含むことを特徴とする。
図1Aおよび図1Bに、本実施形態の半導体受光素子の一例の構成を示す。図1Aは、本実施形態の半導体受光素子の平面図である。図1Bは、図1AのI−I方向に見た断面図である。前記両図において、同一部分には同一符号を付している。図1Aおよび図1Bに示すとおり、この半導体受光素子10は、n型半導体基板11上に、メサ構造19aを有する円形のアバランシェ・フォトダイオード(APD)層12と、メサ構造19aを有する円形の半導体抵抗層13とが、前記順序で積層されている。前記メサ構造19aは、前記n型半導体基板11の厚み方向の途中まで形成されている。前記APD層12と前記半導体抵抗層13とは、電気的に接続されている。前記半導体抵抗層13の前記APD層12側の面とは反対側の面には、p+型コンタクト層14が形成されている。前記n型半導体基板11の前記APD層12側の面とは反対側の面には、反射防止膜18が形成されている。前記n型半導体基板11の前記反射防止膜18側の面とは反対側の面、前記APD層12、前記半導体抵抗層13、前記p+型コンタクト層14の表面には、パッシベーション膜15が設けられている。前記p+型コンタクト層14上部には、前記パッシベーション膜15が設けられていない部分が形成されている。この部分には、p型電極16が形成されている。前記p型電極16は、前記p+型コンタクト層14を介して、前記半導体抵抗層13に電気的に接続されている。前記n型半導体基板11の上部には、前記パッシベーション膜15が設けられていない部分が形成されている。この部分には、n型電極17が形成されている。
なお、本実施形態の半導体受光素子において、前記APD層および前記半導体抵抗層は、円形であるが、本発明は、この例に限定されない。前記両層は、例えば、楕円形等であってもよい。なお、前記円形および楕円形には、例えば、極めて円形や楕円形に近い多角形を含むものとする。
なお、前記「最大径」とは、層の外周上の任意の一点と、それ以外の一点とを結ぶ直線の径のうち、最も長くなる直線の径をいう。例えば、図1Cに示すように、層の外周上の点A1と点A2とを結ぶ直線の径が、「最大径」である。一方、点B1と点B2とを結ぶ直線の径は、「最大径」ではない。層の外周が円形である場合には、前記「最大径」は、直径であり、層の外周が楕円形である場合には、前記「最大径」は、長径である。
また、本実施形態の半導体受光素子では、前記二段目のメサ構造が形成された層(第3のp+型バッファ層)は、円形であるが、本発明は、この例に限定されない。前記層は、例えば、楕円形等であってもよい。なお、前記円形および楕円形には、例えば、極めて円形や楕円形に近い多角形を含むものとする。
本実施形態の半導体受光素子において、フォトダイオード層は、アバランシェ・フォトダイオード層である。本発明は、この例に限定されないが、アバランシェ・フォトダイオード層であれば、例えば、単一光子(シングルフォトン)のような非常に弱い光であっても増幅により検知可能である。
前記半導体抵抗層13の各層の層厚は、特に制限されない。前記p−型バッファ層132の層厚は、例えば、0.1〜1μmの範囲であり、好ましくは0.2〜0.6μmの範囲であり、より好ましくは0.2〜0.4μmの範囲である。
なお、本実施形態の半導体受光素子において、抵抗成分として機能する層は、p−型バッファ層であるが、本発明は、この例に限定されない。前記抵抗成分として機能する層は、例えば、i型バッファ層であってもよい。
なお、本実施形態の半導体受光素子では、前記二段目のメサ構造が、前記第3のp+型バッファ層の下端面まで形成されているが、本発明は、この例に限定されない。前記二段目のメサ構造は、少なくとも前記第3のp+型バッファ層の下端面まで形成されていればよく、例えば、前記第2のp+型バッファ層の途中まで形成されていてもよい。
d=λ/4n (I)
(1)メサ構造19aの直径:30μm
(2)二段目のメサ構造19bの直径:10μm(張り出し量:10μm×2)
(3)第2のp+型バッファ層131:InP層(不純物濃度:2×1018cm−3、厚み:0.2μm)
(4)p−型バッファ層132:InP層(アンドープ(不純物濃度:3×1015cm−3)、厚み:0.2μm)
(5)第3のp+型バッファ層133:InAlAs層(不純物濃度:2×1018cm−3、厚み:0.2μm)
なお、前記p−型バッファ層132の層厚を、0.5μm、1.0μmとする場合には、前記半導体抵抗層13の抵抗値は、例えば、それぞれ、890Ω、1780Ωと見込まれる。このように、受光領域を直径30μmの大きさで確保しつつ、p−型バッファ層の層厚を適宜設定することにより、例えば、半導体抵抗層の抵抗値を、前述のように1kΩ以上とすることができる。
例えば、一光子を検出(受光)する際の出力電流(光電流)は、50Ω負荷時、100mV程度のピーク電圧を得る場合、2mA程度の最大値とすることができる。瞬時の出力電流が2mA程度流れた場合には、1kΩの抵抗値を有する前述の半導体抵抗層を用いると、瞬時のバイアス電圧が2V程度降下する。この降下により、増倍が停止する。
図3に、本実施形態の半導体受光素子の一例の構成を示す。図3Aは、本実施形態の半導体受光素子の平面図である。図3Bは、図3AのII−II方向に見た断面図である。前記両図において、図1と同一部分には同一符号を付している。図3Aおよび図3Bに示すとおり、この半導体受光素子30は、n型半導体基板11上に、メサ構造39aを有する卵型のアバランシェ・フォトダイオード(APD)層32と、メサ構造39aを有する卵型の半導体抵抗層33とが、前記順序で積層されている。前記卵型とは、例えば、2つの異なる直径を有する円が外接線で接続された外周を有することを示す。前記メサ構造39aは、前記n型半導体基板11の厚み方向の途中まで形成されている。前記APD層32と前記半導体抵抗層33とは、電気的に接続されている。前記半導体抵抗層33の前記APD層32側の面とは反対側の面には、p+型コンタクト層34が形成されている。前記n型半導体基板11の前記APD層12側の面とは反対側の面には、反射膜38が形成されている。前記n型半導体基板11の前記反射膜38側の面とは反対側の面、前記APD層32、前記半導体抵抗層33、前記p+型コンタクト層34の表面には、パッシベーション膜35が設けられている。
なお、本実施形態の半導体受光素子において、前記APD層および前記半導体抵抗層は、卵型であるが、本発明は、この例に限定されない。前記両層は、例えば、楕円形、鍵穴型、雪だるま状の形態等であってもよい。前記雪だるま状の形態とは、例えば、異なる直径の2つの円同士、もしくは異なる大きさの2つの多角形同士が一部重なった状態で隣接している形態をいう。
なお、本実施形態の半導体受光素子では、前記二段目のメサ構造が形成された層(第3のp+型バッファ層)は、鍵穴型であるが、本発明は、この例に限定されない。前記層は、例えば、卵型、楕円形等であってもよい。
なお、本実施形態の半導体受光素子では、前記p型電極は、鍵穴型であるが、本発明は、この例に限定されない。前記p型電極は、例えば、卵型、楕円形等であってもよい。
(1)前述の第1のメサ構造形成工程において、p+型コンタクト層34および第3のp+型バッファ層333を、前述の鍵穴型となるようにエッチングする。同時に受光部31となる部分を円形状にエッチングする。
(2)前述の第2のメサ構造形成工程において、n型半導体基板11の途中まで、前述の卵型となるようにエッチングする。
(3)前述の電極形成工程において、p+型コンタクト層34上のパッシベーション膜35にリング状の開口部を形成する。この開口部に、前述の金属を形成して、前述の鍵穴型のp型電極36を形成する。
(4)前述の反射防止膜形成工程に代えて、反射膜形成工程を行う。前記反射膜形成工程は、前述の形成材料を用いて、従来公知の方法により行うことができる。
なお、例えば、前記APD層の各層および前記半導体抵抗層の各層を、以下のようにすることで、前述の第1のメサ構造形成工程において、前述の選択エッチングに対応させることができる。
(1)第1のn+型バッファ層321 形成材料:InP、厚み:0.2μm
(2)第2のn+型バッファ層322 形成材料:InP、厚み:0.2μm
(3)n−型光吸収層323 形成材料:InGaAs、厚み:1.0μm
(4)n+型電界緩和層324 形成材料:InP、厚み:0.2μm
(5)n−型増倍層325 形成材料:InP、厚み:0.2μm
(6)第1のp+型バッファ層326 形成材料:InP、厚み:0.2μm
(7)第2のp+型バッファ層331 形成材料:InP、厚み:0.2μm
(8)p−型バッファ層332 形成材料:InP、厚み:0.5μm
(9)第3のp+型バッファ層333 形成材料:InAlAs、厚み:0.2μm
(10)p+型コンタクト層34 形成材料:InGaAs、厚み:0.1μm
図4Aに、本実施形態の半導体受光素子の一例の構成を示す。同図において、図1と同一部分には同一符号を付している。図4Aに示すとおり、この半導体受光素子400は、CANパッケージ化された半導体受光素子である。前記「パッケージ化」とは、例えば、前記半導体受光素子が、気密を確保できるパッケージ内に、溶接などにより封止されていることを意味する。この半導体受光素子400は、前述の半導体受光素子10と、チップキャリア41と、ステム42と、キャップ43とを備える。前記ステム42は、ステム足42aおよび42bと、ステム本体42cとを備える。前記チップキャリア41は、絶縁体で形成され、表面に金属配線が形成されている。前記半導体受光素子10は、前記チップキャリア41上に、バンプを介して実装されている。前記チップキャリア41に実装された半導体受光素子10は、前記ステム本体42cに搭載されている。前記チップキャリア41のp型電極端子41aは、前記ステム足42aの端部に設けられたP端子42dに、金ワイヤボンド44aにより配線されている。前記チップキャリア41のn型電極端子41bは、ステム足42bの端部に設けられたN端子42eに、金ワイヤボンド44bにより配線されている。このようにすることで、前記半導体受光素子10のp型電極およびn型電極(ともに、図示せず)は、前記チップキャリア41の金属配線を介して、前記ステム足42aおよび42bに電気的に接続されている。前記キャップ43は、前記ステム本体42cに溶接されている。このようにすることで、前記半導体受光素子10は、CANパッケージ化されている。
なお、本実施形態の半導体受光素子では、半導体受光素子として、実施形態1の半導体受光素子を用いているが、本発明は、この例に限定されない。前記半導体素子は、本発明の半導体受光素子であればよく、例えば、実施形態2の半導体受光素子であってもよい。
なお、本実施形態の半導体受光素子では、CANパッケージ化されているが、本発明は、この例に限定されない。パッケージとしては、前記CANパッケージのほか、例えば、バタフライ・パッケージ等があげられる。
図5に、本実施形態の半導体受光装置の一例の構成を示す。同図において、図4Aと同一部分には同一符号を付している。この半導体受光装置は、パッシブ・クエンチ型の半導体受光装置である。図5に示すとおり、この半導体受光装置50は、前述の半導体受光素子400と、DC電源51と、電源電圧安定化コンデンサ52と、増幅器53とを備える。前記半導体受光素子400のバイアス入力側端子には、前記DC電源51が電気的に接続されている。前記半導体受光素子400の信号出力側端子には、前記増幅器53が電気的に接続されている。前記半導体受光素子400のバイアス入力側端子とGND端子との間には、前記電源電圧安定化コンデンサ52が実装されている。これにより、前記バイアス入力側端子と前記GND端子とが、直接接続されている。符号54は、信号電流の波形を示す。前記DC電源51および前記増幅器53は、特に制限されず、従来公知のものを使用可能である。
また、本実施形態の半導体受光装置は、パッシブ・クエンチ回路の配置、設計、製作にかかる費用を低減することができる。この結果、低コストに半導体受光装置を製造可能である。
また、本実施形態の半導体受光装置は、パッケージ外部に、パッシブ・クエンチ用抵抗を設ける必要がないため、小サイズ化も可能である。
このような構成の半導体受光装置では、前記APD101と前記パッシブ・クエンチ用抵抗103との間には、前述の電源安定化コンデンサを実装することが困難である。前記パッシブ・クエンチ用抵抗103によるクエンチ効果が、電源電圧安定化コンデンサにより相殺されてしまうためである。
したがって、このような構成の半導体受光装置では、前述の電源電圧安定化コンデンサは、前記パッシブ・クエンチ用抵抗より電源側にしか配置することができない。このため、パッケージ化されたAPDと電源電圧安定化コンデンサとの距離が遠くなってしまう。
例えば、一光子を検出(受光)する際の出力電流(光電流)は、50Ω負荷(抵抗RL)時に、100mV程度のピーク電圧を得る場合、2mA程度の最大値とすることができる。瞬時の出力電流が2mA程度流れた場合には、1kΩの抵抗値を有する前述の半導体抵抗層を用いると、2V程度の瞬時のバイアス電圧降下の効果が奏される。
図6に、本実施形態の半導体受光装置の一例の構成を示す。同図において、図4と同一部分には同一符号を付している。この半導体受光装置は、ゲーテッド・ガイガーモード動作の半導体受光装置である。図示のとおり、この半導体受光装置60は、前述の半導体受光素子400と、DC電源61と、パターンジェネレータ65と、インダクタンスとコンデンサとを含むバイアスT67と、増幅器63とを備える。前記DC電源61および前記パターンジェネレータ65は、前記半導体受光素子400に電気的に接続されている。前記DC電源61および前記パターンジェネレータ65と、前記半導体受光素子400との間には、前記バイアスT67が形成されている。前記増幅器63は、前記半導体受光素子400に電気的に接続されている。
fc=1/(2πRC) (II)
fc:遮断周波数(Hz)
R :半導体抵抗層の抵抗値(Ω)
C :半導体受光素子の容量(F)
図7に示すように、本実施形態の半導体受光装置では、例えば、半導体抵抗層の抵抗値を1kΩとした場合、790MHz程度の遮断周波数を有することとなる。したがって、ゲートパルスの周波数を、この遮断周波数程度までとすることができる。
また、本実施形態の半導体受光装置では、図7に示すように、半導体抵抗層の抵抗値が、100Ω〜10kΩである場合には、同様に前記式(II)により算出される遮蔽周波数より小さい周波数のゲートパルスを適用可能である。
このように、ゲートパルス印加の終了前にブレークダウンを停止することにより、半導体受光素子におけるAPD層の過度のブレークダウンを防止することができる。この結果、前述のとおり、ダークカウントを低減可能である。
図6に示すゲーテッド・ガイガーモード動作の半導体受光装置60を作製した。以下に、実施例1で用いた半導体受光装置60の構成について説明する。
まず、図1に示す半導体受光素子10を、前述の実施形態1で述べた半導体受光素子の製造方法により作製した。まず、MBE結晶成長装置を用いて、n型半導体基板11上に、APD層12となるエピタキシャル結晶層と半導体抵抗層13となるエピタキシャル結晶層とを積層した(エピタキシャル結晶層積層工程)。さらに、前記半導体抵抗層13上に、p+型コンタクト層14を積層した。下記表1に、この半導体受光素子10における各層の材料、不純物濃度、層厚を示す。下記表1中の符号は、図1における符号と対応している。なお、半導体抵抗層におけるアンドープInP層(i−InP層132)は、ドーピングを特に行っていないため、その不純物濃度は、背景不純物濃度、製造装置、製造条件等に依存するが、3×1015cm−3程度と見込まれる。
以下のようにして、図4Aに示すように、この半導体受光素子10をCANパッケージ化した。まず、絶縁体で形成され、表面に金属配線が形成されたチップキャリア41を準備した。このチップキャリア41上に、前記半導体受光素子10を、バンプ(材料:AuSn等)を介して実装した。つぎに、CANパッケージのステム42と、キャップ43とを準備した。前記チップキャリア41に実装された半導体受光素子10を、ステム本体42cに搭載した。この状態で、金ワイヤボンド44aおよび44bを介して、前記半導体受光素子10の両電極と、ステム足42aおよび42bとを電気的に接続した。前記キャップ43を、前記ステム本体42cに溶接して、前記半導体受光素子10を封止した。このようにして、図4Aに示すCANパッケージ化された半導体受光素子400を作製した。この半導体受光素子に、さらに、レンズ等でアライメントして、光ファイバを溶接により接続した。
前述のCANパッケージ化された半導体受光素子400を、ゲートモード回路に電気的に接続した。このようにして、本実施例のゲーテッド・ガイガーモード動作の半導体受光装置60を作製した。
前記パッケージ化された半導体受光素子400を、−40℃程度に冷却した。このようにすることで、半導体受光素子の暗電流レベル(背景雑音レベル)を低減することができる。DCバイアス電源61の電圧を、ブレークダウン電圧Vb−3.0Vに設定した。ゲートパルス65(振幅:5.0V、印加ゲート時間:5.0n秒、繰り返し周波数:100MHz(パルス間隔:10n秒)を印加した。この状態で、1パルスあたり光子密度が、1.0光子となるように設定した光パルス信号を、前記ゲートパルス65に同期させて照射した。このようにして、本実施例の半導体受光装置に光信号を検出させた。
本実施例の半導体受光装置では、前記半導体受光素子の容量(C)52fFと見込まれる。このため、パッシブ・クエンチ時間は、前記式(II)より、0.33n秒(遮断周波数fc:3GHz)と算出される。したがって、パッシブ・クエンチ時間が前記印加ゲート時間(5.0n秒)より短い。この結果、例えば、ゲート印加開始から、2.0n秒後にブレークダウンして1n秒程度で振幅が上昇したとすると、2.0n秒残した状態で、ブレークダウンを停止することができる。
また、光信号を検出した際、ゲートにあわせて光子検出がある一定の確率で発生する。バイアス電圧を再調整することにより、この確率を10%程度に設定することができる。このようにすれば、ゲート印加開始直後からゲート印加終了0.5n秒前までの、十分大きく成長した増倍信号に対してブレークダウンを停止できる。
11 n型半導体基板(基板)
12、32 アバランシェ・フォトダイオード(APD)層(フォトダイオード層)
13、33 半導体抵抗層
14、34 p+型コンタクト層(p型コンタクト層)
15、35 パッシベーション膜
16、36 p型電極
17 n型電極
18 反射防止膜
19a、19b、39a、39b、39c メサ構造
20、40、45 信号光
31 受光部
38 反射膜
41 チップキャリア
41a チップキャリアのp型電極端子
41b チップキャリアのn型電極端子
42 ステム
42a、42b ステム足
42c ステム本体
42d P端子
42e N端子
43 キャップ
44a、44b 金ワイヤボンド
50 パッシブ・クエンチ型の半導体受光装置
51、61 DC電源
52 電源電圧安定化コンデンサ
53、63 増幅器
54、64 光子検出信号
60 ゲーテッド・ガイガーモード動作の半導体受光装置
65 パターンジェネレータ
66 ゲートパルス
67 バイアスT
81、82 応答波形
92 アバランシェ・フォトダイオード(APD)
93、103 パッシブ・クエンチ用抵抗
99 バイアス
100 関連技術のパッシブ・クエンチ型の半導体受光装置
101 アバランシェ・フォトダイオード(APD)
104 信号電流の波形
121、321 第1のn+型バッファ層
122、322 第2のn+型バッファ層
123 i型増倍層
124 p+型電界緩和層
125 p−型光吸収層
126、326 第1のp+型バッファ層
131、331 第2のp+型バッファ層
132、332 p−型バッファ層
133、333 第3のp+型バッファ層
323 n−型光吸収層
324 n+型電界緩和層
325 n−型増倍層
A1、A2、B1、B2 外周上の点
C1、C2、C3、C4 キャパシタンス
L1、L2、L3、L4 インダクタンス
Claims (17)
- 基板上に、光信号を電気信号に変換するフォトダイオード層と、半導体抵抗層とが、前記順序で積層され、
前記フォトダイオード層と前記半導体抵抗層とが、電気的に接続されていることを特徴とする半導体受光素子。 - 前記フォトダイオード層が、アバランシェ・フォトダイオード層であることを特徴とする請求項1記載の半導体受光素子。
- 前記半導体抵抗層が、メサ構造を有し、
半導体受光素子を半導体層平面に垂直方向から見た場合に、前記半導体抵抗層の少なくとも一部の最大径が、前記フォトダイオード層の前記半導体抵抗層が積層されている面の最大径より小さく、かつ前記半導体抵抗層が、前記フォトダイオード層の前記半導体抵抗層が積層されている面内に存在することを特徴とする請求項1または2記載の半導体受光素子。 - 前記半導体抵抗層は、前記フォトダイオード層側から第1のp型半導体層とp−型半導体層と第2のp型半導体層とが、前記順序で積層された層、または前記フォトダイオード層側から第1のp型半導体層とi型半導体層と第2のp型半導体層とが、前記順序で積層された層であることを特徴とする請求項1から3のいずれか一項に記載の半導体受光素子。
- 前記半導体抵抗層が、二段メサ構造を有し、
前記半導体抵抗層における二段目のメサ構造が、
少なくとも前記第2のp型半導体層の前記p−型半導体層または前記i型半導体層側の面まで形成されていることを特徴とする請求項4記載の半導体受光素子。 - 前記二段目のメサ構造が形成された層の最大径が、8〜80μmの範囲であることを特徴とする請求項5記載の半導体受光素子。
- 前記p−型半導体層または前記i型半導体層の層厚が、0.1〜1μmの範囲であることを特徴とする請求項4から6のいずれか一項に記載の半導体受光素子。
- 前記第1のp型半導体層を形成する材料が、InPまたはInGaAsPであり、
前記第2のp型半導体層を形成する材料が、InAlAsまたはInAlGaAsであることを特徴とする請求項4から7のいずれか一項に記載の半導体受光素子。 - 前記p−型半導体層または前記i型半導体層を形成する材料が、InPまたはInGaAsPであることを特徴とする請求項4から8のいずれか一項に記載の半導体受光素子。
- さらに、p型電極と、n型電極と、p型コンタクト層とを備え、
前記p型電極が、前記p型コンタクト層を介して前記半導体抵抗層に電気的に接続され、
前記n型電極が、前記基板に電気的に接続されていることを特徴とする請求項1から9のいずれか一項に記載の半導体受光素子。 - パッケージ化されていることを特徴とする請求項1から10のいずれか一項に記載の半導体受光素子。
- 請求項11記載の半導体受光素子と、前記半導体受光素子にバイアス電圧を印加するバイアス電源とを備えることを特徴とするパッシブ・クエンチ型の半導体受光装置。
- さらに、前記半導体受光素子のバイアス入力側端子に電気的に接続されている電源電圧安定化コンデンサを備えることを特徴とする請求項12記載の半導体受光装置。
- 前記電源電圧安定化コンデンサの容量が、0.05〜20μFの範囲であることを特徴とする請求項13記載の半導体受光装置。
- 請求項11記載の半導体受光素子と、前記半導体受光素子にバイアス電圧を印加するバイアス電源およびゲートパルスを加算するゲートパルス発生装置を含むゲーテッド・ガイガーモード回路とを備え、
前記半導体受光素子の半導体抵抗層によるパッシブ・クエンチ時間が、前記ゲートパルスの印加ゲート時間より短く設定されていることを特徴とするゲーテッド・ガイガーモード動作の半導体受光装置。 - 基板上に、光信号を電気信号に変換するフォトダイオード層を積層するフォトダイオード層積層工程と、
前記フォトダイオード層上に、半導体抵抗層を積層する半導体抵抗層積層工程とを含むことを特徴とする半導体受光素子の製造方法。 - さらに、前記半導体抵抗層の少なくとも一部の最大径が、前記フォトダイオード層の前記半導体抵抗層が積層された面の最大径より小さくなるように、前記半導体抵抗層の一部を除去してメサ構造を形成するメサ構造形成工程を含むことを特徴とする請求項16記載の半導体受光素子の製造方法。
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