JP2011103737A - 力率改善型スイッチング電源装置 - Google Patents

Abstract

【課題】昇圧型コンバータの過電流保護に際して、インダクタ電流の急激な変化が生じないように過電流制限の基準値を最適なタイミングで変更するようにした力率改善型スイッチング電源装置を目的とする。
【解決手段】検出レベル選択回路３２は、選択信号Ｓ１によって第１および第２の閾値のいずれかを選択し、過電流検出回路３４に過電流検出レベルとして出力する。入力電圧監視回路３０は、交流入力電圧が第１の基準電圧を超えたときは第１あるいは第２の閾値のうちの大きな閾値が、第１の基準電圧以下の電圧である第２の基準電圧を超えないときは小さな閾値が、それぞれ検出レベル選択回路３２で選択されるように選択信号Ｓ１を決定し、交流入力電圧が零レベル近傍に到達するタイミングで検出レベル選択回路３２に選択信号Ｓ１を出力する。これにより、交流入力電圧が零レベル近傍になるタイミングで過電流検出回路３４における過電流検出レベルを変更できる。
【選択図】図１

Description

本発明は、全波整流された交流入力電圧に基づいて直流出力電圧を負荷に供給する力率改善型スイッチング電源装置に関し、特に交流入力電圧の大きさに応じて過電流制限値を大小２通りに変更可能とする力率改善型スイッチング電源装置に関する。

近年、電子機器には交流電圧を入力とするスイッチング電源装置が広く利用されている。こうしたスイッチング電源装置は、入力と出力を結ぶスイッチング素子をスイッチング動作させることにより、全波整流された交流入力電圧を所望の大きさの直流出力電圧に変換して負荷に供給するものであって、例えば後述する特許文献１に例示されるものが知られている。

図６は、従来の力率改善型スイッチング電源装置の一例を示す回路図である。ここでは、連続導通モードで動作する力率改善（ＰＦＣ：Power Factor Correction）型スイッチング電源回路を示しており、これはアクティブフィルタ方式の電源装置に適用されるものである。

図６に示す従来の力率改善型スイッチング電源装置は、商用電源２を全波整流する全波整流器４を有し、その出力は、インダクタＬ１の一端に接続される。このインダクタＬ１の他端とダイオードＤ１との接続点は、スイッチング素子６を構成する例えばＮチャネル型のＭＯＳトランジスタ（金属酸化物半導体電界効果トランジスタ）のドレイン端子に接続されている。インダクタＬ１の他端は、ダイオードＤ１およびコンデンサＣ１からなる整流平滑回路を介して負荷８に接続され、負荷８に対し直流出力電圧Ｖｏｕｔが出力される。

スイッチング素子６であるＭＯＳトランジスタは、ソース端子がＧＮＤ（大地）に接続されるとともに、ゲート端子が力率改善制御回路１０の出力端子ＤＯに接続されている。全波整流器４とインダクタＬ１との接続点には、抵抗Ｒ１，Ｒ２からなる直列抵抗回路の一端が接続され、その他端は接地されている。力率改善制御回路１０の乗算器入力端子ＶＤＥＴは全波整流器４から交流出力電圧の検出値を入力する端子であり、抵抗Ｒ１，Ｒ２の接続点がこの乗算器入力端子ＶＤＥＴに接続されている。また、全波整流器４は抵抗Ｒ３を介して接地されており、全波整流器４と抵抗Ｒ３との接続点が力率改善制御回路１０のインダクタ電流信号入力端子ＩＳに接続されている。さらに、負荷８には抵抗Ｒ４，Ｒ５の直列回路が並列接続されて、ここに負荷８と同じ直流出力電圧Ｖｏｕｔが印加されている。力率改善制御回路１０のフィードバック電圧入力端子ＦＢは直流出力電圧Ｖｏｕｔの検出値を入力する端子であり、ここでは、抵抗Ｒ４，Ｒ５の接続点がフィードバック電圧入力端子ＦＢと接続され、ここに直流出力電圧Ｖｏｕｔを抵抗分割した電圧信号が帰還される。

つぎに、上述した図６の従来の力率改善型スイッチング電源装置の動作について簡単に説明する。
図６の従来の力率改善型スイッチング電源装置は平均電流制御方式や平均電流モード制御などと呼ばれている制御方式を採用していて、力率改善制御回路１０は、直流出力電圧Ｖｏｕｔを安定化しながら交流の商用電源２側に流れる電流を交流入力電圧と同位相の正弦波状に制御するものである。力率改善制御回路１０のフィードバック電圧入力端子ＦＢは、直流出力電圧Ｖｏｕｔに対する電圧指令値を設定する基準電圧源１２とともに、トランスコンダクタンスアンプからなる電圧誤差増幅器１４の入力端子に接続されている。この電圧誤差増幅器１４では、直流出力電圧Ｖｏｕｔの検出値（この場合は分圧値）と基準電圧源１２の電圧指令値（例えば、２．５Ｖ）との差を増幅した電圧誤差増幅信号を生成する。電圧誤差増幅器１４の出力端子とＧＮＤとの間には、コンデンサＣ２および抵抗Ｒ６とコンデンサＣ３の直列回路が接続されている。この電圧誤差増幅信号は、乗算器１６の第１入力端子に供給されている。

乗算器１６の第２入力端子は、力率改善制御回路１０の乗算器入力端子ＶＤＥＴと接続され、ここから全波整流器４の交流出力電圧の検出値（この場合は分圧値）が入力されている。乗算器１６では、第１入力端子に供給される電圧誤差増幅信号と第２入力端子に供給される全波整流器４の交流出力電圧の検出値Ｖｄｅｔとを乗算して、電流誤差増幅器１８への電流指令値としている。

電流誤差増幅器１８には、インダクタ電流信号入力端子ＩＳからインダクタ電流Ｉ_Lを電流検出用の抵抗Ｒ３で電圧変換した電圧信号であるインダクタ電流信号と、電流指令値となる乗算器１６の出力信号Ｖｍｕｌが入力される。また、インダクタ電流信号入力端子ＩＳには、過電流保護（ＯＣＰ：Over Current Protection）回路２４が接続されている。発振回路（ＯＳＣ）２０では、スイッチング周期を決める周波数一定の鋸歯状、もしくは三角波のキャリア信号を生成してＰＷＭコンパレータ２２に入力している。このキャリア信号と電流誤差増幅信号が入力されるＰＷＭコンパレータ２２では、これらの信号の大小関係を比較してパルス幅変調（ＰＷＭ：Pulse Width Modulation）制御信号を生成し、これがアンド回路２６およびドライバ回路２８を介してスイッチング素子６のゲート端子に印加されている。

ここで、過電流保護回路２４は、インダクタ電流信号に基づいてスイッチング素子６のスイッチング周期毎に、インダクタ電流Ｉ_Lのピーク値を制限するものである。ここでは、所定の閾値を超えたインダクタ電流が流れたとき、アンド回路２６にＬ（Low）レベルの過電流制限信号を入力してアンド回路２６の出力を強制的にＬとなるようにしている。力率改善制御回路１０の出力端子ＤＯには、アンド回路２６からドライバ回路２８を介してスイッチング信号が出力される。こうして、スイッチング素子６のオンオフタイミングを制御することで、ダイオードＤ１を介してコンデンサＣ１に流れる電流値を制御することができる。なお、実際には、電流誤差増幅器１８の入出力端子間に帰還定数設定回路が接続されているが、図６では帰還定数設定回路の記載を省略している。

このような力率改善型スイッチング電源装置は、交流の商用電源２を入力とする場合には、その交流入力電圧の範囲は８０Ｖac〜２６５Ｖacと広く想定されている。そして、交流入力電圧が変化することが想定されたスイッチング電源装置であっても、その直流出力電力に制限を掛ける定電力制御を実現することは可能であるが、実際には回路規模が大きくなる。そのため、通常はピン数の少ない半導体集積回路により構成されたスイッチング電源装置には定電力制御を適用しない。すなわち、ピン数の少ない半導体集積回路により構成された力率改善制御回路１０は、定電力制御機能を有しないために、インダクタ電流に対し同じ閾値で過電流保護回路が動作しても、交流入力電圧の値によって直流出力電力が大きく変化してしまうという問題があった。

図７は、過電流保護動作によって制限される直流出力電力と交流入力電圧の関係を示す図である。横軸には交流入力電圧（Ｖａｃ）、縦軸には制限電力（Ｗ）を示している。
すなわち、交流入力電圧が高い場合には、インダクタ電流が大きくなって過電流制限を行っても、直流出力電力を適正な範囲で抑制することができなくなる。そこで、例えば特許文献１には、昇圧コンバータ形のアクティブフィルタを用いた整流装置であって、ＡＣ入力電流の過電流を制限する機能を備えた整流装置において、ＡＣ入力電圧の系統が１００Ｖ系であるか２００Ｖ系であるかを検出し、過電流の制限値を２００Ｖ系では１００Ｖ系の１／２に切り替えるようにした過電流制限回路が開示されている。これにより、入力電圧が１００Ｖ系から２００Ｖ系に切り替わった時にも、過電流制限がかかる時の出力電力をほぼ一定にすることができるとしている。

また、特許文献２にも、１００Ｖ系と２００Ｖ系とで過電流リミッタレベルが極端に異なるのを回避するために、インダクタ電流に対する比較基準電圧Ｖthを１００Ｖ系と２００Ｖ系とで変化させるような技術が開示されている。

特開平７−７９５３号公報（段落［００１２］−［００１８］、図１など参照） 特開２００３−２１９６３５号公報（段落［０００９］−［００２３］、図３，４など参照）

上述した特許文献１、２に開示された技術では、いずれも２つの制限値あるいは２つの比較基準値を切り替える場合の切り替えタイミングについては何らの言及もない。すなわち、制限値あるいは比較基準値の切り替えタイミングについては何ら制限のないものになっている。

しかしながら、力率改善型スイッチング電源装置に２つの閾値を有する過電流制限機能を付与するとき、力率改善を実現するために交流入力電圧（の絶対値）が高いときは入力電流も大きくなっていることから、以下のような問題が生じる。

すなわち、交流入力電圧が低いという前提で過電流検出の基準値を設定していて交流入力電圧を観察していたところ、入力電圧が高いと判断して基準値を切り替える場合が想定される。そこでは、２つの閾値のうちの大きな基準値から小さな基準値に切り替えることになる。

しかし、交流入力電圧が高いと判断した以上、検出される入力電流も大きくなっている。そして、そのような状態で過電流制限の基準値をいきなり下げれば、スイッチング電源装置のインダクタに流れている電流を強制的に遮断する動きとなる。スイッチング電源装置が電流連続モードで動作していると、交流入力電圧が高いと判断する時点ではインダクタ電流も必然的に大きな値となっているため、この電流を遮断させようとするとインダクタ電流の発振やそれによる音鳴りが発生してしまうという問題があった。

また、ローパスフィルタなどを使って交流入力電圧の平均値を求め、これにより過電流検出の基準値を切り替える場合は、切り替えタイミングが予測できない。したがって、過電流検出時におけるインダクタ電流の発振や音鳴りの条件は複雑なものになり、力率改善型スイッチング電源装置の安定運転に大きな支障がもたらされるという問題もあった。

本発明は、このような点に鑑みてなされたものであり、ダイオードブリッジにて全波整流された交流入力電圧に基づいて、インダクタとスイッチング素子と出力コンデンサとを有する昇圧型コンバータの過電流保護に際して、インダクタ電流の急激な変化が生じないように過電流制限の２つの基準値を最適なタイミングで変更するようにした力率改善型スイッチング電源装置を目的とする。

本発明では、上記問題を解決するために、インダクタとスイッチング素子と出力コンデンサとを有する昇圧型コンバータに対して全波整流された交流入力電圧の大きさに応じて過電流制限値を少なくとも大小２通りに変更可能とする力率改善型スイッチング電源装置が提供される。

この力率改善型スイッチング電源装置では、出力電圧の検出値と基準電圧の差を増幅した電圧誤差増幅信号、および前記全波整流された交流入力電圧の検出値を乗算する乗算器と、該乗算器の出力および前記インダクタに流れるインダクタ電流を検出したインダクタ電流信号に基づき前記スイッチング素子をオン・オフ制御する制御回路と、互いに異なる大きさの第１の閾値および第２の閾値のいずれかを設定することにより、前記インダクタ電流信号が前記第１の閾値あるいは前記第２の閾値を超えたことを検出して前記インダクタ電流を制限する過電流検出信号を生成する過電流保護回路と、前記全波整流された交流入力電圧の検出値の大きさを監視して前記交流入力電圧の半周期の間に前記全波整流された交流入力電圧の検出値が第１の基準電圧を超えたときは前記第１あるいは第２の閾値のうちの絶対値が小さな閾値が、前記第１の基準電圧以下の電圧である第２の基準電圧を超えないときは絶対値が大きな閾値が選択設定されるように選択信号を決定して前記過電流保護回路に入力するとともに、前記選択信号の変更を前記交流入力電圧が零レベル近傍に到達するタイミングで行う入力電圧監視回路と、を備えたことを特徴とする。

この力率改善型スイッチング電源装置によれば、簡単な構成で過電流保護回路におけるスレッシュレベルを切り替えて、出力電力の取れすぎを抑制できる。また、交流入力電圧の大きさに応じて過電流保護回路に設定されるスレッシュレベルを変更し、交流入力電圧が高いときに、確実に過電流保護動作時での過大な電力を抑制することができる。そして、交流入力電圧が零レベル近傍に到達するタイミングでスレッシュレベルを変更することにより、インダクタ電流の急激な変化およびこれに起因するインダクタ電流の発振や音鳴りを防ぐことができる。

本発明の実施の形態に係る力率改善制御回路の構成を示す回路図である。 図１の入力電圧監視回路の具体的な構成の一例を示す回路図である。 入力電圧監視回路の各部信号波形の一例を示す動作タイミング図である。 交流入力電圧の変化と過電流検出レベル（過電流保護の閾値レベル）を選択するための選択信号および過電流検出レベルの関係を示す図である。 本発明の過電流保護回路によって制限される直流出力電力と交流入力電圧の関係を示す図である。 従来の力率改善型スイッチング電源装置の一例を示す回路図である。 過電流保護動作によって制限される直流出力電力と交流入力電圧の関係を示す図である。

以下、図面を参照してこの発明の実施の形態について説明する。図１は、本発明の実施の形態に係る力率改善制御回路の構成を示す回路図である。
本発明の実施の形態である連続モードで動作する力率改善型スイッチング電源装置は、力率改善制御回路１０を力率改善制御回路１０ｓに置き換えた以外は、平均電流制御方式や平均電流モード制御などと呼ばれている制御方式を採用している図６に示す従来の力率改善型スイッチング電源装置と同じ構成である。

図１に示す力率改善制御回路１０ｓは、力率改善制御回路１０と同様に直流出力電圧Ｖｏｕｔを安定化しながら、交流の商用電源２側に流れる電流を交流入力電圧と同位相の正弦波状に制御するものであって、そのフィードバック電圧入力端子ＦＢは、直流出力電圧Ｖｏｕｔに対する電圧指令値を設定する基準電圧源１２とともに電圧誤差増幅器１４の入力端子に接続されている。電圧誤差増幅器１４は、直流出力電圧Ｖｏｕｔに比例した帰還信号である直流出力電圧Ｖｏｕｔの検出値と基準電圧源１２の電圧指令値との差を増幅した電圧誤差増幅信号（Ｖｅｒ）を生成する。電圧誤差増幅器１４の出力端子とＧＮＤとの間には、コンデンサＣ２および抵抗Ｒ６とコンデンサＣ３の直列回路が接続されている。そして、電圧誤差増幅器１４の電圧誤差増幅信号は、乗算器入力端子ＶＤＥＴから供給された交流入力電圧に比例する交流入力電圧の検出値Ｖｄｅｔとともに乗算器１６に入力される。

乗算器１６の出力端子は、電流誤差増幅器１８の非反転入力端子と接続され、そこに電流基準信号Ｖｍｕｌを入力している。電流誤差増幅器１８では、インダクタ電流信号入力端子ＩＳから、インダクタ電流Ｉ_Lを電流検出用の抵抗Ｒ３（図６参照）で検出した電圧信号であるインダクタ電流信号が反転入力端子に入力され、電流基準信号Ｖｍｕｌとインダクタ電流信号の差を増幅した電流誤差信号を出力する。発振回路（ＯＳＣ）２０では、スイッチング素子６のオン・オフ動作の周期であるスイッチング周期を決めるキャリア信号として、周波数一定の鋸歯状、もしくは三角波が生成され、これをＰＷＭコンパレータ２２に入力している。ＰＷＭコンパレータ２２は、このキャリア信号と電流誤差増幅器１８からの電流誤差信号を入力とし、これらの信号の大小関係を比較することによりＰＷＭ制御信号を生成し、アンド回路２６およびドライバ回路２８を介してスイッチング素子６のゲート端子に印加する。

力率改善制御回路１０ｓには、乗算器入力端子ＶＤＥＴと接続された入力電圧監視回路３０が設けられている。また、力率改善制御回路１０ｓでは従来装置における過電流保護回路２４に相当するものとして、検出レベル選択回路３２と過電流検出回路３４を備えており、入力電圧監視回路３０から選択信号Ｓ１が過電流保護回路２４の検出レベル選択回路３２に供給されている。

入力電圧監視回路３０には、乗算器入力端子ＶＤＥＴから交流入力電圧（の絶対値）に比例する交流入力電圧の検出値Ｖｄｅｔが入力されており、この検出値Ｖｄｅｔに基づいて、商用電源２から昇圧型コンバータに供給される交流入力電圧の大きさを監視している。また、検出レベル選択回路３２には、互いに異なる大きさの第１および第２の閾値が設定されている。検出レベル選択回路３２では、入力電圧監視回路３０における監視結果である選択信号Ｓ１によって、それら第１および第２の閾値のいずれかを選択し、過電流検出回路３４に過電流検出レベルとして出力している。

入力電圧監視回路３０では、交流入力電圧が第１の基準電圧を超えたときは第１あるいは第２の閾値のうちの大きな閾値が、第１の基準電圧以下の電圧である第２の基準電圧を超えないときは小さな閾値が、それぞれ検出レベル選択回路３２で選択されるように選択信号Ｓ１を決定できる。後述のように、交流入力電圧が第２の基準電圧を超え、かつ第１の基準電圧を超えない場合は、以前の選択信号Ｓ１の値を維持する。これは、交流入力電圧に対するヒステリシス特性をもたせるためであるが、第１の基準電圧と第２の基準電圧を等しくして、ヒステリシス特性をもたせないようにしてもよい。このとき、入力電圧監視回路３０では、交流入力電圧が零レベル近傍に到達するタイミングで検出レベル選択回路３２に対する選択信号Ｓ１を切り替える。これにより、検出レベル選択回路３２では、過電流検出回路３４に対する過電流検出レベルの変更を、交流入力電圧が零レベル近傍に到達するタイミングで行うことができる。

したがって、昇圧型コンバータの過電流保護に際して、検出レベル選択回路３２はインダクタ電流の急激な変化が生じることがないよう、過電流検出回路３４に対する過電流制限の基準値を最適なタイミングで変更できる。

つぎに、上述した力率改善制御回路１０ｓにおいて、過電流保護回路２４への選択信号Ｓ１を出力するための入力電圧監視回路３０の具体的な構成について説明する。
図２は、図１の入力電圧監視回路の具体的な構成の一例を示す回路図である。

入力電圧監視回路３０は、選択信号保持部４０と、この選択信号保持部４０に選択信号Ｓ１の切り替えタイミングを指示するタイミング検出部６０とから構成される。選択信号保持部４０は、比較器４２、トランスファゲート４４，４６、ＲＳフリップフロップ４８、Ｄ型フリップフロップ５０およびインバータ５２，５４によって構成され、交流入力電圧の監視結果に応じた選択信号Ｓ１を保持するものである。

選択信号保持部４０には、互いに異なる大きさの電圧信号（１．６０Ｖと１．３５Ｖ）が入力され、それらは第１の基準電圧および第２の基準電圧としてそれぞれトランスファゲート４４，４６を介して比較器４２の反転入力端子に供給されている。また、比較器４２の非反転入力端子は、コンデンサＣ４を介して接地されるとともに、抵抗Ｒ７を介して乗算器入力端子ＶＤＥＴと接続されている。コンデンサＣ４および抵抗Ｒ７はスイッチング素子６のスイッチング動作に起因する高周波ノイズを除去するためのフィルタ回路を構成している。こうして、比較器４２の非反転入力端子には、交流入力電圧に比例する交流入力電圧の検出値Ｖｄｅｔが供給され、比較器４２およびトランスファゲート４４，４６によって、交流入力電圧の大きさを監視する監視回路４０Ａが構成される。

監視回路４０Ａからは、比較器４２の出力信号Ｓａが交流入力電圧の監視結果としてＲＳフリップフロップ４８の一方の入力端子Ｓに供給されている。ＲＳフリップフロップ４８は、入力端子ＳにＨ（ハイ）レベルの信号が供給されると、出力端子Ｑに同じＨレベルが出力されるものであり、その後に、入力端子Ｓに供給されている比較器４２の出力信号ＳａがＬ（ロウ）レベルに戻ってもその状態は変化せず、出力端子ＱがＨレベルに維持される。また、ＲＳフリップフロップ４８の他方の入力端子Ｒには、タイミング検出部６０からワンショット信号Ｓ２が供給されている。なお、ＲＳフリップフロップ４８は、入力端子Ｓに入力される比較器４２の出力信号ＳａがＬレベルの状態で、他方の入力端子ＲがＨレベルになったとき、出力端子Ｑの出力信号Ｓ３をＬレベルに反転させる。

選択信号保持部４０には、ＲＳフリップフロップ４８、Ｄ型フリップフロップ５０およびインバータ５２，５４によって、交流入力電圧の監視結果に応じた選択信号を保持する保持回路４０Ｂが構成されている。ここでは、ＲＳフリップフロップ４８の出力端子ＱはＤ型フリップフロップ５０のＤ入力端子と接続され、Ｄ型フリップフロップ５０のＣＫ端子に供給されるクロック信号Ｃｋに同期して、そこからＲＳフリップフロップ４８の出力信号Ｓ３がＤ型フリップフロップ５０に読み込まれるように構成されている。

保持回路４０ＢのＤ型フリップフロップ５０は、その出力端子Ｑがインバータ５２を介してトランスファゲート４４の第１制御端子、およびトランスファゲート４６の第２制御端子に接続されている。このインバータ５２の出力端子は、さらにインバータ５４を介してトランスファゲート４４の第２制御端子、およびトランスファゲート４６の第１制御端子に接続されている。ここで、トランスファゲート４４，４６は、Ｈレベルの信号が第１制御端子に入力され、Ｌレベルの信号が第２制御端子に入力されたとき、導通状態になって入力された信号を出力側に転送可能な状態となる。また、Ｄ型フリップフロップ５０は、その出力端子Ｑがインバータ５２と５４とを介して検出レベル選択回路３２に接続され、Ｄ型フリップフロップ５０の状態を選択信号Ｓ１として読み出すように構成されている。

監視回路４０Ａは、保持回路４０ＢのＤ型フリップフロップ５０の出力により定まるインバータ５２およびインバータ５４の出力によって制御されるヒステリシスコンパレータを構成している。ここでは、Ｄ型フリップフロップ５０の出力がＬレベルであると、トランスファゲート４４が導通して比較器４２の反転入力端子に第１の基準電圧（１．６０Ｖ）が入力される。このとき交流入力電圧の検出値Ｖｄｅｔが第１の基準電圧を超えると比較器４２の出力信号ＳａがＨレベルになり、ＲＳフリップフロップ４８がセットされる。そして、ＲＳフリップフロップ４８の出力信号Ｓ３がＨレベルになって、これがＤ型フリップフロップ５０に読み込まれる。これにより、Ｄ型フリップフロップ５０の出力がＨレベルになって、今度はトランスファゲート４６が導通して、比較器４２の反転入力端子には第２の基準電圧（１．３５Ｖ）が入力されるようになる。

後述のように、クロック信号Ｃｋが入力されてＤ型フリップフロップ５０が読み込み動作を行った直後に、タイミング検出部６０でワンショット信号Ｓ２が生成される。このワンショット信号Ｓ２がＲＳフリップフロップ４８に入力されて、ＲＳフリップフロップ４８がリセットされる。その後、交流入力電圧の検出値Ｖｄｅｔが第１の基準電圧を下回っても、この検出値Ｖｄｅｔが第２の基準電圧を超えていればＲＳフリップフロップ４８は再度セットされ、その出力信号Ｓ３がＨレベルとなるので、Ｄ型フリップフロップ５０ではＨレベルの状態が維持される。

一方、クロック信号ＣｋによりＲＳフリップフロップ４８がリセットされてから次のクロック信号Ｃｋが発生するまでの間に、交流入力電圧の検出値Ｖｄｅｔが第２の基準値（１．３５Ｖ）を超えなければ、ＲＳフリップフロップ４８の出力信号Ｓ３はＬレベルのままになる。すると、この出力信号Ｓ３がＤ型フリップフロップ５０に読み込まれ、その結果、再びトランスファゲート４４が導通して比較器４２の反転入力端子に第１の基準電圧が入力されることになる。その後、交流入力電圧の検出値Ｖｄｅｔが第２の基準電圧を上回っても、第１の基準電圧（１．６０Ｖ）を超えなければ、ＲＳフリップフロップ４８がリセットされたままとなるので、Ｄ型フリップフロップ５０ではＬレベルの状態が維持される。

タイミング検出部６０は、比較回路６０Ａとパルス生成回路６０Ｂから構成され、交流入力電圧が零レベル近傍に到達したタイミングを検出して、選択信号保持部４０に選択信号の出力を指示するものである。比較回路６０Ａは、比較器６２、インバータ６４、およびトランスファゲート６６，６８から構成されていて、トランスファゲート６６，６８には互いに異なる大きさの電圧信号（０．３０Ｖと０．３５Ｖ）が入力され、第３の基準電圧および第４の基準電圧としてそれぞれトランスファゲート６６，６８を介して比較器６２の反転入力端子に供給されている。

比較回路６０Ａでは、比較器６２の非反転入力端子に、交流入力電圧（の絶対値）に比例する交流入力電圧の検出値Ｖｄｅｔが供給され、比較器６２の出力信号Ｓｂが、交流入力電圧の監視結果としてパルス生成回路６０Ｂに出力されている。パルス生成回路６０Ｂは、比較回路６０Ａの出力信号Ｓｂに基づき、交流入力電圧の検出値Ｖｄｅｔが低下して第３の基準電圧（０．３０Ｖ）に達するタイミングでクロック信号Ｃｋを立ち上げる。このとき、比較回路６０Ａに供給される第３の基準電圧は、第１および第２の基準電圧より小さく設定され、この第３の基準電圧を基準にして交流入力電圧を監視し、交流入力電圧が零レベル近傍に到達するタイミングを決定している。

比較回路６０Ａでは、比較器６２の出力端子が、トランスファゲート６６の第１制御端子、およびトランスファゲート６８の第２制御端子に接続されている。比較器６２の出力端子は、さらにインバータ６４を介してトランスファゲート６６の第２制御端子、およびトランスファゲート６８の第１制御端子に接続されている。なお、第４の基準電圧は、第１および第２の基準電圧より小さく、かつ第３の基準電圧より大きく設定されることにより、比較器６２にヒステリシスを持たせている。すなわち、比較器６２の出力信号ＳｂがＨレベルであれば、トランスファゲート６６が導通して比較器６２の反転入力端子に第３の基準電圧（０．３０Ｖ）が入力され、比較器６２の出力信号ＳｂがＬレベルであれば、トランスファゲート６８が導通して比較器６２の反転入力端子に第４の基準電圧（０．３５Ｖ）が入力される。この構成により、全波整流された交流入力電圧の検出値Ｖｄｅｔが減少して零レベル近傍に近づき、第３の基準電圧（０．３０Ｖ）を下回ったとき、比較器６２の出力信号ＳｂがＨレベルからＬレベルに反転する。そして、全波整流された交流入力電圧の検出値Ｖｄｅｔの減少が終了して増加に転じ、その値が第４の基準電圧（０．３５Ｖ）を超えたときに比較器６２の出力信号ＳｂがＬレベルからＨレベルに反転する。すなわち、比較回路６０Ａでは、全波整流された交流入力電圧の検出値Ｖｄｅｔが零レベル近傍になったときに、Ｌレベルの短パルスの出力信号Ｓｂが比較器６２から出力される。

パルス生成回路６０Ｂは、インバータ７０、Ｎチャネル型のＭＯＳＦＥＴ７２、定電流源７４、抵抗Ｒ８、コンデンサＣ５、インバータ７６，７８およびノア（ＮＯＲ）ゲート８０から構成されている。ここでは、比較回路６０Ａの出力信号Ｓｂをインバータ７０で反転してクロック信号Ｃｋを生成している。このクロック信号Ｃｋは、Ｎチャネル型のＭＯＳＦＥＴ７２のゲート端子、ノアゲート８０の一方の入力端子、および選択信号保持部４０のＤ型フリップフロップ５０に供給される。

Ｎチャネル型のＭＯＳＦＥＴ７２と定電流源７４は、電源Ｖｃｃと接地との間で直列に接続されている。ＭＯＳＦＥＴ７２のドレイン端子と定電流源７４との接続点は、インバータ７６の入力端子に接続される。また、ＭＯＳＦＥＴ７２のドレイン端子と定電流源７４との接続点は、コンデンサＣ５を介して接地されている。定電流源７４とコンデンサＣ５は積分回路を構成していて、クロック信号Ｃｋの立ち下がりを遅延させて伝達する働きをするものである。すなわち、クロック信号Ｃｋが立ち下がると、ＭＯＳＦＥＴ７２がオフ（遮断）してコンデンサＣ５による定電流源７４の定電流の積分が開始される。そして、コンデンサＣ５の積分電圧（コンデンサＣ５の両端電圧）がインバータ７６の閾値電圧に達すると、インバータ７６の出力がＨレベルからＬレベルに反転し、このとき初めてクロック信号Ｃｋの立ち下がりがインバータ７８に伝達されるのである。また、クロック信号Ｃｋが立ち上がると、ＭＯＳＦＥＴ７２がオン（導通）してコンデンサＣ５が即座に放電され、インバータ７６，７８の出力がそれぞれＨレベル，Ｌレベルになる。インバータ７８の出力信号はノアゲート８０の他方の入力端子に入力される。

こうして、ノアゲート８０では、クロック信号ＣｋとＭＯＳＦＥＴ７２のドレイン端子の電圧Ｖｄとの否定論理和演算が行われ、これより、クロック信号ＣｋがＨレベルのときはノアゲート８０の一方の入力（クロック信号Ｃｋ）がＨレベルであるため、ノアゲート８０の出力は常にＬレベルとなる。一方、クロック信号ＣｋがＨレベルからＬレベルに立ち下がると、その直後はコンデンサＣ５の積分電圧がインバータ７６の閾値電圧に達していないので、ノアゲート８０の２つの入力が共にＬレベルとなるため、ノアゲート８０の出力はＨレベルとなる。その後、コンデンサＣ５の積分電圧がインバータ７６の閾値電圧に達するとインバータ７８の出力がＨレベルになるため、ノアゲート８０の出力はＬレベルとなる。したがって、ノアゲート８０からは、定電流源７４とコンデンサＣ５とインバータ７６の閾値電圧とで決まる時間幅を有するＨレベルのワンショット信号Ｓ２が生成され、クロック信号Ｃｋの立ち下がりに同期して出力される。

上述のように、全波整流された交流入力電圧の検出値Ｖｄｅｔが零レベル近傍になると、比較器６２からはＬレベルの短パルス信号Ｓｂが出力されるので、このときクロック信号Ｃｋは信号Ｓｂを反転したＨレベルの短パルス信号となる。保持回路４０ＢのＤ型フリップフロップ５０は、クロック信号Ｃｋの立ち上がりで読み込み動作を行い、ＲＳフリップフロップ４８はクロック信号Ｃｋの立ち下がりに同期したワンショット信号Ｓ２でリセットされる。そして、保持回路４０Ｂは交流入力電圧の半周期が終了して交流入力電圧の検出値Ｖｄｅｔが零レベル近傍になると、まずＲＳフリップフロップ４８の状態をＤ型フリップフロップ５０に記憶し、直後にＲＳフリップフロップ４８をリセットして次の半周期における監視回路４０Ａからの入力に備えることになる。

検出レベル選択回路３２は、図示しない、互いに異なる大きさの第１の閾値および第２の閾値をそれぞれ生成する基準電圧回路と、第１の閾値および第２の閾値が入力されて選択信号Ｓ１に従い２つの閾値のいずれかを選択した信号を出力する選択回路とを備えている。そして、検出レベル選択回路３２からはこの２つの閾値のいずれかを選択した信号が過電流検出レベルとして出力される。より詳細には、入力電圧監視回路３０からの選択信号Ｓ１がＨレベル、すなわち交流入力電圧が大きいと判断されたときは、検出レベル選択回路３２において第１あるいは第２の閾値のうちの絶対値が小さな閾値が選択されて過電流検出回路３４に過電流検出レベルとして入力される。また、入力電圧監視回路３０からの選択信号Ｓ１がＬレベル、すなわち交流入力電圧が小さいと判断されたときは、検出レベル選択回路３２において第１あるいは第２の閾値のうちの絶対値が大きな閾値が選択されて過電流検出回路３４に過電流検出レベルとして入力される。

過電流検出回路３４には、検出レベル選択回路３２から第１あるいは第２の閾値が入力され、その閾値とインダクタ電流信号入力端子ＩＳからのインダクタ電流信号とを比較している。そして、インダクタ電流信号が入力された閾値を超えて、インダクタ電流信号の絶対値が閾値の絶対値以上であると判断した場合、過電流であることを示すＬレベルの信号をアンド回路２６に入力して、スイッチング素子６をオフさせる。

つぎに、入力電圧監視回路３０が交流入力電圧に比例する交流入力電圧の検出値Ｖｄｅｔを受けて、過電流保護回路２４の検出レベル選択回路３２に出力する選択信号Ｓ１の生成過程について説明する。

図３は、入力電圧監視回路の各部信号波形の一例を示す動作タイミング図で、横軸は時間（ｔ）である。
同図（Ａ）に示すように、交流入力電圧の検出値Ｖｄｅｔは約１０ｍｓの周期で−１００ｍＶから１．７Ｖ程度のピーク電圧まで変動する交流波形である。なお、−１００ｍＶは図６に示す抵抗Ｒ３による電圧ドロップ分である。

同図（Ｂ）は、比較回路６０Ａの比較器６２に対して基準電圧として供給される第３の基準電圧Ｖ２を示している。同図（Ｃ）は、比較回路６０Ａからパルス生成回路６０Ｂに供給される信号Ｓｂ、同図（Ｄ）は、信号Ｓｂの反転信号としてインバータ７０から出力されるクロック信号Ｃｋである。このクロック信号ＣｋによってＭＯＳＦＥＴ７２がオン・オフされるため、そのドレイン端子の電圧Ｖｄは、同図（Ｅ）に示すように、ほぼクロック信号Ｃｋを反転した波形になるが、定電流源７４とコンデンサＣ５によって立ち上がりのタイミングに遅れが生じる。但し、図３では、この遅れはごく短い時間として示されている。

図３（Ｆ）には、ノアゲート８０から出力されるワンショット信号Ｓ２の信号波形を示している。同図（Ｇ）は、監視回路４０Ａの比較器４２に対して供給される基準電圧Ｖ１である。また、同図（Ｈ）は比較器４２の出力信号Ｓａ、同図（Ｉ）はＲＳフリップフロップ４８の出力端子Ｑの出力信号Ｓ３、同図（Ｊ）は選択信号Ｓ１である。

図３（Ａ）の検出値Ｖｄｅｔでは、その横軸に示す時間ｔ＝４０ｍｓ〜５０ｍｓの期間の交流入力電圧が、それ以前の交流入力電圧より増大し、交流入力電圧の検出値Ｖｄｅｔが第１の基準電圧（１．６０Ｖ）を超えたことを示している。そのため、同図（Ｈ）に示す比較器４２の出力信号Ｓａが一時的にＨレベルに変化している。これにより、同図（Ｉ）に示すように、ＲＳフリップフロップ４８の出力信号Ｓ３は、信号ＳａがＨレベルに変化したときＨレベルに反転して、ワンショット信号Ｓ２がその入力端子Ｒに供給されるまでＬレベルには復帰しない。

このとき、図３（Ｊ）に示す選択信号Ｓ１は、インバータ７０からＤ型フリップフロップ５０へクロック信号Ｃｋが供給されるタイミング（ｔ＝５０ｍｓ）で、初めてＨレベルに反転する。そして、つぎの２周期も、図３（Ａ）の交流入力電圧の検出値Ｖｄｅｔが比較器４２に供給されている第２の基準電圧（１．３５Ｖ）を超えているので、選択信号Ｓ１は保持回路４０ＢのＤ型フリップフロップ５０によってＨレベルが保持された状態を継続する。その後、時間ｔ＝７０ｍｓ〜８０ｍｓの期間における交流入力電圧がそれ以前の交流入力電圧より減少してその検出値Ｖｄｅｔが第２の基準電圧（１．３５Ｖ）を下回るため、この期間の終了時に交流入力電圧が零レベル近傍に到達するタイミング（ｔ＝８０ｍｓ）で選択信号Ｓ１がＬレベルに変化する。

図４は、交流入力電圧の変化と過電流検出レベル（過電流保護の閾値レベル）を選択するための選択信号および過電流検出レベルの関係を示す図である。
この図４（Ａ）は、図３（Ａ）に示す交流入力電圧（の絶対値）に比例する検出値Ｖｄｅｔに対応するものであり、Ａ期間、Ｂ期間、Ｃ期間でそれぞれのピーク電圧値が異なっている。また、図４（Ｂ）の選択信号Ｓ１は、図３（Ｊ）に示す選択信号Ｓ１と同じものである。図４（Ｃ）の過電流検出レベルは、図４（Ｂ）に示す選択信号Ｓ１に従い検出レベル選択回路３２から過電流検出回路３４に入力される信号であり、そのレベルは第１の閾値（−０．５Ｖ）および第２の閾値（−０．４Ｖ）のいずれかである。すなわち、選択信号Ｓ１がＬレベルであれば絶対値が大きな第１の閾値（−０．５Ｖ）が過電流検出レベルとなり、選択信号Ｓ１がＨレベルであれば絶対値が小さな第２の閾値（−０．４Ｖ）が過電流検出レベルとなる。ここで第１の閾値および第２の閾値が負電圧となっているのは、インダクタ電流信号入力端子ＩＳからのインダクタ電流信号が、インダクタ電流の大きさに比例してその絶対値が大きくなる負電圧の信号として入力されるからである。

Ａ期間では、交流入力電圧の検出値Ｖｄｅｔのピーク電圧値は、第１の基準電圧として設定された１．６Ｖを超えている。このような場合には、交流入力電圧が高いと判断して、交流入力電圧の検出値Ｖｄｅｔが０．３Ｖ以下に低下したタイミングで、検出レベル選択回路３２に対して出力される選択信号Ｓ１がＬレベルからＨレベルに変更される。選択信号Ｓ１を反転するタイミングは、インダクタ電流が急激に変化しないように、交流入力電圧の位相角の低いところに設定されている。そして、選択信号Ｓ１がＨレベルになったことにより、過電流検出レベルが第１の閾値（−０．５Ｖ）から絶対値の小さな第２の閾値（−０．４Ｖ）に変更される。

Ｂ期間では、検出値Ｖｄｅｔのピーク電圧値が第１の基準電圧（１．６Ｖ）を下回っているものの、第２の基準電圧として設定された１．３５Ｖは超えている。そのため、選択信号Ｓ１は反転することなくＨレベルのまま維持され、検出レベル選択回路３２での過電流検出レベルの切り替えを行わない。

Ｃ期間になって、検出値Ｖｄｅｔのピーク電圧値が第２の基準電圧（１．３５Ｖ）を下回るようになると、検出値Ｖｄｅｔが０．３Ｖになるタイミングで選択信号Ｓ１をＨレベルからＬレベルに変更する。そして、選択信号Ｓ１がＬレベルになったことにより、過電流検出レベルが第２の閾値（−０．４Ｖ）から絶対値の大きな第１の閾値（−０．５Ｖ）に変更される。

図５は、本発明の過電流保護回路によって制限される直流出力電力と交流入力電圧の関係を示す図である。これは、従来装置の特性を示す図７に対応するものであって、横軸には交流入力電圧（Ｖａｃ）、縦軸には制限電力（Ｗ）を示している。

インダクタ電流のピーク電流値を抑えるためには、２つの閾値を切り替えて適用することができる過電流検出回路３４を用いることで、交流入力電圧が高くなった場合に過電流検出レベル（の絶対値）を下げることにより、過電流保護機能が働くときの直流出力電力を有効に抑えることができる。また、インダクタ電流の急激な変化が生じないように過電流制限の基準値を最適なタイミングで変更することにより、安全な電源設計が可能となる。

なお、上述した実施の形態では、選択信号保持部４０の監視回路４０Ａに交流入力電圧に比例する検出値Ｖｄｅｔを入力して、そのピーク値を監視するようにしているが、監視回路で交流入力電圧の平均電圧値を監視することも可能である。その場合、検出値Ｖｄｅｔを平均化回路（例えば、増幅器とその出力に接続したローパスフィルタからなる直列回路など）に入力し、交流入力電圧の検出値Ｖｄｅｔに替えてこの平均化回路の出力を図２に示す比較器４２に入力するようにすればよい。なお、この場合、第１の基準電圧と第２の基準電圧の値は見直しをしておく。

２ 商用電源
４ 全波整流器
６ スイッチング素子
８ 負荷
１０ｓ 力率改善制御回路
１２ 基準電圧源
１４ 電圧誤差増幅器
１６ 乗算器
１８ 電流誤差増幅器
２０ 発振回路（ＯＳＣ）
２２ ＰＷＭコンパレータ
２４ 過電流保護回路
２６ アンド回路
２８ ドライバ回路
３０ 入力電圧監視回路
３２ 検出レベル選択回路
３４ 過電流検出回路
４０ 選択信号保持部
４０Ａ 監視回路
４０Ｂ 保持回路
４２ 比較器
４４，４６ トランスファゲート
４８ ＲＳフリップフロップ
５０ Ｄ型フリップフロップ
５２，５４ インバータ
６０ タイミング検出部
６０Ａ 比較回路
６０Ｂ パルス生成回路
６２ 比較器
６４ インバータ
６６，６８ トランスファゲート
７０ インバータ
７２ ＭＯＳＦＥＴ
７４ 定電流源
７６，７８ インバータ
８０ ノア（ＮＯＲ）ゲート
Ｃ１〜Ｃ５ コンデンサ
Ｄ１ ダイオード
Ｌ１ インダクタ
Ｒ１〜Ｒ８ 抵抗

Claims (7)

1. インダクタとスイッチング素子と出力コンデンサとを有する昇圧型コンバータに対して全波整流された交流入力電圧の大きさに応じて過電流制限値を少なくとも大小２通りに変更可能とする力率改善型スイッチング電源装置であって、
   出力電圧の検出値と基準電圧の差を増幅した電圧誤差増幅信号、および前記全波整流された交流入力電圧の検出値を乗算する乗算器と、
   該乗算器の出力および前記インダクタに流れるインダクタ電流を検出したインダクタ電流信号に基づき前記スイッチング素子をオン・オフ制御する制御回路と、
   互いに異なる大きさの第１の閾値および第２の閾値のいずれかを設定することにより、前記インダクタ電流信号が前記第１の閾値あるいは前記第２の閾値を超えたことを検出して前記インダクタ電流を制限する過電流検出信号を生成する過電流保護回路と、
   前記全波整流された交流入力電圧の検出値の大きさを監視して前記交流入力電圧の半周期の間に前記全波整流された交流入力電圧の検出値が第１の基準電圧を超えたときは前記第１あるいは第２の閾値のうちの絶対値が小さな閾値が、前記第１の基準電圧以下の電圧である第２の基準電圧を超えないときは絶対値が大きな閾値が選択設定されるように選択信号を決定して前記過電流保護回路に入力するとともに、前記選択信号の変更を前記交流入力電圧が零レベル近傍に到達するタイミングで行う入力電圧監視回路と、
   を備えたことを特徴とする力率改善型スイッチング電源装置。
2. 前記制御回路は、
   前記インダクタ電流信号と前記乗算器の出力の差を増幅した電流誤差信号を出力する電流誤差増幅器と、
   前記電流誤差信号によって前記スイッチング素子のオン・オフ期間をパルス幅変調制御するＰＷＭ比較器と、
   を備えていることを特徴とする請求項１記載の力率改善型スイッチング電源装置。
3. 前記過電流保護回路は、
   前記第１および第２の閾値が設定され、それらのいずれかを過電流検出レベルとして選択する検出レベル選択回路と、
   前記検出レベル選択回路で選択された過電流検出レベルによって前記インダクタ電流信号の大きさを判定して、前記スイッチング素子をオフにする過電流検出回路と、
   を備えていることを特徴とする請求項１記載の力率改善型スイッチング電源装置。
4. 前記入力電圧監視回路は、
   前記交流入力電圧を監視し、その監視結果に応じて前記選択信号を保持する選択信号保持部と、
   前記交流入力電圧が零レベル近傍に到達したタイミングを検出し、前記選択信号保持部に前記選択信号の出力タイミングを指示するタイミング検出部と、
   を有することを特徴とする請求項１記載の力率改善型スイッチング電源装置。
5. 前記選択信号保持部では、前記交流入力電圧のピーク値を監視して前記選択信号を決定していることを特徴とする請求項４記載の力率改善型スイッチング電源装置。
6. 前記選択信号保持部では、前記交流入力電圧の平均値を監視して前記選択信号を決定していることを特徴とする請求項４記載の力率改善型スイッチング電源装置。
7. 前記タイミング検出部は、
   前記第２の基準電圧より低い電圧の第３の基準電圧が設定され、該第３の基準電圧と前記全波整流された交流入力電圧の検出値とを比較することにより前記交流入力電圧が零レベル近傍に到達するタイミングを決定する比較回路と、
   前記全波整流された交流入力電圧検出値が前記第３の閾値を超えて低下したタイミングで前記比較回路の出力信号からワンショット信号を生成するパルス生成回路と、
   を有することを特徴とする請求項４記載の力率改善型スイッチング電源装置。

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