JP2011082907A

JP2011082907A - 高速伝送配線構造

Info

Publication number: JP2011082907A
Application number: JP2009235164A
Authority: JP
Inventors: Tomokazu Tokoro; 知一所
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-10-09
Filing date: 2009-10-09
Publication date: 2011-04-21
Anticipated expiration: 2029-10-09
Also published as: JP5440085B2

Abstract

【課題】伝送速度が高速化しても、マージンを減少させることなく実装パッドのインピーダンスの影響を最適化し、波形歪のない信号伝送を可能にする高速伝送配線構造を提供する。
【解決手段】実装パッド１４は、それぞれの実装部品１５と回路基板１６との間に、少なくとも２つ以上、複数個配される。即ち、１つの実装部品１５に対して、複数の実装パッド１４が配される。このそれぞれの実装パッド１４は、実装部品１５と重なる領域の表面積が、実装部品１５が回路基板１６に対向する面の表面積よりも小さくなるように形成されていれば良い。つまり、実装部品は、小さい面積の複数の実装パッド１４によって支持される。
【選択図】図６

Description

本発明は、高速伝送配線構造に関するものであり、詳しくは、高速信号を伝送する回路基板の実装パッドの構造に関する。

近年、ＬＳＩどうしの信号伝送を、高速化および多チャンネル化することで、コンピュータ等の性能が飛躍的に向上している。また、伝送する信号の多チャンネル化により、実装構造は、例えば、図１に示すように、複数の実装部品１１と配線基板１２との間に、１つの実装部品１１に対応して１つの実装パッド１２を介在させた三次元実装を行なう必要に迫られるなど、ＬＳＩどうしの伝送路の間には、コネクタ、抵抗、コンデンサ等の様々な部品が挿入されるようになっている。

こうした信号の伝送速度の高速化により、高密度実装によるＬＳＩ間伝送路の微細化による減衰増（ＰＷＢ配線幅の細幅化、ケーブルの細芯化など）や、伝送距離の長距離化に伴う減衰増といった要因で、伝送路の減衰特性の影響が大きくなり、動作マージンが少なくなってきている。また、こうした状況に加えて、信号の多チャンネル化による、実測構造の複雑化に伴う伝送路への部品の挿入は、部品そのもの、あるいは部品を実装するパッドのインピーダンスと、伝送路とのインピーダンスミスマッチを生じ、波形歪を発生させ、動作マージンを更に減少させることとなり、許容できる範囲を超えつつある。

ＬＳＩ―ＬＳＩ間の信号伝送において、例えば、図２に示すように、ＬＳＩとＬＳＩを所望のインピーダンスで規定した配線のみで接続するような、理想的な伝送路２ａで信号を伝送する場合、受信端３での波形は、歪みの無い波形となり、信号の伝送速度が高速化し、伝送路の減衰特性等で動作マージンが、減少しても問題は発生しない。

しかし、例えば、図３に示すように、ＬＳＩとＬＳＩの間に、所望のインピーダンスで規定した配線以外のもの、たとえばチップ部品や、コネクタなどが挿入された伝送路の場合、部品の実装パッド２ｂのインピーダンスは、伝送路２ａのインピーダンスとは等しくならないため、受信端の波形に歪が発生し、信号の伝送速度が高速化された場合、マージンが減少するため、誤動作などの問題が生じる。

こうした課題を解決する手段として、従来は、実装する部品に、伝送路２ａと同じに規定されたものを使用して、波形歪を小さくすることや、配線長を、信号伝送上、歪が問題とならないような線長に規定して、回避するなどの対策がとられてきた。

特開平０６−２６０７７３号公報特開２００１−１１１４０８号公報

しかしながら、これらの特許文献に開示された従来の高速伝送配線構造では、伝送速度が向上するにつれて、マージンが減少することに加え、部品実装パッドのインピーダンスのミスマッチの影響が顕著になるため、実装部品のインピーダンスをコントロールすることでは対策として不十分となり、配線長による反射の伝送への影響の回避も難しいという課題があった。

本発明は、上記課題を解決するためになされたものであり、伝送速度が高速化しても、マージンを減少させることなく実装パッドのインピーダンスの影響を最適化し、波形歪のない信号伝送を可能にする高速伝送配線構造を提供することを目的とする。

上記課題を解決するために、本発明のいくつかの態様は次のような高速伝送配線構造を提供した。
すなわち、本発明の高速伝送配線構造は、高速信号伝送用の回路基板、該回路基板上に実装される１つないし複数の実装部品、および、該実装部品と前記回路基板との間で誘電体層を形成することによりインピーダンス整合を図る実装パッド、を少なくとも有する高速伝送配線構造であって、
前記実装パッドは、それぞれの前記実装部品と前記回路基板との間に、少なくとも２つ以上、複数個配されることを特徴とする。

また、それぞれの前記実装パッドは、前記実装部品と重なる領域の表面積が、前記実装部品が前記回路基板に対向する面の表面積よりも小さいことが好ましい。
更に、前記実装パッドは、前記実装部品に対向する一面と、前記回路基板に対向する他面との間を貫通する開口を備えていてもよい。

本発明の高速伝送配線構造によれば、実装パッドを、それぞれの実装部品と回路基板との間に、少なくとも２つ以上分割して配置するのて、容量性によるインピーダンスの低下を抑制と、容量間に抵抗成分とインダクタンス成分を挿入することが可能になる。伝送信号の高速化（周波数の上昇）に伴いインピーダンスが上昇するため、容量成分によるインピーダンスの低下を相殺可能になり、周波数が変動しても、配線に対して規定したインピーダンスに、実装パッド全体のインピーダンスを等しくすることが可能となり、これによって波形歪のない信号伝送を実現可能となる。

従来の高速伝送配線構造を示す外観斜視図である。ＬＳＩ間の理想状態での伝送を示す概念図である。ＬＳＩ間の現実での伝送を示す概念図である。従来の実装パッドの構成を示す概略図である。従来の実装パッドの等価回路を示す説明図である。本発明の高速伝送配線構造を示す外観斜視図である。本発明の実装パッドの構成を示す概略図である。本発明の実装パッドの等価回路を示す説明図である。本発明の高速伝送配線構造の他の実施形態を示す概略図である。

以下、本発明の高速伝送配線構造の実施形態について説明する。なお、この実施形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。

従来の部品実装パッドは、例えば図４に示すように、実装部品７の基板に対向する面のサイズより大きな実装パッド６を設けるのが一般的であった。このため、インピーダンスＺ０は、配線５に対して規定するため、配線５よりも面積の大きい実装パッドのインピーダンスは、配線に対して下がることになり、図３の概念図に示すように、波形歪の原因となる。また、実装パッドのインピーダンスは、図５の等価回路で示されるように、Ｚ＿ＰＡＤ＝１／（２πｆＣ）で規定されるため、伝送信号の高速化（周波数の上昇）に伴い、更にインピーダンスが低下することになる。

図６は、本発明の高速伝送配線構造の一例を示す外観斜視図である。また、図７は、図６の実装パッドの様子を示した模式図である。
本発明の高速伝送配線構造においては、実装パッド１４は、それぞれの実装部品１５と回路基板１６との間に、少なくとも２つ以上、複数個配される。即ち、１つの実装部品１５に対して、複数の実装パッド１４が配される。このそれぞれの実装パッド１４は、実装部品１５と重なる領域の表面積が、実装部品１５が回路基板１６に対向する面の表面積よりも小さくなるように形成されていれば良い。つまり、実装部品７は、小さい面積の複数の実装パッド１４によって支持される。

このように、１つの実装部品１５に対して複数の小さな実装パッド１４を対応させることによって、実装部品７に対する複数の実装パッド１４の合計接触面積が削減される。これによって、容量成分が小さくなるため、実装パッド１４のインピーダンスの低下を防ぐことが可能になる。

このように、実装部品７を小さい面積の複数の実装パッド１４によって支持する、即ち、大きな実装パットを所定の間隔を開けて分割した小さな複数の実装パッド１４で１つの実装部品１５を支持することで、容量成分が削減される。このため、図８に示すように、容量性によるインピーダンス（１／（２πｆＣ））の低下を抑制できる。また、分割した小さな実装パッド１４を接続することで、容量間に抵抗成分とインダクタンス成分を挿入することが可能になる。

インダクタンス成分によるインピーダンスは（２πｆＬ）で規定され、伝送信号の高速化（周波数の上昇）に伴いインピーダンスが上昇するため、容量成分によるインピーダンスの低下を相殺可能になる。その結果、周波数が変動しても、配線に対して規定したインピーダンスＺ０に、部品実装パッド全体のインピーダンスを等しくすることが可能になり、波形歪のない信号伝送が可能になる。

図９は、本発明の高速伝送配線構造の他の実施形態を示す概要図である。この実施形態では、実装パッド２１は、実装部品２２に対向する一面と、回路基板に対向する他面との間を貫通する開口（貫通穴、切り欠き）２３を備えている。このように、実装パッド２１の一部、例えば中央部をくり貫いた開口２３を形成することで、実装パッド２１の表面積が削減されると共に、実装パッドの左右が細く接続されるため、実装パッド２１の容量の削減、および抵抗成分とインダクタンス成分の挿入が可能になる。
なお、こうした形態以外にも、実装パッドの容量の削減、および抵抗成分とインダクタンス成分の挿入が実現可能な形状であれば、実装パッドの形状は限定されない。

１４実装バッド
１５実装部品
１６回路基板

Claims

高速信号伝送用の回路基板、該回路基板上に実装される１つないし複数の実装部品、および、該実装部品と前記回路基板との間で誘電体層を形成することによりインピーダンス整合を図る実装パッド、を少なくとも有する高速伝送配線構造であって、
前記実装パッドは、それぞれの前記実装部品と前記回路基板との間に、少なくとも２つ以上、複数個配されることを特徴とする高速伝送配線構造。
前記実装パッドは、前記実装部品と重なる領域の表面積が、前記実装部品が前記回路基板に対向する面の表面積よりも小さいことを特徴とする請求項１に記載の高速伝送配線構造。
前記実装パッドは、前記実装部品に対向する一面と、前記回路基板に対向する他面との間を貫通する開口を備えたこと特徴とする請求項１または２に記載の高速伝送配線構造。