JP2011082497A - チップ - Google Patents

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Abstract

【課題】できるだけ簡単にコスト効率良く作製でき、かつ高いプロセス信頼性で半田付けできるチップを提供する。
【解決手段】半田接続部を作るための層集合体２が、半導体材料から形成されたチップ本体１の一面に設けられ、層集合体２が、一層が他の層の上へと重なる、かつ物理的コーティング法によって作製される複数の金属層３、４、５、６から形成され、半田付け可能な半田層５が、層集合体２の表面に位置する貴金属層６とチップ本体１との間に設けられるチップに関する。層集合体２を通した半田７の望ましくない浸透を回避するために、半田層５が、コーティング法の中断によって形成される少なくとも１つの界面Ｇ１、Ｇ２を有する。
【選択図】図２

Description

本発明は、特許請求項１の前文（プリアンブル部分、所謂おいて部分）に係るチップに関する。
かかるチップは、特に電力半導体モジュールを作るために用いられる。それらは、通常、熱放散目的で支持体、例えばＤＣＢ基板または金属板に半田付けされる。非特許文献１が参照される。さらに、半田接続部が、電気接続を行うために必要になり得る。
半田接続部を作るために、複数の金属層から形成される層集合体が、チップ本体の少なくとも一面に設けられる。層集合体は、一般に、貴金属層によって終了するが、この貴金属層は、その下に位置する金属層の望ましくない酸化を防ぐ。半田層が、通常、貴金属層の下に位置するが、この半田層は、半田接続部の作製中に、半田と一緒に少なくとも部分的に溶融し、凝固の後、半田層に接続されたさらなる金属層を介して、チップ本体を支持体に固定的に接続する。
チップ−ＤＣＢ複合アセンブリの作製中に、特に、複数の半田付け動作を実行することが必要になる可能性がある。この場合には、特に、金属層から作製された層集合体は、２００〜２５０℃の温度に何度も加熱されることが起こり得る。既に作製された半田接続部が再加熱された場合には、半田層および半田から新たに形成された溶融物が、チップ本体の方向に進み、望ましくない形で層集合体のさらなる金属層を通して浸透することが起こり得る。その結果として、層集合体内に空隙が生ずる可能性がある。かかる空隙または孔は、半田接続部の優れた機械的強度および／または電気伝導性を妨げる。
Lugscheider E.等"Spannungsreduktion in Chip-DCB-Verbunden mittels Ausnutzung der intrinsischen Spannungseingenschaften von PVD-Metallisierungsschichten"［ＰＶＤ金属被覆層の固有ストレス特性の利用によるチップＤＣＢ合成アセンブリでのストレス減少］，Verbundwerkstoffe und Werkstoffverbunde［合成材料と材料合成］，M. Schimmerer （ed.），２００５
本発明の目的は、先行技術による不都合を除去することである。特に、できるだけ簡単にコスト効率良く作製でき、かつ高いプロセス信頼性で半田付けできるチップを特定することが意図される。特に、多重半田付けの場合には、半田接続部の優れた機械的強度および優れた電気伝導性を保証することが意図される。
この目的は、請求項１および１３の特徴によって達成される。本発明の好都合な構成は、請求項２〜１２、１４および１５の特徴から分かる。
本発明によれば、半田層が、コーティング法の中断によって形成される少なくとも１つの界面を有するように準備される。驚くべきことに、界面によって各々が分離された複数の層から形成されたかかる半田層によって、次のことを防止できることが分かった。すなわち、半田層および半田から形成された溶融物が、基板本体に施されたさらなる金属層を通して望ましくなく浸透するのを防止できることが分かった。提案されたチップは、簡単にかつコスト効率良く作ることができる。この目的に必要なものは、少なくとも１つの界面が半田層内に形成されるように、半田層の作製中にコーティング法を中断することだけである。界面領域において半田層内に障壁が形成され、この障壁は、半田および部分的に溶融した半田層から形成された溶融物がチップ本体の方向に進むのをブロックする。その結果として、チップ本体に接して設けられたさらなる金属層と溶融物の接触は生じないか、または非常に小さな範囲にのみ生じる。したがって、かかる接触によって引き起こされるような、層集合体内の空隙および／または孔の望ましくない形成が、確実にかつ信頼性をもって回避できる。提案されたチップは、特に、チップが２００〜２５０℃の範囲の温度に繰り返しさらされるかかる製造プロセスにおいて、高いプロセス信頼性によって特徴付けられる。
本発明の有利な一構成によれば、層集合体のベース層は、チップ本体に接していて、アルミニウムから実質的に形成される。ベース層は、層集合体をチップ本体に連結する。
さらなる有利な構成によれば、半田層とベース層との間に設けられる第１の中間層が、ＴｉもしくはＣｒまたはＴｉとＷとの合金から実質的に形成される。第１の中間層は、この中間層に施される半田層の接合を促進する。第１の中間層は、さらに、半田および半田層から形成された溶融物に対する障壁となる。
本発明のさらなる構成によれば、貴金属層と半田層との間に第２の中間層を設けることができ、前記第２の中間層は、Ｔｉから実質的に形成される。さらなる中間層は、プロセス信頼性のさらなる改善に寄与する。
チップ本体を作るために用いられる半導体材料は、次の材料、すなわちＳｉ、ＳｉＣ、ＳｉＧｅ、ＧａＡｓの１つから実質的に形成することができる。
本発明のさらなる有利な構成によれば、半田層を形成する結晶の平均結晶サイズが、界面から垂直に離れる少なくとも一方向に最初は増大しているように準備される。この場合に、平均結晶サイズの増大は、急激なものか、さもなければおおむね連続的にすることができる。さらなる構成によれば、半田層を形成する結晶の平均結晶サイズは、さらなる金属層に対する境界に位置する接触領域から界面に向かう方向に最初は増大している。すなわち、平均結晶サイズは、有利なことに界面と接触領域との間で最大である。半田層内に複数の界面が形成される場合には、平均結晶サイズはまた、２つの連続する界面間で最大であることができる。本発明の意味内では、用語「最大」または「最小」は、相対的な最大または最小としてそれぞれ理解される。すなわち、例えば、平均粒度等の複数の最大が、界面に垂直な半田層内で生じ得る。
界面は、例えばミクロ構造では不連続な水平であり、これは、例えば走査電子顕微鏡を用いて観察することができる。ミクロ構造は、界面領域の少なくとも一方の側において比較的小さな平均結晶サイズを有する。さらに、半田層に含まれる孔の頻度は、界面領域において最大である。孔は、特に、半田層内の熱伝導性が、いずれの場合にも１つまたは複数の界面において最小であるという事実に寄与する。
さらなる有利な構成によれば、半田層が、ＮｉまたはＮｉ／Ｖ合金から実質的に形成されるように準備される。しかしながら、半田層が、異なる金属から作製された少なくとも２つの層を有し、これらの金属が、次の群、すなわちＮｉ、Ｔｉ、Ｗ、またはＮｉ／Ｖ合金から選択されることがあってもよい。
有利なことに、半田層の厚さは、０．７〜１．２μｍ、好ましくは０．８〜１．０μｍである。したがって、半田層は、先行技術に従ってこれまで用いられ、かつ非中断コーティング動作で作製される半田層とほぼちょうど同じ厚さで具現される。先行技術による半田層の場合とほぼ同じ層厚にもかかわらず、本発明による半田層は、半田層および半田から形成された溶融物の浸透に対して、かなり改善された耐性を有する。
半田層および／またはさらなる金属層を作るための物理的コーティング法は、ＰＶＤまたはスパッタリング法が好都合である。好ましくは、スパッタリング法は、特に、半田層を作るために用いられる。本発明による半田層の作製中に、スパッタリング法は、少なくとも１つの境界層、好ましくは複数の境界層を作るために、それぞれの場合に１〜６０秒間、中断される。スパッタリング法の中断中に、前に堆積された層が冷却される。冷却は、３０〜１００℃の範囲、好ましくは４０〜８０℃の範囲である。冷却ゆえに、続く界面領域で結晶成長の低下が生じる。
本発明は、さらにチップ−基板複合アセンブリを提案するが、このアセンブリでは、本発明によるチップは、半田層に接続された半田によって基板に接続される。この場合に、半田は、半田層へと結合する。半田接続部の作製中に、半田層は部分的に溶融する。金属間化合物が、半田と半田層との間に生じる。例として、この場合に、ＳｎおよびＡｇの合金が、半田として用いられる。この合金は、半田ペーストの成分であってもよい。基板は、金属板、特にヒートシンクであってもよい。
基板はまた、ＤＣＢ基板であってもよい。「ＤＣＢ基板」は、「直接銅接合」基板であるが、この基板は、先行技術によって周知であり、その表面上に銅層が設けられる。チップ−基板複合アセンブリの場合には、半田は、ＤＣＢ基板上に設けられた銅層に接している。かかる基板は、特に電力半導体モジュールを作るために先行技術に従って用いられる。この場合に、自身の上に金属化が施されたかまたは層集合体を備えたチップは、ＤＣＢ基板上に設けられた銅層に半田付けによって接続される。
本発明の例示的な実施形態を、以下で図面に関連してより詳細に説明する。
チップ−ＤＣＢ複合アセンブリを作るための配列を貫いた概略的な層図を示す。 図１による詳細図を示す。
図１は、自身の上にチップが配置されたＤＣＢ基板を貫いた層図を示し、この場合に、半田ペーストが、チップとＤＣＢ基板との間に設けられている。ＤＣＢ基板を備えたチップの固定複合アセンブリは、熱を供給することによって、かかる配列から作ることができる。
図１において、参照符号１によって一般的に示されたチップ本体は、例えばＳｉから作製される。前記チップ本体の一面において金属化が行われるが、前記金属化は、参照符号２によって一般的に示された層集合体から形成される。層集合体２は、例えば、スパッタリング法によって作製された複数の金属層からなる。ベース層３が、Ａｌから実質的に形成される。それに接して堆積される第１の中間層４は、実質的にＴｉＷ合金からなることができる。複数の層（本明細書では図示せず）からなる半田層５が、第１の中間層４に接して堆積される。これらの層のそれぞれは、ＮｉまたはＮｉＶ合金から作ることができる。例えばＡｇ、Ａｕ、ＰｔまたはＰｄから作製できる貴金属層が、参照符号６によって示されている。
半田層５と貴金属層６との間に、第２の中間層（本明細書では図示せず）を組み込むことができる。例えば、第２の中間層は、Ｔｉから作ることができる。
半田ペーストが、参照符号７によって示されており、前記半田ペーストには、ＳｎおよびＡｇから形成された合金で作製された半田が実質的に含まれる。
ＤＣＢ基板が、参照符号８によって一般的に示されている。例えばＡｌ２Ｏ３で作製された基板本体９に接して、銅層１０が、前記基板本体の下側および上側にそれぞれ設けられている。
図２は、半田層５の詳細図を示す。下部接触領域が、参照符号Ｋ１によって示され、上部接触領域が、参照符号Ｋ２によって示されている。第１の層Ｓ１は、第１の接触領域Ｋ１および第１の界面Ｇ１で境界を定められ、第２の層Ｓ２は、第１の界面Ｇ１およびまた第２の界面Ｇ２で境界を定められ、第３の層Ｓ３は、第２の界面Ｇ２およびまた第２の接触領域Ｋ２で境界を定められる。
図２から分かるように、平均結晶サイズは、界面Ｇ１とＧ２との間、または界面Ｇ１もしくはＧ２と、隣接する接触領域Ｋ１もしくはＫ２との間のほぼ中央領域よりも、界面Ｇ１、Ｇ２の領域においてより小さい。さらに、孔Ｐの頻度は、特に界面Ｇ１、Ｇ２の領域において最大である。特に、界面Ｇ１、Ｇ２の領域に形成された結晶は、界面Ｇ１、Ｇ２と垂直に、柱状またはファイバ形状に延伸することができる。対照的に、界面Ｇ１、Ｇ２から少し離れて位置する結晶は、再結晶構造を有することができる。しかしながら、それらはまた、柱状に具現することができる。この場合には、層Ｓ１、Ｓ２、Ｓ３は、好都合にも同じ金属、例えばＮｉまたはＮｉＶ合金で作製される。しかしながら、１つまたは複数の層Ｓ１、Ｓ２、Ｓ３を異なる金属で作ることも可能である。
図２に示す構造は、例えばスパッタリング法によって実現することができる。界面Ｇ１、Ｇ２を作るために、スパッタリング法は、例えば２０〜５０秒の間、適切に中断される。この場合には、そのポイントまで堆積された層Ｓ１、Ｓ２またはＳ３は、例えば、４０〜７０℃の範囲の温度近くで冷却することができる。
スパッタリング法は、続いて、前の層Ｓ１、Ｓ２の堆積中と同じ条件下で継続される。
半田層５を形成する層Ｓ１、Ｓ２、Ｓ３の厚さは、０．２〜０．４μｍの範囲が好都合である。１つの特に有利な構成によれば、半田層５は、０．２５〜０．３５μｍの厚さをそれぞれ有する３つの層Ｓ１、Ｓ２、Ｓ３から形成される。
１ チップ本体
２ 層集合体
３ ベース層
４ 第１の中間層
５ 半田層
６ 貴金属層
７ 半田
８ ＤＣＢ基板
９ 基板本体
１０ 銅層
Ｇ１ 第１の界面
Ｇ２ 第２の界面
Ｋ１ 第１の接触層
Ｋ２ 第２の接触層
Ｐ 孔
Ｓ１ 第１の層
Ｓ２ 第２の層
Ｓ３ 第３の層

Claims (15)

  1. 半田接続部を作るための層集合体（２）が、半導体材料から形成されたチップ本体（１）の一面に設けられ、前記層集合体（２）が、一層が他の層の上に重なりかつ物理的コーティング法によって作製される複数の金属層（３、４、５、６）から形成され、半田付け可能な半田層（５）が前記層集合体（２）の表面に位置する貴金属層（６）と前記チップ本体（１）との間に設けられるチップにおいて、
    前記半田層（５）が、前記コーティング法の中断によって形成される少なくとも１つの界面（Ｇ１、Ｇ２）を有することを特徴とするチップ。
  2. 前記チップ本体（１）に接する前記層集合体（２）のベース層（３）が、アルミニウムから実質的に形成されている、請求項１に記載のチップ。
  3. 前記半田層（５）と前記ベース層（３）との間に設けられた第１の中間層（４）が、ＴｉもしくはＣｒ、またはＴｉとＷの合金から実質的に形成されている、請求項１または２に記載のチップ。
  4. 前記貴金属層（６）と前記半田層（５）との間に設けられて第２の中間層が、Ｔｉから実質的に形成されている、請求項１〜３のいずれか一項に記載のチップ。
  5. 前記半導体材料が、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＧａＡｓの１つから実質的に形成されている、請求項１〜４のいずれか一項に記載のチップ。
  6. 前記半田層（５）を形成する結晶の平均結晶サイズが、前記界面（Ｇ１、Ｇ２）から垂直に離れる少なくとも一方向に最初は増大している、請求項１〜５のいずれか一項に記載のチップ。
  7. 前記半田層（５）を形成する結晶の平均結晶サイズが、さらなる金属層に対する境界に位置する接触領域（Ｋ１、Ｋ２）から前記界面（Ｇ１、Ｇ２）に向かう方向に最初は増大している、請求項１〜６のいずれか一項に記載のチップ。
  8. 前記半田層（５）に含まれる孔（Ｐ）の頻度が、前記界面（Ｇ１、Ｇ２）の領域で最大である、請求項１〜７のいずれか一項に記載のチップ。
  9. 前記半田層（５）が、ＮｉまたはＮｉ／Ｖ合金から実質的に形成されている、請求項１〜８のいずれか一項に記載のチップ。
  10. 前記半田層（５）が、Ｎｉ、Ｔｉ、Ｗ、またはＮｉ／Ｖ合金から選択される異なる金属から作製された少なくとも２つの層を有する、請求項１〜９のいずれか一項に記載のチップ。
  11. 前記半田層（５）の厚さが、０．７〜１．２μｍ、好ましくは０．８〜１．０μｍである、請求項１〜１０のいずれか一項に記載のチップ。
  12. 前記物理的コーティング法が、ＰＶＤまたはスパッタリング法である、請求項１〜１１のいずれか一項に記載のチップ。
  13. 請求項１〜１２のいずれか一項に記載のチップが前記半田層（５）に接続された半田（７）によって基板（８）に接続されている、チップ−基板複合アセンブリ。
  14. 前記基板（８）がＤＣＢ基板であり、前記半田（７）が、前記ＤＣＢ基板上に設けられた銅層（１０）に接している、請求項１３に記載のチップ−基板複合アセンブリ。
  15. 前記半田（７）が、ＳｎおよびＡｇから実質的に形成された合金から作られている、請求項１３または１４に記載のチップ−基板複合アセンブリ。
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