JP2011066429A - センサデバイス及びその製造方法 - Google Patents
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Abstract
【解決手段】センサデバイスは、複数のピエゾ素子231,232と、複数の接続パッド261〜265と、ピエゾ素子231,232と電気的に接続された上層配線240、241と、上層配線240及び241に接続された下層配線251及び252と、下層配線251及び252に対して垂直方向に交差する上層配線242〜244と、上層配線242〜244の下層の下層配線253〜257があり、下層配線253〜257の他端部の上層には、絶縁層を介して接続パッド261〜265が形成される。
【選択図】図2
Description
図1は、本実施の形態に係る加速度センサ200の全体構成を示す平面図である。図2は、図1に示す拡大領域Aの部分の構成を示す平面図である。図3は、図2に示すA−A線から見た断面を示す図である。
次に、図1〜図3に示した加速度センサ200の製造方法について、図4及び図5を参照して説明する。図4(A)〜(D)は、主に図2のA−A線により図3に示した加速度センサ200のピエゾ抵抗素子、下層配線及び上層配線部分の断面構成に基づいて、その製造工程を説明するための図である。図5(A)〜(D)は、主に図1に示した素子領域202部分をB−B線から見た断面構成に基づいて、その製造工程を説明するための図である。
本実施の形態では、基板201として、例えば、シリコン膜310、酸化シリコン膜320、シリコン基板330を積層したSOI基板201を用意する。シリコン膜310は、図1に示した錘接合部210、可撓部211〜214及びフレーム部215を構成する層である。酸化シリコン膜320は、シリコン膜310とシリコン基板330とを接合する層であり、かつエッチングストッパ層として機能する層である。シリコン基板330は、錘部(図示せず)と図1に示したフレーム部215を構成する層である。SOI基板201は、SIMOXないし、貼り合せ法等により作成される。SOI基板201では、シリコン膜310、シリコン酸化膜320、シリコン基板330の厚みは、例えば、それぞれ、5μm、2μm、600μmであるものとする。加速度センサ200の外周は、例えば、2mm×2mmであるものとする。なお、これらの寸法は限定されない。
次に、SOI基板201のシリコン膜310側にピエゾ抵抗素子に対応する不純物を拡散させるための拡散用マスクを形成する。拡散用マスクの材料としては、例えば、シリコン窒化膜(Si3N4)やシリコン酸化膜(SiO2)などを用いることができる。ここでは、シリコン酸化膜をシリコン膜全面に熱酸化あるいはプラズマCVD法により成膜した後、シリコン窒化膜を成膜し、シリコン窒化膜上に、ピエゾ抵抗素子に対応するレジストパターン(図示せず)を形成し、シリコン窒化膜、シリコン酸化膜にピエゾ抵抗素子に対応する開口をRIE(Reactive Ion Etching)及び熱リン酸などのウェットエッチングにより形成する。次に、拡散用マスクを用いてピエゾ抵抗素子をイオン注入法により形成する。この結果、図4(B)に示すように、表面の不純物の拡散濃度を所定の拡散濃度(例えば、1×1017〜1×1019atms/cm3、好ましくは1×1018atms/cm3)に調整したピエゾ抵抗素子231を形成することができる。
次に、ピエゾ抵抗素子拡散用マスクをエッチング等により除去した後、上述のピエゾ抵抗素子拡散用マスクの形成と同様に、シリコン膜310側に下層配線に対応する拡散用マスクのレジストパターンを形成する。そして、上述の熱拡散法によりシリコン膜310側に下層配線に対応する不純物を拡散させる。この結果、図4(B)に示すように、表面の不純物の拡散濃度を所定の拡散濃度(例えば、1×1019〜1×1021atms/cm3)に調整した下層配線251,253,254を形成することができる。
次に、シリコン膜310上に絶縁層270を形成する。例えば、シリコン膜310の表面を熱酸化あるいはプラズマCVD法などを用いて、絶縁層270としてSiO2層を形成する。絶縁層270上にレジストをマスクとしたRIEによって、図3に示したコンタクトホール240a,240b,242a,242b,261aを形成する。これらのコンタクトホール240a,240b,242a,242b,261aは、図2に示したピエゾ抵抗素子231、上層配線204,242、下層配線251,253のレイアウトに対応するものである。すなわち、この時点におけるコンタクトホールの形成は、予め加速度センサ内部の配線レイアウトが決定されていることを前提としている。なお、予め加速度センサ内部の配線レイアウトが決定されていない場合は、後述するように、加速度センサ200に接続される外部回路等が決定した時点で配線レイアウトを決定して、最後にコンタクトホールと上層配線を形成するようにしてもよい。
シリコン膜310をシリコン酸化膜320の上面が露出するまでRIEなどによりエッチングを行い、図4(D)に示す開口216を形成して、図1に示すフレーム部215、錘接合部210、可撓部211〜214を画定する。なお、この工程の前に、上述の絶縁層およびコンタクトホールの形成(図4(C)参照)において、絶縁層270には、同時にコンタクトホール232a,234a,234b,236a,236b,238a,238b,241aが形成されている。
フレーム部331の内枠に沿った開口を有するマスクを用いて、シリコン基板330をエッチングしてギャップ360を形成する。ギャップ360は、錘部332が下方(ガラス基板側)へ変位するために必要な間隔である。例えば、5〜10μmである。ギャップ360の値は、センサのダイナミックレンジに応じて適宜設定することができる。
次に、フレーム部331、錘部332を画定するためのマスクをシリコン基板330の下面に形成する。このマスクを用いてシリコン基板330をシリコン酸化膜320の下面が露出するまでエッチングを行なう。エッチングにはDRIE(Deep Reactive Ion Etching)を用いるのが好ましい。
エッチングストッパとして用いた部分の不要なシリコン酸化膜をRIEあるいはウェットエッチングにより除去する。これにより、シリコン酸化膜320は、フレーム部215とフレーム部331、錘接合部210と錘部332の間に存在することとなる。
次に、図1に示した第1下層配線群205A及び第2下層配線群205Bに対応する第1上層配線群204A及び第2上層配線群204Bと、接続パッド206を形成する。第1上層配線群204A及び第2上層配線204Bと、接続パッド206は、Al,Al−Si,Al−Ndなどの金属材料をスパッタ法などにより成膜し、それをパターニングすることで得られる。図4(D)では、下層配線251,253,254に対応する上層配線240,242と接続パッド261を形成した場合を示す。図5(D)では、ピエゾ抵抗素子232,234,236,238間を接続する第1上層配線群204Aを形成した場合を示す。なお、上層配線240及び第1上層配線群204Aとピエゾ抵抗素子231,232,234,236,238の間でオーミックコンタクトを形成するために、熱処理を施す。なお、上層配線240,242及び第1上層配線群204A上に保護膜としてシリコン窒化膜(Si3N4)などの膜を設けてもよい。また、第2上層配線群204Bも同様に形成し、第2上層配線群204B上にも保護膜としてシリコン窒化膜(Si3N4)などの膜を設けてもよい。保護膜を形成する場合は、接続パッド206上にも保護膜が形成されるが、この保護膜形成後に接続パッド206上の保護膜を開口して、接続パッド206と外部回路や外部ICと電気的に接続する接続点を形成するようにしてもよい。
次に、センサ本体300と支持基板370とを接合する。支持基板370の材料としてガラスを用いる場合には、Naイオンなどの可動イオンを含む、いわゆるパイレックス(登録商標)ガラスであって、SOI基板201との接合には陽極接合を用いる。なお、陽極接合時の静電引力により錘部332が支持基板370の上面にスティッキングするのを防ぐために、ガラス基板370の上面にスパッタ法によりCrなどのスティッキング防止膜(図示せず)を形成しておいてもよい。これによりセンサ本体300とガラス基板370が接合され、加速度センサ200が構成される。
上記実施の形態では、図4(C)で説明したように絶縁層の形成後にコンタクトホールを形成する場合を示したが、コンタクトホールは、センサデバイスの製造工程の後半、例えば、図5(C)において説明した不要なシリコン酸化膜を除去した後に形成するようにしてもよい。この例について図7(A)〜(D)を参照して説明する。図7(A)及び(C)は図2のA−A線に対応する断面図であり、(A)は絶縁層270の形成工程を示す図、(C)はコンタクトホール及び上層配線の形成工程を示す図である。図7(B)及び(D)は図1のB−B線に対応する断面図であり、(B)は絶縁層270の形成工程を示す図、(D)はコンタクトホール及び上層配線の形成工程を示す図である。
上述の図4(C)及び図5(A)で説明した工程と同様に、シリコン膜310の表面を熱酸化あるいはプラズマCVD法などを用いて、絶縁層270としてSiO2層を形成する。この場合、コンタクトホールは形成しない。
上述の図5(D)で説明したガラス基板を接合する前に、絶縁層270上にコンタクトホールを形成し、続いて上層配線を形成する。上述の図4(C)及び図5(A)で説明した工程と同様に、絶縁層270上にレジストをマスクとしたRIEによって、図3に示したコンタクトホール240a,240b,242a,242b,261aを形成する。これらのコンタクトホール240a,240b,242a,242b,261aは、図2に示したピエゾ抵抗素子231、上層配線204,242、下層配線251,253のレイアウトに対応するものである。また、同時に絶縁層270上にレジストをマスクとしたRIEによって、コンタクトホール232a,234a,234b,236a,236b,238a,238b,241aを形成する。続いて、上述の図4(D)及び図5(D)で説明した工程と同様に、第1上層配線群204A及び第2上層配線群204Bを、Al,Al−Si,Al−Ndなどの金属材料をスパッタ法などにより成膜し、それをパターニングする。図7(C)では、下層配線251,253,254に対応する上層配線240,242を形成した場合を示す。図7(D)では、ピエゾ抵抗素子232,234,236,238間を接続する第1上層配線群204Aを形成した場合を示す。なお、上層配線240及び第1上層配線群204Aとピエゾ抵抗素子231,232,234,236,238の間でオーミックコンタクトを形成するために、熱処理を施す。なお、上層配線240,242及び第1上層配線群204A上に保護膜としてシリコン窒化膜(Si3N4)などの膜を設けてもよい。また、第2上層配線群204Bも同様に形成し、第2上層配線群204B上にも保護膜としてシリコン窒化膜(Si3N4)などの膜を設けてもよい。
上記実施の形態では、図1に示したように複数の接続パッド206を基板201の右辺部に配置する例を示したが、この配置に限定するものではなく、例えば、図8に示すように、基板201の上辺部と右辺部に配置するようにしてもよい。なお、図8に示す加速度センサ200では、図1に示した加速度センサ200と同一の構成部分に同一符号を付している。
上記実施の形態では、図4(D)及び図5(D)に示したように、一層構造の絶縁層270にコンタクトホールを形成し、この絶縁層270の上層に上層配線204A,204B等を形成する場合を示したが、この構造に限定するものではなく、例えば、図9に示すような構造にしてもよい。図9は、絶縁層、下層配線及び上層配線の構造変更例の断面を示す図である。
Claims (12)
- 素子配置領域を有する基板と、
前記素子配置領域に配置された複数のピエゾ素子と、
前記素子配置領域を除く前記基板上に配置された複数の接続パッドと、
前記基板上に配置され前記複数のピエゾ素子と電気的に接続された複数の第1配線と、
前記基板上に前記複数の第1配線より下層に配置され前記複数の第1配線と電気的に接続された複数の第1拡散配線と、
前記基板上に前記複数の第1拡散配線と同層に配置され前記複数の接続パッドと電気的に接続された複数の第2拡散配線と、
前記第1配線、前記第1拡散配線及び前記第2拡散配線が配置された層と異なる層に前記複数の第1拡散配線及び前記複数の第2拡散配線と交差するように配置された複数の第2配線と、
前記複数の第1拡散配線及び前記複数の第2拡散配線と前記複数の第2配線との間に配置され、前記複数の第1拡散配線及び前記複数の第2拡散配線と前記複数の第2配線とが交差する位置に複数の貫通孔が配置された絶縁層と、を備えることを特徴とするセンサデバイス。 - 前記複数の第2配線は、第2配線毎に前記複数の第1拡散配線の各一端部及び前記複数の第2拡散配線の各一端部と交差する複数の交差部を有し、
前記絶縁層は、前記複数の交差部に前記貫通孔を配置し、
前記複数の貫通孔を選択して前記複数の第1拡散配線と前記複数の第2拡散配線と前記複数の第2配線とを電気的に相互に接続する位置を変更し、前記複数のピエゾ素子と前記複数の接続パッドとの間を電気的に相互に接続する配線パターンを変更することを特徴とする請求項1記載のセンサデバイス。 - 前記複数の第2配線は、第2配線毎に前記複数の第1拡散配線の各一端部及び前記複数の第2拡散配線の各一端部と異なる位置で交差する複数の交差部を有し、
前記絶縁層の複数の貫通孔は、前記第2配線毎に異なる位置の前記交差部に配置されたことを特徴とする請求項2記載のセンサデバイス。 - 前記複数の接続パッドは、前記素子配置領域を除く前記基板上の複数の領域に配置され、
前記複数の第2拡散配線は、前記複数の領域に配置された前記複数の接続パッドと電気的に接続され、
前記複数の第2配線は、前記複数の第1拡散配線及び前記複数の第2拡散配線と交差するように配置されたことを特徴とする請求項1記載のセンサデバイス。 - 前記複数の接続パッドは、前記素子配置領域を除く前記基板上の周辺領域全体に配置され、
前記複数の第2拡散配線は、前記周辺領域全体に配置された前記複数の接続パッドと電気的に接続され、
前記複数の第2配線は、前記複数の第1拡散配線及び前記複数の第2拡散配線と交差するように配置されたことを特徴とする請求項1記載のセンサデバイス。 - 前記複数の接続パッドは、前記複数のピエゾ素子が有する接続端子数よりも多く配置されたことを特徴とする請求項1又は5記載のセンサデバイス。
- 複数のピエゾ素子を配置する素子配置領域と、前記素子配置領域を除く領域に配置された複数の接続パッドと、を有する基板を備えるセンサデバイスの製造方法であって、
前記基板上に前記複数のピエゾ素子と電気的に接続する複数の第1配線を形成し、
前記基板上に前記複数の第1配線より下層に前記複数の第1配線と電気的に接続する複数の第1拡散配線を形成し、
前記基板上に前記複数の第1拡散配線と同層に前記複数の接続パッドと電気的に接続する複数の第2拡散配線を形成し、
前記第1拡散配線及び前記第2拡散配線が形成された層と異なる層に前記複数の第1拡散配線及び前記複数の第2拡散配線と交差するように複数の第2配線を形成し、
前記複数の第1拡散配線及び前記複数の第2拡散配線と前記複数の第2配線との間に絶縁層を形成し、
前記複数の第1拡散配線及び前記複数の第2拡散配線と前記複数の第2配線とが交差する位置に対応して前記絶縁層に複数の貫通孔を形成し、
前記複数の貫通孔を選択して前記複数の第1拡散配線と前記複数の第2拡散配線と前記複数の第2配線とを電気的に相互に接続する位置を変更し、前記複数のピエゾ素子と前記複数の接続パッドとの間を電気的に相互に接続する配線パターンを変更することを特徴とするセンサデバイスの製造方法。 - 前記複数の第2配線は、第2配線毎に前記複数の第1拡散配線の各一端部及び前記複数の第2拡散配線の各一端部と交差する複数の交差部を有するように形成し、
前記複数の交差部に対応する位置の前記絶縁層に前記複数の貫通孔を形成し、
前記複数の貫通孔を選択して前記複数の第1拡散配線と前記複数の第2拡散配線と前記複数の第2配線とを電気的に相互に接続する位置を変更し、前記複数のピエゾ素子と前記複数の接続パッドとの間を電気的に相互に接続する配線パターンを変更することを特徴とする請求項7記載のセンサデバイスの製造方法。 - 前記複数の第2配線は、第2配線毎に前記複数の第1拡散配線の各一端部及び前記複数の第2拡散配線の各一端部と異なる位置で交差する複数の交差部を有するように形成し、
前記異なる位置で交差する複数の交差部に対応する位置の前記絶縁層に前記複数の貫通孔を形成したことを特徴とする請求項7記載のセンサデバイスの製造方法。 - 前記素子配置領域を除く前記基板上の複数の領域に前記複数の接続パッドを形成し、
前記複数の領域に形成された前記複数の接続パッドと電気的に接続するように前記複数の第2拡散配線を形成し、
前記複数の第1拡散配線及び前記複数の第2拡散配線と交差するように前記複数の第2配線を形成したことを特徴とする請求項7記載のセンサデバイスの製造方法。 - 前記素子配置領域を除く前記基板上の周辺領域全体に前記複数の接続パッドを形成し、
前記周辺領域全体に形成された前記複数の接続パッドと電気的に接続するように前記複数の第2拡散配線を形成し、
前記複数の第1拡散配線及び前記複数の第2拡散配線と交差するように前記複数の第2配線を形成したことを特徴とする請求項7記載のセンサデバイスの製造方法。 - 前記複数のピエゾ素子が有する接続端子数よりも多く前記複数の接続パッドを形成したことを特徴とする請求項7又は11記載のセンサデバイスの製造方法。
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