JP2011061102A - Display device - Google Patents

Display device Download PDF

Info

Publication number
JP2011061102A
JP2011061102A JP2009211200A JP2009211200A JP2011061102A JP 2011061102 A JP2011061102 A JP 2011061102A JP 2009211200 A JP2009211200 A JP 2009211200A JP 2009211200 A JP2009211200 A JP 2009211200A JP 2011061102 A JP2011061102 A JP 2011061102A
Authority
JP
Japan
Prior art keywords
film
display device
contact
electrode
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009211200A
Other languages
Japanese (ja)
Other versions
JP5352391B2 (en
Inventor
Masatoshi Wakagi
政利 若木
Haruhiko Asanuma
春彦 浅沼
Takuya Takahashi
卓也 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Hitachi Displays Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Displays Ltd filed Critical Hitachi Displays Ltd
Priority to JP2009211200A priority Critical patent/JP5352391B2/en
Publication of JP2011061102A publication Critical patent/JP2011061102A/en
Application granted granted Critical
Publication of JP5352391B2 publication Critical patent/JP5352391B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin-film transistor improved in a mobility characteristic and productivity, and to provide a high-performance display device using the same. <P>SOLUTION: This display device includes a thin-film transistor including, on a substrate, a gate electrode, a gate insulation film, a semiconductor film, a contact film, and a pair of electrodes functioning as a source electrode and a drain electrode, wherein the contact film is located between the semiconductor film and the source electrode or the drain electrode. In the display device, the contact film contains Si as a main constituent, and the peak of concentration of group III or group V impurities in the contact film is separated from an interface between the contact film, and the source electrode and the drain electrode by 3 nm or more, or the concentration of the impurities is increased on the semiconductor film side. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、表示装置に関し、特に、薄膜トランジスタを有する表示装置に関する。   The present invention relates to a display device, and more particularly to a display device having a thin film transistor.

薄膜トランジスタは、スイッチング素子として多くの機器に適用されている。例えば、マトリクス状に並んだ各画素を駆動する液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置などに組み込まれている。近年、このような表示装置は低消費電力、高コントラスト比、低コストの実現のため、薄膜トランジスタの高性能化や微細化、製造プロセスの簡略化などの開発が求められている。   Thin film transistors are applied to many devices as switching elements. For example, it is incorporated in a liquid crystal display device or an organic EL (Electro Luminescence) display device that drives pixels arranged in a matrix. In recent years, in order to realize such low power consumption, high contrast ratio, and low cost, such display devices are required to be developed such as high performance and miniaturization of a thin film transistor and simplification of a manufacturing process.

薄膜トランジスタは、チャネルが形成される半導体膜を有し、この半導体膜には、工程の簡便さ、大面積対応の容易さの観点から、非晶質Ｓｉ膜が主に用いられている。また、最近では、微結晶Ｓｉ膜などの適用も検討されている。これらの半導体とソース及びドレイン電極の接続のため、半導体とこれらの電極の間にＰ（燐）などの不純物をドープしたＳｉ膜（コンタクト膜）を挿入する構成が採用されている。   The thin film transistor has a semiconductor film in which a channel is formed, and an amorphous Si film is mainly used as the semiconductor film from the viewpoint of simplicity of process and easy handling of a large area. Recently, application of a microcrystalline Si film or the like has also been studied. In order to connect these semiconductors to the source and drain electrodes, a configuration is adopted in which a Si film (contact film) doped with an impurity such as P (phosphorus) is inserted between the semiconductor and these electrodes.

コンタクト膜には、電極と半導体膜の接続を良好にし、薄膜トランジスタのオン電流を増大すると同時に、逆極性のキャリアの半導体への注入を防止し、オフ電流を低減する働きがある。このため、コンタクト膜中のＰなどの不純物濃度の分布制御は重要な技術になる。なお、本願発明に関連する先行技術文献としては、以下のものがある。   The contact film has a function of improving the connection between the electrode and the semiconductor film, increasing the on-state current of the thin film transistor, and at the same time preventing the injection of carriers of reverse polarity into the semiconductor and reducing the off-state current. For this reason, control of the distribution of impurity concentrations such as P in the contact film is an important technique. As prior art documents related to the present invention, there are the following.

特開２００８−２５８３４５号公報JP 2008-258345 A 特開平７−５８３３４号公報Japanese Patent Laid-Open No. 7-58334

特許文献１及び２には、コンタクト膜中のＰなどの不純物濃度を半導体膜側で低減した構成が開示されている。特許文献１では、この構成を採用することにより、オン電流を増加しオフ電流を低減している。一方、特許文献２では、ニッケルシリサイドを含有する層をソース・ドレイン電極部に適用する構成で、ソース・ドレイン電極側のドーパント濃度を増加することにより、ニッケルシリサイド形成とコンタクト抵抗低減の両立を図っている。   Patent Documents 1 and 2 disclose a configuration in which the concentration of impurities such as P in the contact film is reduced on the semiconductor film side. In Patent Document 1, by adopting this configuration, the on-current is increased and the off-current is reduced. On the other hand, Patent Document 2 has a configuration in which a layer containing nickel silicide is applied to the source / drain electrode portion, and by increasing the dopant concentration on the source / drain electrode side, both nickel silicide formation and contact resistance reduction are achieved. ing.

しかし、ソース・ドレイン電極に適用する金属の種類や、薄膜トランジスタ形成プロセス、あるいは配向膜焼成プロセスによっては、金属シリサイドの形成や金属拡散が薄膜トランジスタ特性の劣化をひきおこすことがある。特に、銅など拡散性の高い材料を電極として適用する場合、拡散の抑制が重要な課題となる。   However, depending on the type of metal applied to the source / drain electrode, the thin film transistor formation process, or the alignment film baking process, the formation of metal silicide or metal diffusion may cause deterioration of thin film transistor characteristics. In particular, when a highly diffusible material such as copper is applied as an electrode, suppression of diffusion becomes an important issue.

そこで、本発明の目的は、ソース・ドレインの金属膜によるシリサイド形成の影響あるいは金属拡散の影響を低減できる薄膜トランジスタを提供し、表示特性の優れた表示装置を提供することとした。   Accordingly, an object of the present invention is to provide a thin film transistor capable of reducing the influence of silicide formation or metal diffusion caused by the source / drain metal film, and to provide a display device having excellent display characteristics.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。   Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

（１）ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及びドレイン電極との間に前記コンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜はＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度のピークが、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度のピークが、３ｎｍ以上離れていることを特徴とする。 (1) A gate electrode, a gate insulating film, a semiconductor film, a contact film, and a pair of electrodes functioning as a source electrode and a drain electrode are provided, and between the semiconductor film and the source electrode and the drain electrode A display device having a thin film transistor in which the contact film is disposed,
The contact film is a film containing Si as a main component. When the thin film transistor is of a p-channel conductivity type, the peak of group III impurity concentration in the contact film is present. When the thin film transistor is of an n-channel conductivity type, the contact is formed. The peak of Group V impurity concentration in the film is 3 nm or more apart.

（２）ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及び前記ドレイン電極との間に前記コンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜はＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度が、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度が、前記半導体膜側（前記コンタクト膜と前記半導体膜との界面側）で高くなっていることを特徴とする。 (2) A gate electrode, a gate insulating film, a semiconductor film, a contact film, and a pair of electrodes functioning as a source electrode and a drain electrode, and between the semiconductor film and the source electrode and the drain electrode A display device having a thin film transistor in which the contact film is disposed,
The contact film is a film containing Si as a main component. When the thin film transistor is of a p-channel conductivity type, the group III impurity concentration in the contact film is used. When the thin film transistor is of an n-channel conductivity type, the contact film is formed in the contact film. The group V impurity concentration is high on the semiconductor film side (interface side between the contact film and the semiconductor film).

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになる。   The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

本発明により、コンタクト膜中の不純物濃度（ドーパント濃度）をコンタクト膜とソース・ドレイン電極との界面から３ｎｍ以上離すこと、又はコンタクト膜中のドーパン濃度をコンタクト膜と半導体膜との界面側で高くすることにより、金属シリサイドの濃度あるいは拡散金属の濃度よりドーパント濃度が上回ることが可能になる。このため、金属シリサイド形成の影響あるいは金属拡散の影響を抑制することが可能となる。   According to the present invention, the impurity concentration (dopant concentration) in the contact film is separated from the interface between the contact film and the source / drain electrode by 3 nm or more, or the dopant concentration in the contact film is increased on the interface side between the contact film and the semiconductor film. By doing so, the dopant concentration can be higher than the concentration of metal silicide or the concentration of diffusion metal. For this reason, it becomes possible to suppress the influence of metal silicide formation or the influence of metal diffusion.

特に本発明の構成により、比抵抗が小さい銅などの拡散しやすい金属をソース・ドレイン配線に適用しやすくなる。また、コンタクト膜を薄膜化することが可能になる。コンタクト膜を薄膜化できると、特にバックチャネルエッチ型の薄膜トランジスタに適用する場合、半導体膜を薄くすることが可能となる。半導体膜を薄くすることにより、キャリアが半導体膜を縦断する際に生じる寄生抵抗を低減でき、ＴＦＴ移動度を向上することができる。   In particular, the structure of the present invention makes it easy to apply a metal having a low specific resistance such as copper, which is easily diffused, to the source / drain wiring. In addition, the contact film can be made thinner. If the contact film can be thinned, the semiconductor film can be thinned particularly when applied to a back channel etch type thin film transistor. By thinning the semiconductor film, parasitic resistance generated when carriers vertically traverse the semiconductor film can be reduced, and TFT mobility can be improved.

また、半導体膜に光が照射されるＴＦＴ構造においても、半導体膜薄膜化により、光リーク電流を低減することが可能である。さらに、微結晶Ｓｉ膜を半導体膜に適用する際には、従来の膜厚ではオフ電流が大きいという問題があったが、この場合も本発明の構成を適用し微結晶Ｓｉ膜を薄くすることによりオフ電流特性を改善することが可能となる。   Even in a TFT structure in which light is irradiated onto a semiconductor film, light leakage current can be reduced by reducing the thickness of the semiconductor film. Further, when the microcrystalline Si film is applied to the semiconductor film, there is a problem that the off-current is large at the conventional film thickness. In this case as well, the structure of the present invention is applied to make the microcrystalline Si film thin. As a result, the off-current characteristics can be improved.

また、バックチャネル部のコンタクト膜を酸化して高抵抗化する方法も適用できる。この場合、酸化するコンタクト膜を薄くすることにより処理時間を短縮することが可能になる。   Also, a method of increasing the resistance by oxidizing the contact film in the back channel portion can be applied. In this case, the processing time can be shortened by thinning the contact film to be oxidized.

本発明の構成は、半導体膜をＺｎＯやＩｎＧａＺｎＯ（ＩＧＺＯ）などの酸化物半導体とした場合にも適用できる。この場合、半導体膜へのソース・ドレイン金属への拡散低減のほかに、上記のバックチャネル部のコンタクト膜を酸化するプロセスを適用することにより、半導体膜のバックチャネル部の酸化によるオフ電流低減も可能になる。   The structure of the present invention can also be applied when the semiconductor film is an oxide semiconductor such as ZnO or InGaZnO (IGZO). In this case, in addition to reducing the diffusion of the source / drain metal into the semiconductor film, by applying the above-described process for oxidizing the contact film in the back channel part, the off-current can be reduced by oxidizing the back channel part of the semiconductor film. It becomes possible.

本発明の薄膜トランジスタを液晶表示装置や有機ＥＬ表示装置等の表示装置に適用することで高画質の表示装置を提供することが可能となる。   By applying the thin film transistor of the present invention to a display device such as a liquid crystal display device or an organic EL display device, a high-quality display device can be provided.

本発明の実施例１である逆スタガ型薄膜トランジスタの概略構成を示す断面図。1 is a cross-sectional view illustrating a schematic configuration of an inverted staggered thin film transistor that is Embodiment 1 of the present invention. Ｐ濃度ピークのソース・ドレイン電極からの距離とＴＦＴ移動度の関係を示す図。The figure which shows the relationship between the distance from the source / drain electrode of P concentration peak, and TFT mobility. 本発明の実施例１である逆スタガ型薄膜トランジスタの製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the reverse stagger type thin-film transistor which is Example 1 of this invention. 従来例のコンタクト膜中のＰ濃度分布を示す図。The figure which shows P concentration distribution in the contact film of a prior art example. 本発明のコンタクト膜中のＰ濃度分布の一例を示す図。The figure which shows an example of P density | concentration distribution in the contact film of this invention. 金属拡散の分布模式図。The distribution schematic diagram of metal diffusion. 本発明の実施例３である逆スタガ型薄膜トランジスタの概略構成を示す断面図。Sectional drawing which shows schematic structure of the reverse stagger type thin-film transistor which is Example 3 of this invention. 本発明の実施例３である逆スタガ型薄膜トランジスタの製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the reverse stagger type thin-film transistor which is Example 3 of this invention. 本発明の実施例４である正スタガ型薄膜トランジスタの概略構成を示す断面図。Sectional drawing which shows schematic structure of the positive stagger type thin-film transistor which is Example 4 of this invention. 本発明の実施例４である正スタガ型薄膜トランジスタの製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the positive staggered thin-film transistor which is Example 4 of this invention. 本発明の実施例５である液晶表示装置の概略構成を示す断面図。Sectional drawing which shows schematic structure of the liquid crystal display device which is Example 5 of this invention. 本発明の実施例６である有機ＥＬ表示装置の概略構成を示す断面図。Sectional drawing which shows schematic structure of the organic electroluminescent display apparatus which is Example 6 of this invention.

以下、図面を参照して本発明の実施例を詳細に説明する。
〔実施例１〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、図１−１、図１−２及び図２を用いて説明する。図１−１は、本発明の実施例１である逆スタガ型薄膜トランジスタの概略構成（主要構成部位）を示す断面図、図１−２はＰ濃度ピークのソース・ドレイン電極からの距離とＴＦＴ移動度の関係を示す図、図２は本発明の実施例１である逆スタガ型薄膜トランジスタの製造工程を示す断面図である。本実施例１では、逆スタガ型薄膜トランジスタに本発明を適用した例について説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[Example 1]
The structure and manufacturing method of the inverted staggered thin film transistor of this embodiment will be described with reference to FIGS. 1-1, 1-2, and 2. FIG. 1-1 is a cross-sectional view showing a schematic configuration (main components) of an inverted staggered thin film transistor that is Embodiment 1 of the present invention, and FIG. 1-2 is a graph showing a distance from a source / drain electrode of a P concentration peak and TFT movement. FIG. 2 is a sectional view showing a manufacturing process of an inverted staggered thin film transistor which is Embodiment 1 of the present invention. In Embodiment 1, an example in which the present invention is applied to an inverted staggered thin film transistor will be described.

図１−１に示すように、本実施例１の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑ１は、逆スタガ型であり、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ１は、主に、絶縁性基板１上に形成されたゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにしてゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４と平面的に重なるようにして半導体膜４上に形成され、ソース電極６及びドレイン電極７として機能する一対の電極と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くコンタクト膜５とを有する構成になっている。即ち、薄膜トランジスタＱ１は、絶縁性基板１上に、主に、ゲート電極２と、ゲート絶縁膜３と、半導体膜４と、コンタクト膜５と、ソース電極６及びドレイン電極７とが順次積層された構成になっている。   As shown in FIG. 1-1, the thin film transistor (TFT: Thin Film Transistor) Q1 of Example 1 is an inverted stagger type, and is formed on a transparent insulating substrate 1 as a substrate, for example. The thin film transistor Q1 mainly covers the gate electrode 2 formed on the insulating substrate 1, the gate insulating film 3 formed on the insulating substrate 1 so as to cover the gate electrode 2, and the gate electrode 2. The semiconductor film 4 formed on the gate insulating film 3 is formed on the semiconductor film 4 so that at least a part of each of the semiconductor film 4 overlaps the semiconductor film 4 in a plane, and functions as the source electrode 6 and the drain electrode 7. And a contact film 5 formed between each of the source electrode 6 and the drain electrode 7 and the semiconductor film 4 and acting as an ohmic contact film. That is, the thin film transistor Q1 has a gate electrode 2, a gate insulating film 3, a semiconductor film 4, a contact film 5, a source electrode 6 and a drain electrode 7 stacked in order on the insulating substrate 1. It is configured.

コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ１がｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ１がｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。この不純物をドーピングする際に、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。   The contact film 5 is doped with an impurity such as P (phosphorus). Impurities include group V such as P when thin film transistor Q1 is n-channel conductivity type (n-type TFT), and group III such as B (boron) when thin film transistor Q1 is p-channel conductivity type (p-type TFT). Can do. When doping this impurity, in the present invention, the peak value of the impurity concentration is located at a position 3 nm or more away from the source / drain electrode (interface between the contact film 5 and the source electrode 6 and drain electrode 7) toward the semiconductor film 4 side. It was set as the structure which has.

図１−２に不純物としてＰ（燐）をドープした場合のＰ濃度ピークのソース・ドレイン電極からの距離とＴＦＴ移動度の関係を示す。この図から、Ｐ濃度ピークのソース・ドレイン電極からの距離が２ｎｍ以下の場合、移動度が０．１ｃｍ２／Ｖｓ以下と低いのに対し、３ｎｍ以上では約１ｃｍ２／Ｖｓと高くなっていることがわかる。これは、後述するように、Ｐ濃度のピーク値が２ｎｍ以下の場合、ソース・ドレイン電極（ソース電極６，ドレイン電極７）の金属の拡散の影響を受けるのに対して、３ｎｍ以上とした場合、この影響をほぼ抑制できるためである。 FIG. 1-2 shows the relationship between the distance from the source / drain electrode of the P concentration peak and the TFT mobility when P (phosphorus) is doped as an impurity. From this figure, when the distance from the source / drain electrode of the P concentration peak is 2 nm or less, the mobility is as low as 0.1 cm 2 / Vs or less, while at 3 nm or more, it is as high as about 1 cm 2 / Vs. I understand that. As will be described later, when the peak value of the P concentration is 2 nm or less, it is affected by the metal diffusion of the source / drain electrodes (source electrode 6 and drain electrode 7), whereas it is 3 nm or more. This is because this effect can be substantially suppressed.

ソース電極６及びドレイン電極７は、絶縁性基板１上に形成された保護性絶縁膜８で覆われている。ソース電極６は、保護性絶縁膜８に形成されたコンタクトホール９を通して、保護性絶縁膜８上に形成された画素電極１０と電気的に接続されている。   The source electrode 6 and the drain electrode 7 are covered with a protective insulating film 8 formed on the insulating substrate 1. The source electrode 6 is electrically connected to a pixel electrode 10 formed on the protective insulating film 8 through a contact hole 9 formed in the protective insulating film 8.

次に、上記構成の薄膜トランジスタＱ１の製造について図２を用いて説明する。
まず、絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。 Next, the manufacture of the thin film transistor Q1 having the above configuration will be described with reference to FIG.
First, a metal film is formed on the insulating substrate 1 by a sputtering method or the like. Then, the gate electrode 2 is formed on the insulating substrate 1 by patterning the metal film by applying photolithography.

次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。ＳｉＮ膜の成膜には、ＰＥＣＶＤ法などを適用し、原料ガスとしてＳｉＨ４、ＮＨ３、Ｎ２などを用いる。ＳｉＯ２膜の成膜には、ＳｉＨ４、Ｎ２Ｏ、ＴＥＯＳ(Tetra Ethyl Ortho Silicate）などを原料ガスとして用いる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。 Next, the gate insulating film 3, the semiconductor film 4, and the contact film 5 are continuously formed using a film forming method such as PECVD. Examples of the gate insulating film 3 include a SiN (silicon nitride) film and a SiO 2 (silicon oxide) film. For forming the SiN film, a PECVD method or the like is applied, and SiH 4 , NH 3 , N 2 or the like is used as a source gas. For forming the SiO 2 film, SiH 4 , N 2 O, TEOS (Tetra Ethyl Ortho Silicate), or the like is used as a source gas. It is also possible to stack these films. Considering the threshold stability of TFT, stacked and SiN film in which the SiO 2 film single layer or SiO 2 film as an upper layer is preferable.

半導体膜４としては、微結晶Ｓｉ膜や非晶質Ｓｉ膜あるいはそれらの積層が適用できる。微結晶Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際には、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。 As the semiconductor film 4, a microcrystalline Si film, an amorphous Si film, or a laminate thereof can be applied. When the microcrystalline Si film is formed by PECVD, SiH 4 and H 2 mixture, SiF 4 and H 2 mixture, SiH 4 , SiF 4 and H 2 mixture, etc. can be applied as source gases. . A rare gas such as Ar or He may be added to these gases.

また、非晶質Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際も、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。この場合、ＳｉＨ４、ＳｉＦ４、Ｈ２や希ガスの流量を制御することにより非晶質Ｓｉ膜を成膜することが可能になる。 In addition, when the amorphous Si film is formed by PECVD, the raw material gases include SiH 4 and H 2 mixture, SiF 4 and H 2 mixture, SiH 4 and SiF 4 and H 2 mixture, and the like. Applicable. A rare gas such as Ar or He may be added to these gases. In this case, an amorphous Si film can be formed by controlling the flow rate of SiH 4 , SiF 4 , H 2 or a rare gas.

さらに、この上に、コンタクト膜５として例えばＰをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。Ｐ濃度分布については、下記の方法で制御できる。
まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜きＰＥＣＶＤ法を引き続き実施する。これにより、Ｐ濃度の高い層を形成できる。さらに、続けて、再度ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。 Further, a microcrystalline Si film or an amorphous Si film doped with P, for example, is used as the contact film 5, a source gas such as SiH 4 or SiF 4, and H 2 or rare gas added with PH 3 is used. It is formed by the PECVD method. The P concentration distribution can be controlled by the following method.
First, a microcrystalline Si film or an amorphous Si film doped with P is formed by a PECVD method using a source gas such as SiH 4 or SiF 4 and H 2 or a rare gas added with PH 3 . Next, in order to form a layer having a high P concentration, SiH 4 and SiF 4 are removed and the PECVD method is continued. Thereby, a layer with high P concentration can be formed. Further, by subsequently introducing again SiH 4 or SiF 4 , a microcrystalline Si film or an amorphous Si film doped with P is formed. The P concentration distribution described above can be formed by setting the thickness of this portion to 3 nm or more.

また、以下の方法でも、前述のＰ濃度分布を形成することができる。まず、半導体膜４に引き続いてＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法でＰ濃度の高い層を形成する。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。この構成では、Ｐ濃度が半導体膜界面側（半導体膜４との界面側）で高くなる構成となる。この構成の場合、ガス導入のシーケンスが簡略化できるためスループットを向上できる利点がある。また、この構成では、移動度の確保の観点から、不純物（Ｐ）をドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜の膜厚を５ｎｍ以上にすると、さらに好ましい。 The above-described P concentration distribution can also be formed by the following method. First, a layer having a high P concentration is formed by PECVD using H 2 to which PH 3 is added or a rare gas subsequently to the semiconductor film 4. Further, by subsequently introducing SiH 4 or SiF 4 again, a microcrystalline Si film or an amorphous Si film doped with P is formed. The P concentration distribution described above can be formed by setting the thickness of this portion to 3 nm or more. In this configuration, the P concentration is increased on the semiconductor film interface side (interface side with the semiconductor film 4). In the case of this configuration, there is an advantage that the throughput can be improved because the gas introduction sequence can be simplified. In this configuration, it is more preferable that the film thickness of the microcrystalline Si film or the amorphous Si film doped with the impurity (P) is 5 nm or more from the viewpoint of securing mobility.

以上、述べたようにＰ濃度ピークをＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法で形成することにより可能となる。この場合、この層の成膜速度は極めて低いため、本発明のように、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成するプロセスとの組み合わせが有効になる。 As described above, the P concentration peak can be formed by PECVD using H 2 added with PH 3 or a rare gas. In this case, since the deposition rate of this layer is extremely low, a combination with a process of forming a microcrystalline Si film doped with P or an amorphous Si film is effective as in the present invention.

次に、ホトリソグラフィ工程を適用して半導体膜４とコンタクト膜５を島状に加工する。（図２（ａ）参照）
次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜を成膜する。
その後、ホトリソグラフィ工程を適用し、図２（ｂ）に示すように、前記金属膜をパターンニングしてソース電極６及びドレイン電極７を形成する。 Next, the semiconductor film 4 and the contact film 5 are processed into an island shape by applying a photolithography process. (See Fig. 2 (a))
Next, a metal film serving as a constituent portion of a pair of electrodes (source electrode 6 and drain electrode 7) functioning as a source electrode and a drain electrode is formed by sputtering or the like.
Thereafter, a photolithography process is applied, and the metal film is patterned to form the source electrode 6 and the drain electrode 7 as shown in FIG.

この後、エッチングなどにより、ソース電極６及びドレイン電極７から露出するコンタクト膜５を選択的に除去する。また、別の方法としては、コンタクト膜５をＯ２プラズマ、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。 Thereafter, the contact film 5 exposed from the source electrode 6 and the drain electrode 7 is selectively removed by etching or the like. As another method, a method of oxidizing the contact film 5 with O 2 plasma, photo-oxidation, ozone hydroxylation, or the like to increase resistance can be applied. In this case, since the process time increases as the oxide film thickness increases, the film thickness of the contact film 5 is preferably set to 10 nm or less, preferably 8 nm or less, more preferably 6 nm or less.

次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図２（ｃ）に示す。 Next, a protective insulating film 8 is formed on the insulating substrate 1 by PECVD so as to cover the source electrode 6 and the drain electrode 7. As the protective insulating film 8, a SiN (silicon nitride) film, a SiO 2 (silicon oxide) film, or the like can be applied. These films are formed by the PECVD method or the like as described above.
Thereafter, a photolithography process is applied to form a contact hole 9 and the like that enable electrical contact between the source electrode 6 and an external device. Further, after forming an electrode film made of a metal film, an oxide conductive film or the like, a photolithography process is applied to pattern the electrode film to form the pixel electrode 10. The pixel electrode 10 is electrically connected to the source electrode 6 through the contact hole 9. The process so far is shown in FIG.

本実施例により、特性が良好で安定性に優れた薄膜トランジスタＱ１を形成できる。また、本実施例で形成した逆スタガ型の薄膜トランジスタＱ１では、基板側から半導体膜４に入射する光をゲート電極２で遮光できるため、光リーク電流も低減できる。   According to this embodiment, the thin film transistor Q1 having good characteristics and excellent stability can be formed. Further, in the inverted staggered thin film transistor Q1 formed in this embodiment, light incident on the semiconductor film 4 from the substrate side can be shielded by the gate electrode 2, so that light leakage current can also be reduced.

ここで、本発明について詳細に説明する。
上記の特許文献１（特開２００８−２５８３４５号公報）や特許文献２（特開平７−５８３３４号公報）に開示されているＰ濃度は図３のようになる。この不純物濃度分布では、コンタクト膜の金属膜側（ソース・ドレイン電極側）の界面に不Ｐ濃度のピーク値が位置する。一方、本発明では、図４に示すようなＰ濃度分布（（ａ）乃至（ｄ））を考案した。これらの構成では、コンタクト膜５中のＰ濃度のピークは、コンタクト膜５とソース電極６及びドレイン電極７（ソース・ドレイン電極）との界面から３ｎｍ以上離れている、或いは、コンタクト膜５中のＰ濃度のピークがコンタクト膜５と半導体膜４との界面（半導体膜４側）に位置する構成となっている。また、Ｐ濃度のピーク値は１０２０ｃｍ−３以上であることが望ましい。 Now, the present invention will be described in detail.
The P concentration disclosed in Patent Document 1 (Japanese Patent Laid-Open No. 2008-258345) and Patent Document 2 (Japanese Patent Laid-Open No. 7-58334) is as shown in FIG. In this impurity concentration distribution, the peak value of the non-P concentration is located at the interface on the metal film side (source / drain electrode side) of the contact film. On the other hand, the present invention devised a P concentration distribution ((a) to (d)) as shown in FIG. In these configurations, the peak of the P concentration in the contact film 5 is 3 nm or more away from the interface between the contact film 5 and the source electrode 6 and drain electrode 7 (source / drain electrode), or in the contact film 5. The P concentration peak is located at the interface between the contact film 5 and the semiconductor film 4 (on the semiconductor film 4 side). Further, the peak value of the P concentration is desirably 10 20 cm −3 or more.

これらの構成で、ソース・ドレイン金属が拡散した場合を、模式的に図５に示した。図３に示した、従来技術の構成では、半導体界面でのＰ濃度が拡散した金属の濃度と比較して充分に高くできない。このため、ソース・ドレインに適用した金属によってはＴＦＴ特性の劣化を招くことがある。一方、本発明では、金属が拡散しても、半導体界面（コンタクト膜５と半導体膜４との界面）のＰ濃度を充分に高くできるため、ＴＦＴ特性の劣化を抑制することが可能となる。また、不純物の金属ゲッタリングの効果により金属の拡散が濃度を低減する場合もある。このため、本発明の構成によりＣｕなどの拡散性の高い金属をソース・ドレイン電極（ソース電極６，ドレイン電極７）に適用することが可能となる。   FIG. 5 schematically shows the case where the source / drain metal diffuses in these configurations. In the configuration of the prior art shown in FIG. 3, the P concentration at the semiconductor interface cannot be sufficiently high compared with the concentration of the diffused metal. For this reason, depending on the metal applied to the source / drain, the TFT characteristics may be deteriorated. On the other hand, in the present invention, even if the metal diffuses, the P concentration at the semiconductor interface (interface between the contact film 5 and the semiconductor film 4) can be sufficiently increased, so that deterioration of TFT characteristics can be suppressed. Also, metal diffusion may reduce the concentration due to the effect of impurity metal gettering. For this reason, according to the configuration of the present invention, a highly diffusible metal such as Cu can be applied to the source / drain electrodes (source electrode 6 and drain electrode 7).

また、他の効果としてはコンタクト膜５を薄くすることができる。コンタクト膜５を薄くすることにより、この膜のエッチング時のマージンに余裕ができ、半導体膜４を薄くすることが可能となる。また、コンタクト膜５を薄くすることによりこの層を酸化により高抵抗化することも可能となる。   As another effect, the contact film 5 can be thinned. By making the contact film 5 thinner, there is a margin in the etching of this film, and the semiconductor film 4 can be made thinner. Further, by reducing the thickness of the contact film 5, it is possible to increase the resistance of this layer by oxidation.

本発明の薄膜トランジスタＱ１は、半導体膜４を薄膜化でき移動度特性を向上できる。また、光リーク電流の低減も可能である。さらに、半導体膜４に微結晶Ｓｉを適用した際、オフ電流を低減することもできる。また、ソース・ドレイン電極（ソース電極６，ドレイン電極７）に銅などの低抵抗金属を適用することも可能となる。したがって、この薄膜トランジスタＱ１を液晶表示装置あるいは有機ＥＬ表示装置に適用することにより、高画質のディスプレイを低コストで製造することが可能となる。   The thin film transistor Q1 of the present invention can reduce the thickness of the semiconductor film 4 and improve mobility characteristics. In addition, the light leakage current can be reduced. Further, when microcrystalline Si is applied to the semiconductor film 4, off-current can be reduced. Further, a low resistance metal such as copper can be applied to the source / drain electrodes (source electrode 6 and drain electrode 7). Therefore, by applying the thin film transistor Q1 to a liquid crystal display device or an organic EL display device, a high-quality display can be manufactured at a low cost.

〔実施例２〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、前述の実施例１の図１−１及び図２を用いて説明する。本実施例２では、銅を主体とした電極を具備した逆スタガ型薄膜トランジスタに本発明を適用した例について説明する。 [Example 2]
The structure and manufacturing method of the inverted staggered thin film transistor of this example will be described with reference to FIGS. 1-1 and 2 of Example 1 described above. In Example 2, an example in which the present invention is applied to an inverted staggered thin film transistor including an electrode mainly composed of copper will be described.

図１−１に示すように、本実施例２の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑ１ａは、逆スタガ型であり、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ１ａは、主に、絶縁性基板１上に形成され、主たる成分が銅より構成されるゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにしてゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４と平面的に重なるようにして半導体膜４上に形成され、主たる成分が銅より構成され、ソース電極６及びドレイン電極７として機能する一対の電極と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くコンタクト膜５とを有する構成になっている。即ち、薄膜トランジスタＱ１ａは、絶縁性基板１上に、主に、ゲート電極２と、ゲート絶縁膜３と、半導体膜４と、コンタクト膜５と、ソース電極６及びドレイン電極７とが順次積層された構成になっている。   As shown in FIG. 1-1, the thin film transistor (TFT: Thin Film Transistor) Q1a of the second embodiment is an inverted stagger type, and is formed on a transparent insulating substrate 1 as a substrate, for example. The thin film transistor Q1a is mainly formed on the insulating substrate 1, the gate electrode 2 whose main component is made of copper, and the gate insulating film 3 formed on the insulating substrate 1 so as to cover the gate electrode 2 And a semiconductor film 4 formed on the gate insulating film 3 so as to straddle the gate electrode 2, and at least a part of each of the semiconductor film 4 is formed on the semiconductor film 4 so as to overlap the semiconductor film 4 in a plan view. A contact film 5 having a component made of copper and functioning as a source electrode 6 and a drain electrode 7 and a contact film 5 formed between each of the source electrode 6 and the drain electrode 7 and the semiconductor film 4 and serving as an ohmic contact film. It has the composition which has. That is, in the thin film transistor Q1a, the gate electrode 2, the gate insulating film 3, the semiconductor film 4, the contact film 5, the source electrode 6 and the drain electrode 7 are sequentially stacked on the insulating substrate 1. It is configured.

コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ１ａがｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ１ａがｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。この不純物をドーピングする際に、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。   The contact film 5 is doped with an impurity such as P (phosphorus). Impurities include group V such as P when thin film transistor Q1a is n-channel conductivity type (n-type TFT), and group III such as B (boron) when thin film transistor Q1a is p-channel conductivity type (p-type TFT). Can do. When doping this impurity, in the present invention, the peak value of the impurity concentration is located at a position 3 nm or more away from the source / drain electrode (interface between the contact film 5 and the source electrode 6 and drain electrode 7) toward the semiconductor film 4 side. It was set as the structure which has.

ソース電極６及びドレイン電極７は、絶縁性基板１上に形成された保護性絶縁膜８で覆われている。ソース電極６は、保護性絶縁膜８に形成されたコンタクトホール９を通して、保護性絶縁膜８上に形成された画素電極１０と電気的に接続されている。また、ソース電極６及びドレイン電極７は、主たる成分が銅より構成、即ち銅或いは銅を含有する合金で構成される。   The source electrode 6 and the drain electrode 7 are covered with a protective insulating film 8 formed on the insulating substrate 1. The source electrode 6 is electrically connected to the pixel electrode 10 formed on the protective insulating film 8 through the contact hole 9 formed in the protective insulating film 8. The source electrode 6 and the drain electrode 7 are mainly composed of copper, that is, copper or an alloy containing copper.

次に、上記構成の薄膜トランジスタＱ１ａの製造について図２を用いて説明する。
まず、絶縁性基板１上に、主たる成分が銅より構成される金属膜をスパッタリング法などにより成膜する。前記金属膜の１つの構成例として、前記絶縁性基板１との密着性を確保するための銅合金層、実質的な電極の抵抗を決める純銅層の積層が挙げられる。銅合金の中に含まれる添加元素としては、Ｍｎ、Ｍｇ、Ｎｉ、Ａｌ、Ｚｎ、Ｚｒ、Ｉｎ、Ｃａの中から１種類以上含まれていることが好ましい。また、密着性をより強固にするため、銅合金成膜時に酸素ガスを流しスパッタしてもよい。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。 Next, the manufacture of the thin film transistor Q1a having the above configuration will be described with reference to FIG.
First, a metal film composed mainly of copper is formed on the insulating substrate 1 by sputtering or the like. As an example of the configuration of the metal film, there may be mentioned a lamination of a copper alloy layer for ensuring adhesion with the insulating substrate 1 and a pure copper layer that determines a substantial electrode resistance. The additive element contained in the copper alloy is preferably contained in one or more of Mn, Mg, Ni, Al, Zn, Zr, In, and Ca. Further, in order to further strengthen the adhesion, oxygen gas may be allowed to flow during sputtering of the copper alloy film to perform sputtering. Then, the gate electrode 2 is formed on the insulating substrate 1 by patterning the metal film by applying photolithography.

次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。ＳｉＮ膜の成膜には、ＰＥＣＶＤ法などを適用し、原料ガスとしてＳｉＨ４、ＮＨ３、Ｎ２などを用いる。ＳｉＯ２膜の成膜には、ＳｉＨ４、Ｎ２Ｏ、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)などを原料ガスとして用いる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。また、主たる成分が銅より構成されるゲート電極２ではゲート絶縁膜３中に銅が拡散することが懸念される。そのような場合、ゲート絶縁膜３の成膜前にアンモニアガスもしくは酸素ガスを流しながら熱処理を加えることで、ゲート電極２表面にバリア層を形成し銅のゲート絶縁膜３中への拡散を抑制することができる。 Next, the gate insulating film 3, the semiconductor film 4, and the contact film 5 are continuously formed using a film forming method such as PECVD. Examples of the gate insulating film 3 include a SiN (silicon nitride) film and a SiO 2 (silicon oxide) film. For forming the SiN film, a PECVD method or the like is applied, and SiH 4 , NH 3 , N 2 or the like is used as a source gas. For forming the SiO 2 film, SiH 4 , N 2 O, TEOS (Tetra Ethyl Ortho Silicate), or the like is used as a source gas. It is also possible to stack these films. Considering the threshold stability of TFT, stacked and SiN film in which the SiO 2 film single layer or SiO 2 film as an upper layer is preferable. Further, in the gate electrode 2 whose main component is made of copper, there is a concern that copper diffuses into the gate insulating film 3. In such a case, a heat treatment is performed while flowing ammonia gas or oxygen gas before forming the gate insulating film 3, thereby forming a barrier layer on the surface of the gate electrode 2 and suppressing diffusion of copper into the gate insulating film 3. can do.

半導体膜４としては、微結晶Ｓｉ膜や非晶質Ｓｉ膜あるいはそれらの積層が適用できる。微結晶Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際には、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。 As the semiconductor film 4, a microcrystalline Si film, an amorphous Si film, or a laminate thereof can be applied. When the microcrystalline Si film is formed by PECVD, SiH 4 and H 2 mixture, SiF 4 and H 2 mixture, SiH 4 , SiF 4 and H 2 mixture, etc. can be applied as source gases. . A rare gas such as Ar or He may be added to these gases.

また、非晶質Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際も、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。この場合、ＳｉＨ４、ＳｉＦ４、Ｈ２や希ガスの流量を制御することにより非晶質Ｓｉ膜を成膜することが可能になる。 In addition, when the amorphous Si film is formed by PECVD, the raw material gases include SiH 4 and H 2 mixture, SiF 4 and H 2 mixture, SiH 4 and SiF 4 and H 2 mixture, and the like. Applicable. A rare gas such as Ar or He may be added to these gases. In this case, an amorphous Si film can be formed by controlling the flow rate of SiH 4 , SiF 4 , H 2 or a rare gas.

さらに、この上に、コンタクト膜５として例えばＰをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。Ｐ濃度分布については、下記の方法で制御できる。
まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜きＰＥＣＶＤ法を引き続き実施する。これにより、Ｐ濃度の高い層を形成できる。さらに、続けて、再度ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。 Further, a microcrystalline Si film or an amorphous Si film doped with P, for example, is used as the contact film 5, a source gas such as SiH 4 or SiF 4, and H 2 or rare gas added with PH 3 is used. It is formed by the PECVD method. The P concentration distribution can be controlled by the following method.
First, a microcrystalline Si film or an amorphous Si film doped with P is formed by a PECVD method using a source gas such as SiH 4 or SiF 4 and H 2 or a rare gas added with PH 3 . Then, in order to form a layer having a high P concentration, SiH4 and SiF4 are removed and the PECVD method is continued. Thereby, a layer with high P concentration can be formed. Further, by subsequently introducing again SiH 4 or SiF 4 , a microcrystalline Si film or an amorphous Si film doped with P is formed. The P concentration distribution described above can be formed by setting the thickness of this portion to 3 nm or more.

また、以下の方法でも、前述のＰ濃度分布を形成することができる。まず、半導体膜４に引き続いてＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法でＰ濃度の高い層を形成する。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。この構成では、Ｐ濃度が半導体膜界面側（半導体膜４との界面側）で高くなる構成となる。この構成の場合、ガス導入のシーケンスが簡略化できるためスループットを向上できる利点がある。また、この構成では、移動度の確保の観点から、不純物（Ｐ）をドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜の膜厚を５ｎｍ以上にすると、さらに好ましい。 The above-described P concentration distribution can also be formed by the following method. First, a layer having a high P concentration is formed by PECVD using H 2 to which PH 3 is added or a rare gas subsequently to the semiconductor film 4. Further, by subsequently introducing SiH 4 or SiF 4 again, a microcrystalline Si film or an amorphous Si film doped with P is formed. The P concentration distribution described above can be formed by setting the thickness of this portion to 3 nm or more. In this configuration, the P concentration is increased on the semiconductor film interface side (interface side with the semiconductor film 4). In the case of this configuration, there is an advantage that the throughput can be improved because the gas introduction sequence can be simplified. In this configuration, it is more preferable that the film thickness of the microcrystalline Si film or the amorphous Si film doped with the impurity (P) is 5 nm or more from the viewpoint of securing mobility.

以上、述べたようにＰ濃度ピークをＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法で形成することにより可能となる。この場合、この層の成膜速度は極めて低いため、本発明のように、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成するプロセスとの組み合わせが有効になる。 As described above, the P concentration peak can be formed by PECVD using H 2 added with PH 3 or a rare gas. In this case, since the deposition rate of this layer is extremely low, a combination with a process of forming a microcrystalline Si film doped with P or an amorphous Si film is effective as in the present invention.

次に、ホトリソグラフィ工程を適用して半導体膜４とコンタクト膜５を島状に加工する。（図２（ａ）参照）
次に、スパッタなどにより、主たる成分が銅より成り、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜を成膜する。前記金属膜の１つの構成例として、コンタクト膜５との密着性を確保するための銅合金層、実質的な電極の抵抗を決める純銅層の積層が挙げられる。銅合金の中に含まれる添加元素としては、Ｍｎ、Ｍｇ、Ｎｉ、Ａｌ、Ｚｎ、Ｚｒ、Ｉｎ、Ｃａの中から１種類以上含まれていることが好ましい。 Next, the semiconductor film 4 and the contact film 5 are processed into an island shape by applying a photolithography process. (See Fig. 2 (a))
Next, a metal film that is a constituent part of a pair of electrodes (source electrode 6 and drain electrode 7) whose main component is made of copper and functions as a source electrode and a drain electrode is formed by sputtering or the like. As an example of the configuration of the metal film, there is a lamination of a copper alloy layer for ensuring adhesion with the contact film 5 and a pure copper layer that determines a substantial electrode resistance. The additive element contained in the copper alloy is preferably contained in one or more of Mn, Mg, Ni, Al, Zn, Zr, In, and Ca.

上記工程では、コンタクト膜５中に銅が拡散し、薄膜トランジスタの特性を劣化させることが予想される。その対処方法の例として、コンタクト膜５上に酸素ガスを流したプラズマＣＶＤ法などを用いて酸化膜を形成し、銅合金に添加した元素によりバリア層を形成する方法が挙げられるが、酸化膜の抵抗により薄膜トランジスタのオン特性が劣化するという問題があった。本実施例の構造では、銅がコンタクト膜５中に拡散した場合でも薄膜トランジスタの特性劣化を防ぐことが可能となる。また、コンタクト膜上に酸化膜を形成する場合、その膜厚を低減することも可能である。すなわち、銅がコンタクト膜５中に拡散し、Ｐ濃度の高い層に到達すると、Ｐによる銅のゲッタリング効果により拡散が抑制されるからである。   In the above process, it is expected that copper diffuses into the contact film 5 to deteriorate the characteristics of the thin film transistor. As an example of the countermeasure method, there is a method in which an oxide film is formed on the contact film 5 using a plasma CVD method in which an oxygen gas is flowed, and a barrier layer is formed by an element added to the copper alloy. There is a problem in that the on-characteristics of the thin film transistor are deteriorated due to the resistance. In the structure of this embodiment, it is possible to prevent deterioration of the characteristics of the thin film transistor even when copper diffuses into the contact film 5. In addition, when an oxide film is formed on the contact film, the film thickness can be reduced. That is, when copper diffuses into the contact film 5 and reaches a layer having a high P concentration, diffusion is suppressed by the copper gettering effect by P.

その後、ホトリソグラフィ工程を適用し、図２（ｂ）に示すように、前記金属膜をパターンニングしてソース電極６及びドレイン電極７を形成する。
この後、エッチングなどにより、ソース電極６及びドレイン電極７から露出するコンタクト膜５を選択的に除去する。また、別の方法としては、コンタクト膜５をＯ２プラズマ、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。 Thereafter, a photolithography process is applied, and the metal film is patterned to form the source electrode 6 and the drain electrode 7 as shown in FIG.
Thereafter, the contact film 5 exposed from the source electrode 6 and the drain electrode 7 is selectively removed by etching or the like. As another method, a method of oxidizing the contact film 5 with O 2 plasma, photo-oxidation, ozone hydroxylation, or the like to increase resistance can be applied. In this case, since the process time increases as the oxide film thickness increases, the film thickness of the contact film 5 is preferably set to 10 nm or less, preferably 8 nm or less, more preferably 6 nm or less.

次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図２（ｃ）に示す。 Next, a protective insulating film 8 is formed on the insulating substrate 1 by PECVD so as to cover the source electrode 6 and the drain electrode 7. As the protective insulating film 8, a SiN (silicon nitride) film, a SiO 2 (silicon oxide) film, or the like can be applied. These films are formed by the PECVD method or the like as described above.
Thereafter, a photolithography process is applied to form a contact hole 9 and the like that enable electrical contact between the source electrode 6 and an external device. Further, after forming an electrode film made of a metal film, an oxide conductive film or the like, a photolithography process is applied to pattern the electrode film to form the pixel electrode 10. The pixel electrode 10 is electrically connected to the source electrode 6 through the contact hole 9. The process so far is shown in FIG.

本実施例により、特性が良好で安定性に優れた薄膜トランジスタＱ１ａを形成できる。また、本実施例で形成した逆スタガ型の薄膜トランジスタＱ１ａでは、基板側から半導体膜４に入射する光をゲート電極２で遮光できるため、光リーク電流も低減できる。   According to this embodiment, the thin film transistor Q1a having excellent characteristics and excellent stability can be formed. Further, in the inverted staggered thin film transistor Q1a formed in this embodiment, light incident on the semiconductor film 4 from the substrate side can be shielded by the gate electrode 2, so that light leakage current can also be reduced.

〔実施例３〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、図６及び図７を用いて説明する。図６は、本発明の実施例３である逆スタガ型薄膜トランジスタの概略構成（主要構成部位）を示す断面図、図７は本発明の実施例３である逆スタガ型薄膜トランジスタの製造工程を示す断面図である。本実施例３では、ソース・ドレイン電極下に半導体膜が存在する構成の逆スタガ型薄膜トランジスタに本発明を適用した例について説明する。 Example 3
The structure and manufacturing method of the inverted staggered thin film transistor of this embodiment will be described with reference to FIGS. 6 is a cross-sectional view showing a schematic configuration (main components) of an inverted staggered thin film transistor that is Embodiment 3 of the present invention, and FIG. 7 is a cross-sectional view showing a manufacturing process of the inverted staggered thin film transistor that is Embodiment 3 of the present invention. FIG. In this third embodiment, an example in which the present invention is applied to an inverted staggered thin film transistor having a structure in which a semiconductor film exists under source / drain electrodes will be described.

図６に示すように、本実施例３の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑ２は、逆スタガ型であり、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ２は、主に、絶縁性基板１上に形成されたゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにしてゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４と平面的に重なるようにして半導体膜４上に形成され、ソース電極６及びドレイン電極７として機能する一対の電極と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くコンタクト膜５とを有する構成になっている。即ち、薄膜トランジスタＱ２は、絶縁性基板１上に、主に、ゲート電極２と、ゲート絶縁膜３と、半導体膜４と、コンタクト膜５と、ソース電極６及びドレイン電極７とが順次積層された構成になっている。特に、ソース電極６及びドレイン電極７の下には必ず半導体膜４が存在し、ソース電極６及びドレイン電極７と半導体膜４とが重畳する構成となっている。   As shown in FIG. 6, the thin film transistor (TFT) Q2 of the third embodiment is an inverted staggered type, and is formed on a transparent insulating substrate 1 as a substrate, for example. The thin film transistor Q2 mainly straddles the gate electrode 2, the gate electrode 2 formed on the insulating substrate 1, the gate insulating film 3 formed on the insulating substrate 1 so as to cover the gate electrode 2, and the gate electrode 2. The semiconductor film 4 formed on the gate insulating film 3 is formed on the semiconductor film 4 so that at least a part of each of the semiconductor film 4 overlaps the semiconductor film 4 in a plane, and functions as the source electrode 6 and the drain electrode 7. And a contact film 5 formed between each of the source electrode 6 and the drain electrode 7 and the semiconductor film 4 and acting as an ohmic contact film. That is, in the thin film transistor Q2, the gate electrode 2, the gate insulating film 3, the semiconductor film 4, the contact film 5, the source electrode 6 and the drain electrode 7 are sequentially laminated on the insulating substrate 1. It is configured. In particular, the semiconductor film 4 always exists under the source electrode 6 and the drain electrode 7, and the source electrode 6 and the drain electrode 7 and the semiconductor film 4 overlap each other.

コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ２がｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ２がｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。この不純物をドーピングする際に、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。   The contact film 5 is doped with an impurity such as P (phosphorus). Impurities include group V such as P when thin film transistor Q2 is n-channel conductivity type (n-type TFT), and group III such as B (boron) when thin film transistor Q2 is p-channel conductivity type (p-type TFT). Can do. When doping this impurity, in the present invention, the peak value of the impurity concentration is located at a position 3 nm or more away from the source / drain electrode (interface between the contact film 5 and the source electrode 6 and drain electrode 7) toward the semiconductor film 4 side. It was set as the structure which has.

ソース電極６及びドレイン電極７は、絶縁性基板１上に形成された保護性絶縁膜８で覆われている。ソース電極６は、保護性絶縁膜８に形成されたコンタクトホール９を通して、保護性絶縁膜８上に形成された画素電極１０と電気的に接続されている。   The source electrode 6 and the drain electrode 7 are covered with a protective insulating film 8 formed on the insulating substrate 1. The source electrode 6 is electrically connected to a pixel electrode 10 formed on the protective insulating film 8 through a contact hole 9 formed in the protective insulating film 8.

次に、上記構成の薄膜トランジスタＱ２の製造について図７を用いて説明する。
まず、絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。 Next, the manufacture of the thin film transistor Q2 having the above configuration will be described with reference to FIG.
First, a metal film is formed on the insulating substrate 1 by a sputtering method or the like. Then, the gate electrode 2 is formed on the insulating substrate 1 by patterning the metal film by applying photolithography.

次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。ＳｉＮ膜の成膜には、ＰＥＣＶＤ法などを適用し、原料ガスとしてＳｉＨ４、ＮＨ３、Ｎ２などを用いる。ＳｉＯ２膜の成膜には、ＳｉＨ４、Ｎ２Ｏ、ＴＥＯＳ(Tetra Ethyl Ortho Silicate）などを原料ガスとして用いる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。 Next, the gate insulating film 3, the semiconductor film 4, and the contact film 5 are continuously formed using a film forming method such as PECVD. Examples of the gate insulating film 3 include a SiN (silicon nitride) film and a SiO 2 (silicon oxide) film. For forming the SiN film, a PECVD method or the like is applied, and SiH 4 , NH 3 , N 2 or the like is used as a source gas. For forming the SiO 2 film, SiH 4 , N 2 O, TEOS (Tetra Ethyl Ortho Silicate), or the like is used as a source gas. It is also possible to stack these films. Considering the threshold stability of TFT, stacked and SiN film in which the SiO 2 film single layer or SiO 2 film as an upper layer is preferable.

半導体膜４としては、微結晶Ｓｉ膜や非晶質Ｓｉ膜あるいはそれらの積層が適用できる。微結晶Ｓｉ膜を、ＰＥＣＶＤ法で成膜する際には、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。 As the semiconductor film 4, a microcrystalline Si film, an amorphous Si film, or a laminate thereof can be applied. When the microcrystalline Si film is formed by PECVD, SiH 4 and H 2 mixture, SiF 4 and H 2 mixture, SiH 4 , SiF 4 and H 2 mixture, etc. can be applied as source gases. . A rare gas such as Ar or He may be added to these gases.

また、非晶質Ｓｉ膜９を、ＰＥＣＶＤ法で成膜する際も、原料ガスとしては、ＳｉＨ４とＨ２混合、ＳｉＦ４とＨ２の混合、ＳｉＨ４とＳｉＦ４とＨ２の混合などが適用できる。これらのガスにさらにＡｒやＨｅなどの希ガスを添加しても良い。この場合、ＳｉＨ４、ＳｉＦ４、Ｈ２や希ガスの流量を制御することにより非晶質Ｓｉ膜９を成膜することが可能になる。 Further, when the amorphous Si film 9 is formed by PECVD, the raw material gases include SiH 4 and H 2 mixture, SiF 4 and H 2 mixture, SiH 4 and SiF 4 and H 2 mixture, etc. Is applicable. A rare gas such as Ar or He may be added to these gases. In this case, the amorphous Si film 9 can be formed by controlling the flow rate of SiH 4 , SiF 4 , H 2 or a rare gas.

さらに、この上に、コンタクト膜５として例えばＰをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。Ｐ濃度分布については、下記の方法で制御できる。
まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４などの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜く。これにより、Ｐ濃度の高い層を形成できる。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。 Further, a microcrystalline Si film or an amorphous Si film doped with P, for example, is used as the contact film 5, a source gas such as SiH 4 or SiF 4, and H 2 or rare gas added with PH 3 is used. It is formed by the PECVD method. The P concentration distribution can be controlled by the following method.
First, a microcrystalline Si film or an amorphous Si film doped with P is formed by a PECVD method using a source gas such as SiH 4 or SiF 4 and H 2 or a rare gas added with PH 3 . Next, in order to form a layer having a high P concentration, SiH 4 and SiF 4 are removed. Thereby, a layer with high P concentration can be formed. Further, by subsequently introducing SiH 4 or SiF 4 again, a microcrystalline Si film or an amorphous Si film doped with P is formed. The P concentration distribution described above can be formed by setting the thickness of this portion to 3 nm or more.

また、以下の方法でも、前述のＰ濃度分布を形成することができる。まず、半導体膜４に引き続いてＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法でＰ濃度の高い層を形成する。さらに、続けて、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成する。この部分の膜厚を３ｎｍ以上にすることにより前述のＰ濃度分布を形成することができる。この構成では、Ｐ濃度のピークが半導体膜界面（半導体膜４との界面）に位置する構成となる。この構成の場合、ガス導入のシーケンスが簡略化できるためスループットを向上できる利点がある。また、この構成では、移動度の確保の観点から、不純物（Ｐ）をドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜の膜厚を５ｎｍ以上にすると、さらに好ましい。 The above-described P concentration distribution can also be formed by the following method. First, a layer having a high P concentration is formed by PECVD using H 2 to which PH 3 is added or a rare gas subsequently to the semiconductor film 4. Further, by subsequently introducing SiH 4 or SiF 4 again, a microcrystalline Si film or an amorphous Si film doped with P is formed. The P concentration distribution described above can be formed by setting the thickness of this portion to 3 nm or more. In this configuration, the peak of the P concentration is positioned at the semiconductor film interface (interface with the semiconductor film 4). In the case of this configuration, there is an advantage that the throughput can be improved because the gas introduction sequence can be simplified. In this configuration, it is more preferable that the film thickness of the microcrystalline Si film or the amorphous Si film doped with the impurity (P) is 5 nm or more from the viewpoint of securing mobility.

次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ１（図７（ａ）参照）を成膜する。
その後、ホトリソグラフィ工程を適用して、図７（ａ）に示すように、金属膜Ｍ１、コンタクト膜５、半導体膜４を島状に加工する。このホトリソグラフィ工程では、レジスト厚さを２段階にするため、ハーフトーンマスクなどを用いた露光を実施する。ついで、アッシングによりチャネル部のレジストを除去した後、この部分の金属膜（ソース・ドレイン電極の金属膜）Ｍ１をエッチングしてソース電極６及びドレイン電極７を形成する（図７（ｂ）参照）。
ついで、Ｏ２プラズマ処理などにより、チャネル部のコンタクト膜５ａ（ソース電極６とドレイン電極７との間のコンタクト膜５ａ）を酸化し高抵抗化する（図７（ｂ）参照）。別の方法としては、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。 Next, a metal film M1 (see FIG. 7A), which is a constituent part of a pair of electrodes (source electrode 6 and drain electrode 7) functioning as a source electrode and a drain electrode, is formed by sputtering or the like.
Thereafter, a photolithography process is applied to process the metal film M1, the contact film 5, and the semiconductor film 4 into island shapes as shown in FIG. In this photolithography process, exposure using a halftone mask or the like is performed in order to make the resist thickness two stages. Next, after removing the resist in the channel portion by ashing, the metal film (metal film of the source / drain electrode) M1 in this portion is etched to form the source electrode 6 and the drain electrode 7 (see FIG. 7B). .
Next, the contact film 5a (the contact film 5a between the source electrode 6 and the drain electrode 7) in the channel portion is oxidized to increase the resistance by O 2 plasma treatment or the like (see FIG. 7B). As another method, a method of oxidizing by photooxidation or ozone hydroxylation to increase resistance can be applied. In this case, since the process time increases as the oxide film thickness increases, the film thickness of the contact film 5 is preferably set to 10 nm or less, preferably 8 nm or less, more preferably 6 nm or less.

次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図７（ｃ）に示す。 Next, a protective insulating film 8 is formed on the insulating substrate 1 by PECVD so as to cover the source electrode 6 and the drain electrode 7. As the protective insulating film 8, a SiN (silicon nitride) film, a SiO 2 (silicon oxide) film, or the like can be applied. These films are formed by the PECVD method or the like as described above.
Thereafter, a photolithography process is applied to form a contact hole 9 and the like that enable electrical contact between the source electrode 6 and an external device. Further, after forming an electrode film made of a metal film, an oxide conductive film or the like, a photolithography process is applied to pattern the electrode film to form the pixel electrode 10. The pixel electrode 10 is electrically connected to the source electrode 6 through the contact hole 9. The process so far is shown in FIG.

本実施例では、ソース・ドレイン電極（ソース電極６，ドレイン電極７）の加工と半導体膜４の加工を１回のホトリソグラフィ工程で形成できることから、工程削減できる。しかし、ソース・ドレイン電極下に必ず半導体膜４が存在する構成となるため、この部分に光が当たると光電流が発生しオフ電流が増加するという欠点がある。本発明の構成では、半導体膜４を薄くできるため、この光電流を低減することが可能となる。したがって、本実施例の構成により、低コストで特性の優れた薄膜トランジスタＱ２を提供できる。   In this embodiment, since the processing of the source / drain electrodes (source electrode 6 and drain electrode 7) and the processing of the semiconductor film 4 can be formed by one photolithography process, the number of processes can be reduced. However, since the semiconductor film 4 always exists under the source / drain electrodes, there is a disadvantage that when this portion is exposed to light, a photocurrent is generated and an off-current is increased. In the configuration of the present invention, since the semiconductor film 4 can be made thin, this photocurrent can be reduced. Therefore, the configuration of this embodiment can provide the thin film transistor Q2 having excellent characteristics at low cost.

〔実施例４〕
本実施例の逆スタガ型薄膜トランジスタの構成と製造方法について、前述の実施例３の図６及び図７を用いて説明する。
まず、実施例３と同様に絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。 Example 4
The structure and manufacturing method of the inverted staggered thin film transistor of this example will be described with reference to FIGS. 6 and 7 of Example 3 described above.
First, similarly to Example 3, a metal film is formed on the insulating substrate 1 by sputtering or the like. Then, the gate electrode 2 is formed on the insulating substrate 1 by patterning the metal film by applying photolithography.

次に、ＰＥＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、コンタクト膜５を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ（窒化シリコン）膜、ＳｉＯ２（酸化シリコン）膜などが挙げられる。また、これらの膜を積層することも可能である。ＴＦＴのしきい値安定を考慮すると、ＳｉＯ２膜単層あるいはＳｉＯ２膜を上層としたＳｉＮ膜との積層が好ましい。これらの膜の形成では、ＣＶＤ法以外にスパッタリング法を適用することも可能である。 Next, the gate insulating film 3, the semiconductor film 4, and the contact film 5 are continuously formed using a film forming method such as PECVD. Examples of the gate insulating film 3 include a SiN (silicon nitride) film and a SiO 2 (silicon oxide) film. It is also possible to stack these films. Considering the threshold stability of TFT, stacked and SiN film in which the SiO 2 film single layer or SiO 2 film as an upper layer is preferable. In forming these films, a sputtering method can be applied in addition to the CVD method.

半導体膜４としては、酸化物半導体を適用する。酸化物半導体としてはＺｎＯやＩＧＺＯなどがあげられる。酸化物半導体膜はスパッタリング法で成膜する。
さらに、この上に、実施例３と同様の方法でコンタクト膜５を成膜する。 An oxide semiconductor is applied as the semiconductor film 4. Examples of the oxide semiconductor include ZnO and IGZO. The oxide semiconductor film is formed by a sputtering method.
Further, a contact film 5 is formed thereon by the same method as in the third embodiment.

次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ１を成膜する。
その後、ホトリソグラフィ工程を適用して、図７（ａ）に示すように、金属膜Ｍ１、コンタクト膜５、半導体膜４を島状に加工する。このホトリソグラフィ工程では、レジスト厚さを２段階にするため、ハーフトーンマスクなどを用いた露光を実施する。ついで、アッシングによりチャネル部のレジストを除去した後、この部分の金属膜（ソース・ドレイン電極の金属膜）Ｍ１をエッチングしてソース電極６及びドレイン電極７を形成する（図７（ｂ）参照）。
ついで、Ｏ２プラズマ処理などにより、チャネル部のコンタクト膜５ａ（ソース電極６とドレイン電極７との間のコンタクト膜５ａ）を酸化し高抵抗化する（図７（ｂ）参照）。別の方法としては、光酸化あるいはオゾン水酸化などにより酸化し高抵抗化する方法も適用できる。この場合、酸化膜厚の増大とともにプロセス時間が増大することから、コンタクト膜５の膜厚を１０ｎｍ以下、好ましくは８ｎｍ以下、さらに好ましくは６ｎｍ以下に設定すると良い。また、この酸化プロセスで酸化物半導体のバックチャネルを酸化改質することも可能である。
なお、この工程により、本実施例の薄膜トランジスタＱ２ａ（図６参照）が形成される。 Next, a metal film M1 that is a constituent part of a pair of electrodes (source electrode 6 and drain electrode 7) functioning as a source electrode and a drain electrode is formed by sputtering or the like.
Thereafter, a photolithography process is applied to process the metal film M1, the contact film 5, and the semiconductor film 4 into island shapes as shown in FIG. In this photolithography process, exposure using a halftone mask or the like is performed in order to make the resist thickness two stages. Next, after removing the resist of the channel portion by ashing, the metal film (metal film of the source / drain electrode) M1 in this portion is etched to form the source electrode 6 and the drain electrode 7 (see FIG. 7B). .
Next, the contact film 5a (the contact film 5a between the source electrode 6 and the drain electrode 7) in the channel portion is oxidized to increase the resistance by O 2 plasma treatment or the like (see FIG. 7B). As another method, a method of oxidizing by photooxidation or ozone hydroxylation to increase resistance can be applied. In this case, since the process time increases as the oxide film thickness increases, the film thickness of the contact film 5 is preferably set to 10 nm or less, preferably 8 nm or less, more preferably 6 nm or less. Further, it is possible to oxidize and modify the back channel of the oxide semiconductor by this oxidation process.
By this step, the thin film transistor Q2a (see FIG. 6) of this example is formed.

次に、ソース電極６及びドレイン電極７を覆うようにして絶縁性基板１上に保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜等からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図７（ｃ）に示す。 Next, a protective insulating film 8 is formed on the insulating substrate 1 by PECVD so as to cover the source electrode 6 and the drain electrode 7. As the protective insulating film 8, a SiN (silicon nitride) film, a SiO 2 (silicon oxide) film, or the like can be applied. These films are formed by the PECVD method or the like as described above.
Thereafter, a photolithography process is applied to form a contact hole 9 and the like that enable electrical contact between the source electrode 6 and an external device. Further, after forming an electrode film made of a metal film, an oxide conductive film or the like, a photolithography process is applied to pattern the electrode film to form the pixel electrode 10. The pixel electrode 10 is electrically connected to the source electrode 6 through the contact hole 9. The process so far is shown in FIG.

本実施例では、ソース・ドレイン電極（ソース電極６，ドレイン電極７）の加工と半導体膜４の加工を１回のホトリソグラフィ工程で形成できることから、工程削減できる。半導体膜とソース・ドレイン電極下に必ず半導体膜４が存在する構成となるため、この部分に光が当たると光電流が発生しオフ電流が増加するという欠点がある。本発明の構成では、半導体膜４が酸化物半導体であり、光吸収係数が小さい、この光電流を低減することが可能となる。したがって、本実施例の構成により、低コストで特性の優れた薄膜トランジスタＱ２ａを提供できる。   In this embodiment, since the processing of the source / drain electrodes (source electrode 6 and drain electrode 7) and the processing of the semiconductor film 4 can be formed by one photolithography process, the number of processes can be reduced. Since the semiconductor film 4 is always present under the semiconductor film and the source / drain electrodes, there is a disadvantage that when this portion is exposed to light, a photocurrent is generated and an off-current is increased. In the configuration of the present invention, the semiconductor film 4 is an oxide semiconductor and has a small light absorption coefficient. This photocurrent can be reduced. Therefore, the structure of this embodiment can provide the thin film transistor Q2a having excellent characteristics at low cost.

また、実施例１と同様に、半導体膜４、コンタクト膜５を形成した後に、ホトリソグラフィ工程を適用してこれらの膜を島状に加工しても良い。この場合、図１に示すような構成になるが、本実施例の酸化プロセスを適用することによりバックチャネルのコンタクト膜を図６に示したように酸化することも可能である。   Similarly to the first embodiment, after the semiconductor film 4 and the contact film 5 are formed, these films may be processed into an island shape by applying a photolithography process. In this case, although the structure shown in FIG. 1 is adopted, the back channel contact film can be oxidized as shown in FIG. 6 by applying the oxidation process of this embodiment.

〔実施例５〕
本実施例の正スタガ型薄膜トランジスタの構成と製造方法について、図８及び図９を用いて説明する。図８は、本発明の実施例４である正スタガ型薄膜トランジスタの概略構成（主要構成部位）を示す断面図、図９は本発明の実施例４である正スタガ型薄膜トランジスタの製造工程を示す断面図である。本実施例４では、正スタガ型薄膜トランジスタに本発明を適用した例について説明する。 Example 5
The structure and manufacturing method of the positive staggered thin film transistor of this embodiment will be described with reference to FIGS. FIG. 8 is a cross-sectional view showing a schematic configuration (main components) of a positive staggered thin film transistor that is Embodiment 4 of the present invention, and FIG. 9 is a cross section showing a manufacturing process of the positive staggered thin film transistor that is Embodiment 4 of the present invention. FIG. In Example 4, an example in which the present invention is applied to a positive staggered thin film transistor will be described.

図８に示すように、本実施例５の薄膜トランジスタ（ＴＦＴ：Thin Film Transistoｒ）Ｑ３は、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱ３は、正スタガ型であり、主に、絶縁性基板１上に、ソース電極６及びドレイン電極７と、ＰをドープしたＳｉ膜からなるコンタクト膜５と、半導体膜４と、ゲート絶縁膜３と、ゲート電極２とが順次積層された構成になっている。本実施例のゲート絶縁膜３は、半導体膜４上に形成された絶縁膜３ａと、この絶縁膜３ａを覆うようにして形成された絶縁膜３ｂとを含む積層体で形成されている。   As shown in FIG. 8, a thin film transistor (TFT) Q3 according to the fifth embodiment is formed on a transparent insulating substrate 1 as a substrate, for example. The thin film transistor Q3 is a positive stagger type, and is mainly formed on the insulating substrate 1, the source electrode 6 and the drain electrode 7, the contact film 5 made of a Si film doped with P, the semiconductor film 4, and the gate insulating film. 3 and the gate electrode 2 are sequentially stacked. The gate insulating film 3 of this embodiment is formed of a laminate including an insulating film 3a formed on the semiconductor film 4 and an insulating film 3b formed so as to cover the insulating film 3a.

コンタクト膜５はＰ（燐）などの不純物をドーピングしている。不純物としては薄膜トランジスタＱ３がｎチャネル導電型（ｎ型ＴＦＴ）の場合はＰなどのＶ族、薄膜トランジスタＱ３がｐチャネル導電型（ｐ型ＴＦＴ）の場合はＢ（ボロン）などのIII族を挙げることができる。このコンタクト膜５中の不純物濃度において、本発明ではソース・ドレイン電極（コンタクト膜５とソース電極６及びドレイン電極７との界面）から半導体膜４側に向かって３ｎｍ以上離れた位置に不純物濃度のピーク値を有する構成とした。   The contact film 5 is doped with an impurity such as P (phosphorus). Impurities include group V such as P when thin film transistor Q3 is n-channel conductivity type (n-type TFT), and group III such as B (boron) when thin film transistor Q3 is p-channel conductivity type (p-type TFT). Can do. In the present invention, the impurity concentration in the contact film 5 is 3 nm or more away from the source / drain electrode (interface between the contact film 5 and the source electrode 6 and drain electrode 7) toward the semiconductor film 4 side. It was set as the structure which has a peak value.

次に、上記構成の薄膜トランジスタＱ３の製造について図９を用いて説明する。
まず、絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、コンタクト膜５としてＰ（燐）などをドープしたＳｉ膜を成膜する。このコンタクト膜５の形成では、まず、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を、ＳｉＨ４やＳｉＦ４をなどの原料ガスと、ＰＨ３を添加したＨ２や希ガスを用いたＰＥＣＶＤ法などで形成する。この膜の厚さを３ｎｍ以上とする。ついで、Ｐ濃度の高い層を形成するため、ＳｉＨ４やＳｉＦ４を抜く。これにより、Ｐ濃度の高い膜を形成でき本発明の構成を実現できる。さらに、ＳｉＨ４やＳｉＦ４を再び導入することにより、Ｐをドープした微結晶Ｓｉ膜や非晶質Ｓｉ膜を形成しても良い。この構成では、Ｐ濃度の高い膜を薬液などから保護できるためプロセス耐性が向上する。
ホトリソグラフィを適用して前記金属膜とコンタクト膜５の積層体をパターンニングすることにより、絶縁性基板１上にソース電極６及びドレイン電極７を形成する。 Next, the manufacture of the thin film transistor Q3 having the above configuration will be described with reference to FIG.
First, a metal film is formed on the insulating substrate 1 by a sputtering method or the like. Thereafter, a Si film doped with P (phosphorus) or the like is formed as the contact film 5. In forming the contact film 5, first, a microcrystalline Si film or an amorphous Si film doped with P is used, a source gas such as SiH 4 or SiF 4 , and H 2 or a rare gas added with PH 3 is used. It is formed by the PECVD method. The thickness of this film is 3 nm or more. Next, in order to form a layer having a high P concentration, SiH 4 and SiF 4 are removed. Thereby, a film having a high P concentration can be formed, and the configuration of the present invention can be realized. Further, a microcrystalline Si film or an amorphous Si film doped with P may be formed by introducing SiH 4 or SiF 4 again. In this configuration, since the film having a high P concentration can be protected from a chemical solution or the like, process resistance is improved.
A source electrode 6 and a drain electrode 7 are formed on the insulating substrate 1 by patterning a laminate of the metal film and the contact film 5 by applying photolithography.

次に、コンタクト膜５の表面の酸化膜をＨＦなどで除去した後、ＰＥＣＶＤなどの成膜手法を用いて半導体膜４、絶縁膜３ａを連続成膜する。半導体膜４としては、非晶質Ｓｉ膜や微結晶Ｓｉ膜あるいはそれらの積層を適用する。ついで、ホトリソグラフィを適用して、絶縁膜３ａと半導体膜４を島状に加工する。（図９（ａ）参照）   Next, after removing the oxide film on the surface of the contact film 5 with HF or the like, the semiconductor film 4 and the insulating film 3a are continuously formed by using a film forming method such as PECVD. As the semiconductor film 4, an amorphous Si film, a microcrystalline Si film, or a laminate thereof is applied. Next, the insulating film 3a and the semiconductor film 4 are processed into an island shape by applying photolithography. (See Fig. 9 (a))

次に、絶縁膜３ｂをＰＥＣＶＤなどを用いて成膜し、さらに、スパッタなどにより、金属膜を成膜する。絶縁膜３ｂを形成することにより、絶縁膜３ａ及び３ｂからなるケート絶縁膜３が形成される。
その後、ホトリソグラフィ工程を適用し、図９（ｂ）に示すように、前記金属膜をパターンニングしてゲート電極２を形成する。 Next, the insulating film 3b is formed using PECVD or the like, and further a metal film is formed by sputtering or the like. By forming the insulating film 3b, the Kate insulating film 3 composed of the insulating films 3a and 3b is formed.
Thereafter, a photolithography process is applied, and the metal film is patterned to form the gate electrode 2 as shown in FIG. 9B.

次に、ゲート電極２を覆うようにして保護性絶縁膜８をＰＥＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮ（窒化シリコン）膜やＳｉＯ２（酸化シリコン）膜などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜からなる電極膜を成膜した後、ホトリソグラフィ工程を適用し、前記電極膜をパターンニングして画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図９（ｃ）に示す。 Next, a protective insulating film 8 is formed by PECVD so as to cover the gate electrode 2. As the protective insulating film 8, a SiN (silicon nitride) film, a SiO 2 (silicon oxide) film, or the like can be applied. These films are formed by the PECVD method or the like as described above.
Thereafter, a photolithography process is applied to form a contact hole 9 and the like that enable electrical contact between the source electrode 6 and an external device. Furthermore, after forming an electrode film made of a metal film or an oxide conductive film, a photolithography process is applied, and the electrode film is patterned to form the pixel electrode 10. The pixel electrode 10 is electrically connected to the source electrode 6 through the contact hole 9. The process so far is shown in FIG.

本実施例により、特性が優れた正スタガ型薄膜トランジスタＱ３を形成できる。   According to this embodiment, a positive staggered thin film transistor Q3 having excellent characteristics can be formed.

〔実施例６〕
ここで示す実施例の液晶表示装置は、前述の実施例１から５で作製した薄膜トランジスタを有する絶縁性基板に、さらにスペーサを形成した後、対向基板を張り合わせ液晶を封入し完成する。本実施例の液晶表示装置の概略構成を図１０に示す。なお、図１０では、薄膜トランジスタの一例として図１−１で示した逆スタガ型薄膜トランジスタＱ１を示している。 Example 6
In the liquid crystal display device of the embodiment shown here, a spacer is further formed on the insulating substrate having the thin film transistor manufactured in the above-described embodiments 1 to 5, and then the counter substrate is bonded to complete the liquid crystal. FIG. 10 shows a schematic configuration of the liquid crystal display device of this example. Note that FIG. 10 illustrates the inverted staggered thin film transistor Q1 illustrated in FIG. 1-1 as an example of the thin film transistor.

本実施例の液晶表示装置の製造方法について以下に述べる。前述の実施例１乃至実施例５に記載の方法で画素電極１０まで形成した後、スペーサ１１を形成する。この形成方法としては、感光性樹脂を所定の厚さに塗布した後露光現像し形成する方法がある。ついで配向膜１２を形成する。ついで対向基板１３を張り合わせ、液晶１４を封入し液晶表示装置を完成する。   A method for manufacturing the liquid crystal display device of this embodiment will be described below. After forming up to the pixel electrode 10 by the method described in the first to fifth embodiments, the spacer 11 is formed. As this forming method, there is a method in which a photosensitive resin is applied to a predetermined thickness and then exposed and developed. Next, the alignment film 12 is formed. Next, the counter substrate 13 is bonded together, and the liquid crystal 14 is sealed to complete the liquid crystal display device.

本実施例の液晶表示装置は、各々が画素電極１０と、この画素電極１０に電気的に接続されたアクティブ素子とを含む複数の画素領域をマトリクス状に配置した液晶表示パネルを有し、前記液晶表示パネルは、絶縁性基板１（第１の基板）と対向基板１３（第２の基板）との間に液晶１４が挟持された構成になっており、前記アクティブ素子は前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）である。   The liquid crystal display device of this embodiment has a liquid crystal display panel in which a plurality of pixel regions each including a pixel electrode 10 and an active element electrically connected to the pixel electrode 10 are arranged in a matrix. The liquid crystal display panel has a configuration in which a liquid crystal 14 is sandwiched between an insulating substrate 1 (first substrate) and a counter substrate 13 (second substrate), and the active element is the first embodiment described above. Or thin film transistors (Q1, Q1a, Q2, Q2a, Q3).

本実施例の液晶表示装置において、画素電極１０と共に画素領域を構成し、画素電極１０に電気的に接続されるアクティブ素子（薄膜トランジスタ）として前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）を使用することにより、薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）の電圧書込み特性が良好なため、色再現性などに優れた画像を表示することが可能となる。   In the liquid crystal display device of this embodiment, the thin film transistors (Q1, Q1a, Q2) of the first to fifth embodiments described above are used as active elements (thin film transistors) that constitute a pixel region together with the pixel electrode 10 and are electrically connected to the pixel electrode 10. , Q2a, Q3), the thin film transistors (Q1, Q1a, Q2, Q2a, Q3) have good voltage writing characteristics, so that an image with excellent color reproducibility can be displayed.

〔実施例７〕
ここで示す実施例の有機ＥＬ表示装置は前述の実施例１から５で作製した薄膜トランジスタを有する絶縁性基板に、電荷輸送層、発光層、電荷輸送層を積層して有機ＥＬ発光素子を形成する。本実施例の有機ＥＬ表示装置の概略構成を図１１に示す。なお、図１１では、薄膜トランジスタの一例として図１で示した逆スタガ型薄膜トランジスタＱ１を示している。 Example 7
In the organic EL display device of the embodiment shown here, an organic EL light emitting element is formed by laminating a charge transport layer, a light emitting layer, and a charge transport layer on an insulating substrate having the thin film transistor manufactured in the above-described embodiments 1 to 5. . FIG. 11 shows a schematic configuration of the organic EL display device of this example. Note that FIG. 11 illustrates the inverted staggered thin film transistor Q1 illustrated in FIG. 1 as an example of the thin film transistor.

本実施例の有機ＥＬ表示装置の製造方法について以下に述べる。
前述の実施例１乃至５に記載の方法で保護性絶縁膜８まで形成した後、平坦化層１５を形成する。平坦化層１５は、感光性樹脂を塗布した後、露光現像によりスルーホール１５ａを開けて形成する。ついで画素電極１０を前述の実施例１乃至５と同様な方法で形成する。その後、この上に、有機ＥＬ発光素子の電荷輸送層１６、発光層１７、電荷輸送層１８を蒸着法により形成し、さらに上部電極１９として透明導電膜を蒸着及びスパッタリングで形成し、封止膜２０としてＳｉＮ膜をＣａｔ−ＣＶＤを用いて形成し、有機ＥＬ表示装置を作製した。 A method for manufacturing the organic EL display device of this example will be described below.
After the protective insulating film 8 is formed by the method described in the first to fifth embodiments, the planarization layer 15 is formed. The planarizing layer 15 is formed by applying a photosensitive resin and then opening through holes 15a by exposure and development. Next, the pixel electrode 10 is formed by the same method as in the first to fifth embodiments. Thereafter, a charge transport layer 16, a light emitting layer 17, and a charge transport layer 18 of the organic EL light emitting element are formed thereon by vapor deposition, and a transparent conductive film is formed as the upper electrode 19 by vapor deposition and sputtering, and a sealing film A SiN film was formed as 20 using Cat-CVD, and an organic EL display device was manufactured.

本実施例の有機ＥＬ表示装置は、各々が有機ＥＬ発光素子と、前記有機ＥＬ発光素子の画素電極１０と電気的に接続されたスイッチング素子とを含む複数の画素領域をマトリクス状に配置した有機ＥＬ表示装置であり、前記スイッチング素子は、前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）である。   The organic EL display device of this example is an organic EL device in which a plurality of pixel regions each including an organic EL light emitting element and a switching element electrically connected to the pixel electrode 10 of the organic EL light emitting element are arranged in a matrix. In the EL display device, the switching element is the thin film transistor (Q1, Q1a, Q2, Q2a, Q3) of the first to fifth embodiments.

本実施例の有機ＥＬ表示装置においては、有機ＥＬ発光素子及び画素電極１０と共に表示領域を構成し、画素電極１０に電気的接続されるスイッチング素子（薄膜トランジスタ）として前述の実施例１乃至５の薄膜トランジスタ（Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３）を使用することにより、高画質な表示特性を示した。   In the organic EL display device according to the present embodiment, the thin film transistor according to the first to fifth embodiments described above is configured as a switching element (thin film transistor) that forms a display area together with the organic EL light emitting element and the pixel electrode 10 and is electrically connected to the pixel electrode 10. By using (Q1, Q1a, Q2, Q2a, Q3), high quality display characteristics were shown.

以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。   As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.

１…絶縁性基板
２…ゲート電極
３…ゲート絶縁膜
３ａ，３ｂ…絶縁膜
４…半導体膜
５，５ａ…コンタクト膜
６…ソース電極
７…ドレイン電極
８…保護性絶縁膜
９…コンタクトホール
１０…画素電極
１１…スペーサ
１２…配向膜
１３…対向基板
１４…液晶
１５…平坦化層
１５ａ…スルーホール
１６…電荷輸送層
１７…発光層
１８…電荷輸送層
１９…上部電極
２０…封止膜
Ｑ１，Ｑ１ａ，Ｑ２，Ｑ２ａ，Ｑ３…薄膜トランジスタ DESCRIPTION OF SYMBOLS 1 ... Insulating substrate 2 ... Gate electrode 3 ... Gate insulating film 3a, 3b ... Insulating film 4 ... Semiconductor film 5, 5a ... Contact film 6 ... Source electrode 7 ... Drain electrode 8 ... Protective insulating film 9 ... Contact hole 10 ... Pixel electrode 11 ... Spacer 12 ... Alignment film 13 ... Counter substrate 14 ... Liquid crystal 15 ... Flattening layer 15a ... Through hole 16 ... Charge transport layer 17 ... Light emitting layer 18 ... Charge transport layer 19 ... Upper electrode 20 ... Sealing film Q1, Q1a, Q2, Q2a, Q3 ... Thin film transistor

Claims (14)

ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及び前記ドレイン電極との間に前記コンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜がＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度ピークが、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度ピークが、前記コンタクト膜と前記ソース電極や前記ドレイン電極との界面から３ｎｍ以上離れていることを特徴とする表示装置。 A gate electrode; a gate insulating film; a semiconductor film; a contact film; and a pair of electrodes functioning as a source electrode and a drain electrode. The contact between the semiconductor film and the source electrode and the drain electrode. A display device having a thin film transistor in which a film is disposed,
The contact film is a film containing Si as a main component. When the thin film transistor is p-channel conductivity type, the group III impurity concentration peak in the contact film is present. When the thin film transistor is n-channel conductivity type, the contact film is formed. A display device characterized in that a group V impurity concentration peak is 3 nm or more away from an interface between the contact film and the source electrode or the drain electrode. ゲート電極と、ゲート絶縁膜と、半導体膜と、コンタクト膜と、ソース電極及びドレイン電極として機能する一対の電極とを具備し、前記半導体膜と前記ソース電極及び前記ドレイン電極との間にコンタクト膜が配置された薄膜トランジスタを有する表示装置であって、
前記コンタクト膜がＳｉを主成分とした膜であり、前記薄膜トランジスタがｐチャネル導電型の場合は前記コンタクト膜中のIII族の不純物濃度が、前記薄膜トランジスタがｎチャネル導電型の場合は前記コンタクト膜中のＶ族の不純物濃度が、前記半導体膜側で高くなっていることを特徴とする表示装置。 A contact film comprising a gate electrode, a gate insulating film, a semiconductor film, a contact film, and a pair of electrodes functioning as a source electrode and a drain electrode, and the contact film between the semiconductor film and the source electrode and the drain electrode A display device having a thin film transistor in which is disposed,
The contact film is a film containing Si as a main component. When the thin film transistor is p-channel conductivity type, the group III impurity concentration in the contact film is used. When the thin film transistor is n-channel conductivity type, the contact film is in the contact film. A group V impurity concentration is higher on the semiconductor film side. 請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは基板上に形成され、
前記半導体膜は、前記ソース電極及び前記ドレイン電極より前記基板側に存在することを特徴とする表示装置。 The display device according to claim 1 or 2,
The thin film transistor is formed on a substrate,
The display device, wherein the semiconductor film is present on the substrate side with respect to the source electrode and the drain electrode. 請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは基板上に形成され、
前記ソース電極及び前記ドレイン電極より前記基板側に必ず前記半導体膜が重畳して存在することを特徴とする表示装置。 The display device according to claim 1 or 2,
The thin film transistor is formed on a substrate,
The display device according to claim 1, wherein the semiconductor film always overlaps the substrate side from the source electrode and the drain electrode. 請求項１又は２に記載の表示装置において、
前記コンタクト膜の厚さは５ｎｍ以上であることを特徴とする表示装置。 The display device according to claim 1 or 2,
A display device, wherein the thickness of the contact film is 5 nm or more. 請求項１又は２に記載の表示装置において、
前記コンタクト膜の厚さは１０ｎｍ以下であることを特徴とする表示装置。 The display device according to claim 1 or 2,
A display device, wherein the contact film has a thickness of 10 nm or less. 請求項１又は２に記載の表示装置において、
前記半導体膜は、非晶質Ｓｉ膜あるいは微結晶Ｓｉ膜あるいはそれらの膜の積層であることを特徴とする表示装置。 The display device according to claim 1 or 2,
The display device, wherein the semiconductor film is an amorphous Si film, a microcrystalline Si film, or a laminate of these films. 請求項１又は２に記載の表示装置において、
前記半導体膜は、酸化物半導体膜であることを特徴とする表示装置。 The display device according to claim 1 or 2,
The display device, wherein the semiconductor film is an oxide semiconductor film. 請求項１又は２に記載の表示装置において、
前記ソース電極及び前記ドレイン電極は、銅あるいは銅を含有する合金であることを特徴とする表示装置。 The display device according to claim 1 or 2,
The display device, wherein the source electrode and the drain electrode are made of copper or an alloy containing copper. 請求項１又は２に記載の表示装置において、
前記ソース電極と前記ドレイン電極との間の前記コンタクト膜は酸素を含有することを特徴とする表示装置。 The display device according to claim 1 or 2,
The display device, wherein the contact film between the source electrode and the drain electrode contains oxygen. 請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは、絶縁性基板上に、前記ゲート電極、前記ゲート絶縁膜、前記半導体膜、前記コンタクト膜、前記ソース電極及びドレイン電極が順次積層された逆スタガ型構造であることを特徴とする表示装置。 The display device according to claim 1 or 2,
The thin film transistor has an inverted staggered structure in which the gate electrode, the gate insulating film, the semiconductor film, the contact film, the source electrode, and the drain electrode are sequentially stacked on an insulating substrate. apparatus. 請求項１又は２に記載の表示装置において、
前記薄膜トランジスタは、絶縁性基板上に、前記ソース電極及びドレイン電極、前記コンタクト膜、前記半導体膜、前記ゲート絶縁膜、前記ゲート電極が順積層された正スタガ型構造であることを特徴とする表示装置。 The display device according to claim 1 or 2,
The display is characterized in that the thin film transistor has a positive stagger type structure in which the source and drain electrodes, the contact film, the semiconductor film, the gate insulating film, and the gate electrode are sequentially stacked on an insulating substrate. apparatus. 請求項１又は２に記載の表示装置は、各々が画素電極と前記画素電極に電気的に接続されたアクティブ素子とを含む複数の画素領域をマトリクス状に配置した液晶表示パネルを有する液晶表示装置であり、
前記薄膜トランジスタは前記アクティブ素子であることを特徴とする表示装置。 3. The liquid crystal display device according to claim 1, further comprising a liquid crystal display panel in which a plurality of pixel regions each including a pixel electrode and an active element electrically connected to the pixel electrode are arranged in a matrix. And
The display device, wherein the thin film transistor is the active element. 請求項１又は２に記載の表示装置は、各々が有機ＥＬ発光素子と前記有機ＥＬ発光素子の画素電極と電気的に接続されたスイッチング素子とを含む複数の画素領域をマトリクス状に配置した有機ＥＬ表示装置であり、
前記薄膜トランジスタは、前記スイッチング素子であることを特徴とする表示装置。 The display device according to claim 1 or 2, wherein each of the display devices includes an organic EL light emitting element and a plurality of pixel regions each including a switching element electrically connected to a pixel electrode of the organic EL light emitting element. An EL display device,
The display device, wherein the thin film transistor is the switching element.
JP2009211200A 2009-09-14 2009-09-14 Display device Active JP5352391B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009211200A JP5352391B2 (en) 2009-09-14 2009-09-14 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009211200A JP5352391B2 (en) 2009-09-14 2009-09-14 Display device

Publications (2)

Publication Number Publication Date
JP2011061102A true JP2011061102A (en) 2011-03-24
JP5352391B2 JP5352391B2 (en) 2013-11-27

Family

ID=43948361

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009211200A Active JP5352391B2 (en) 2009-09-14 2009-09-14 Display device

Country Status (1)

Country Link
JP (1) JP5352391B2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016018036A (en) * 2014-07-07 2016-02-01 三菱電機株式会社 Thin film transistor substrate and manufacturing method of the same
JP2017046009A (en) * 2011-03-28 2017-03-02 株式会社半導体エネルギー研究所 Semiconductor device and liquid crystal display device
JP2019054301A (en) * 2011-05-11 2019-04-04 株式会社半導体エネルギー研究所 Semiconductor device
JP2020012190A (en) * 2018-07-20 2020-01-23 株式会社アルバック Target for adhesion film, wiring layer, semiconductor device and liquid crystal display device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7137979B2 (en) 2018-07-09 2022-09-15 キオクシア株式会社 semiconductor equipment

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124463A (en) * 1998-10-21 2000-04-28 Nec Corp Thin film transistor element and its manufacture
JP2008140984A (en) * 2006-12-01 2008-06-19 Sharp Corp Semiconductor device, method of manufacturing the same, and display device
JP2009004518A (en) * 2007-06-20 2009-01-08 Kobe Steel Ltd Thin film transistor substrate and display device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124463A (en) * 1998-10-21 2000-04-28 Nec Corp Thin film transistor element and its manufacture
JP2008140984A (en) * 2006-12-01 2008-06-19 Sharp Corp Semiconductor device, method of manufacturing the same, and display device
JP2009004518A (en) * 2007-06-20 2009-01-08 Kobe Steel Ltd Thin film transistor substrate and display device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017046009A (en) * 2011-03-28 2017-03-02 株式会社半導体エネルギー研究所 Semiconductor device and liquid crystal display device
US9929280B2 (en) 2011-03-28 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor film containing indium
US10192997B2 (en) 2011-03-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
JP2019054301A (en) * 2011-05-11 2019-04-04 株式会社半導体エネルギー研究所 Semiconductor device
JP2016018036A (en) * 2014-07-07 2016-02-01 三菱電機株式会社 Thin film transistor substrate and manufacturing method of the same
US10050059B2 (en) 2014-07-07 2018-08-14 Mitsubishi Electric Corporation Thin film transistor substrate and method for manufacturing the same
JP2020012190A (en) * 2018-07-20 2020-01-23 株式会社アルバック Target for adhesion film, wiring layer, semiconductor device and liquid crystal display device

Also Published As

Publication number Publication date
JP5352391B2 (en) 2013-11-27

Similar Documents

Publication Publication Date Title
JP5458367B2 (en) Thin film transistor and manufacturing method thereof
KR102080732B1 (en) Low-temperature polycrystalline silicon thin-film transistor based on dual-gate structure and manufacturing method therefor
US11177293B2 (en) Array substrate and fabricating method thereof, and display device
KR101675114B1 (en) Thin film transistor and manufacturing method of the same
JP2007220817A (en) Thin-film transistor and manufacturing method thereof
JP2007220819A (en) Thin-film transistor and manufacturing method thereof
KR100831881B1 (en) Thin-film semiconductor device
WO2016175086A1 (en) Semiconductor device and method for manufacturing same
WO2017008345A1 (en) Thin-film transistor, manufacturing method for thin-film transistor, and display device
KR20140148296A (en) Thin film transistor
JP5352391B2 (en) Display device
WO2017071659A1 (en) Circuit structure composed of thin film transistors and manufacturing method thereof, and display panel
US20180315781A1 (en) Complementary thin film transistor and manufacturing method thereof, and array substrate
JP5442228B2 (en) Display device and manufacturing method of display device
WO2017008347A1 (en) Array substrate, manufacturing method for array substrate, and display device
US20070108449A1 (en) Display device and fabrication method thereof
JP5610406B2 (en) Thin film transistor manufacturing method
JP5558222B2 (en) Method for manufacturing thin film transistor substrate
JP2008153416A (en) Display device and manufacturing method
WO2012005030A1 (en) Thin film transistor, method for manufacturing same, and display device
JP5547995B2 (en) Display device and manufacturing method thereof
TW201351659A (en) Thin film transistor and the method for fabricating the same
WO2015085605A1 (en) Igzo transistor structure and manufacturing method therefor
JP5580624B2 (en) THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE
JPH11258636A (en) Thin-film transistor and its manufacture

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110607

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130716

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130813

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130826

R150 Certificate of patent or registration of utility model

Ref document number: 5352391

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350