JPH11258636A - Thin-film transistor and its manufacture - Google Patents
Thin-film transistor and its manufactureInfo
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- JPH11258636A JPH11258636A JP6534298A JP6534298A JPH11258636A JP H11258636 A JPH11258636 A JP H11258636A JP 6534298 A JP6534298 A JP 6534298A JP 6534298 A JP6534298 A JP 6534298A JP H11258636 A JPH11258636 A JP H11258636A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ゲート上置きのい
わゆるコプラナ型の薄膜トランジスタおよびその製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a so-called coplanar thin film transistor on a gate and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】一般に、ＭＯＳ型の電界効果トランジス
タ（ＭＯＳＦＥＴ）は、たとえばアクティブマトリック
ス型の液晶表示装置の画素スイッチング素子としての薄
膜トランジスタ（Thin Film Transistor）や半導体集積
回路などに用いられている。そして、薄膜トランジスタ
の場合は、活性層に多結晶シリコンや非晶質シリコンが
用いられることが多く、活性層に多結晶シリコンを用い
たものでは、ゲート上置き構造であるいわゆるコプラナ
構造をとることが多い。2. Description of the Related Art Generally, a MOS type field effect transistor (MOSFET) is used for a thin film transistor (SFT) as a pixel switching element of an active matrix type liquid crystal display device or a semiconductor integrated circuit. In the case of a thin film transistor, polycrystalline silicon or amorphous silicon is often used for the active layer. In the case of using polycrystalline silicon for the active layer, a so-called coplanar structure, which is a gate-mounted structure, may be employed. Many.
【０００３】ここで、従来のコプラナ構造の薄膜トラン
ジスタを図３および図４を参照して説明する。Here, a conventional coplanar thin film transistor will be described with reference to FIGS. 3 and 4. FIG.
【０００４】この薄膜トランジスタは、透明絶縁基板で
あるガラス基板１上に、不純物拡散を防止するＳｉＯ2
などのアンダーコート層２が形成され、このアンダーコ
ート層２上には多結晶シリコンの活性層３がエッチング
により形成され、この活性層３は中央にチャネル領域４
が形成され、このチャネル領域４の両側にはそれぞれド
レイン領域５およびソース領域６が形成され、この活性
層３を含むアンダーコート層２上にはゲート絶縁膜７が
形成されている。[0004] This thin film transistor is composed of a SiO 2 for preventing impurity diffusion on a glass substrate 1 which is a transparent insulating substrate.
On the undercoat layer 2, an active layer 3 of polycrystalline silicon is formed by etching, and the active layer 3 has a channel region 4 in the center.
A drain region 5 and a source region 6 are formed on both sides of the channel region 4, respectively. A gate insulating film 7 is formed on the undercoat layer 2 including the active layer 3.
【０００５】また、ゲート絶縁膜７のチャネル領域４上
にはゲート電極８が形成され、このゲート電極８を覆っ
て層間絶縁膜９が形成され、この層間絶縁膜９およびゲ
ート絶縁膜７にコンタクトホール11，12が形成され、そ
れぞれドレイン領域５およびソース領域６に接続される
ドレイン電極13およびソース電極14が形成されている。A gate electrode 8 is formed on channel region 4 of gate insulating film 7, an interlayer insulating film 9 is formed to cover gate electrode 8, and a contact is made between interlayer insulating film 9 and gate insulating film 7. Holes 11 and 12 are formed, and a drain electrode 13 and a source electrode 14 connected to the drain region 5 and the source region 6, respectively, are formed.
【０００６】このように、コプラナ構造の場合、アンダ
ーコート層２を成膜したガラス基板１上に多結晶シリコ
ン膜を形成し、この多結晶シリコン膜を素子分離のため
島状にエッチングして活性層３を形成し、この活性層３
上にゲート絶縁膜７およびゲート電極８が順次積層され
るため、活性層３は図４に示すように台形状となり、活
性層３の上端部の角度を有する部分とゲート絶縁膜７と
が接してしまう。As described above, in the case of the coplanar structure, a polycrystalline silicon film is formed on the glass substrate 1 on which the undercoat layer 2 has been formed, and this polycrystalline silicon film is etched into an island shape for element isolation to activate. The layer 3 is formed, and the active layer 3 is formed.
Since the gate insulating film 7 and the gate electrode 8 are sequentially stacked thereon, the active layer 3 has a trapezoidal shape as shown in FIG. 4, and the portion having the upper end angle of the active layer 3 is in contact with the gate insulating film 7. Would.
【０００７】このように、ゲート電極８は、ゲート絶縁
膜７を介して台形上の活性層３の端面をも覆うように形
成されているので、たとえばｎチャネル型の薄膜トラン
ジスタを動作させるためにゲート電極８の電圧を負側か
ら掃引していく際に、活性層３の上端部に局部的に電界
が集中し、ゲート絶縁膜７が破壊するおそれがある。な
お、ｐチャネル型の薄膜トランジスタであればゲート電
極８の電圧を正側から掃引するが同様である。As described above, the gate electrode 8 is formed so as to cover the end surface of the active layer 3 on the trapezoid with the gate insulating film 7 interposed therebetween. When the voltage of the electrode 8 is swept from the negative side, an electric field is locally concentrated on the upper end of the active layer 3 and the gate insulating film 7 may be broken. In the case of a p-channel thin film transistor, the voltage of the gate electrode 8 is swept from the positive side, but the same applies.
【０００８】さらに、ドレイン領域５およびソース領域
６間に流れる電流が、活性層３の上端部から流れ始まっ
てしまい、閾値電圧を低下させ、薄膜トランジスタの性
能劣化および信頼性を低下させてしまう。Further, a current flowing between the drain region 5 and the source region 6 starts to flow from the upper end of the active layer 3, which lowers the threshold voltage, and deteriorates the performance and reliability of the thin film transistor.
【０００９】[0009]
【発明が解決しようとする課題】上述のように、島状に
エッチングされた活性層３の上端部が角度を有し、ゲー
ト絶縁膜７を介して形成されているゲート電極８が活性
層３の端面を覆う構造の薄膜トランジスタでは、薄膜ト
ランジスタの動作の際に活性層３の上端部で電界集中が
起こり、ゲート絶縁膜７を破壊したり閾値電圧が低下す
るおそれがある問題を有している。As described above, the upper end of the island-shaped etched active layer 3 has an angle, and the gate electrode 8 formed via the gate insulating film 7 is In the thin film transistor having a structure that covers the end surface of the thin film transistor, the electric field concentration occurs at the upper end of the active layer 3 during the operation of the thin film transistor, and there is a problem that the gate insulating film 7 may be broken or the threshold voltage may be lowered.
【００１０】本発明は、上記問題点に鑑みなされたもの
で、性能および信頼性を大きく向上させた薄膜トランジ
スタおよびその製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and has as its object to provide a thin film transistor having greatly improved performance and reliability and a method of manufacturing the same.
【００１１】[0011]
【課題を解決するための手段】本発明は、基板上に形成
されドレイン領域およびソース領域を有する活性層と、
この活性層を覆って形成されるゲート絶縁膜と、前記活
性層の上方に位置しこのゲート絶縁膜上に形成され下面
が前記活性層の端部でもこの活性層の上面と平行に形成
されたゲート電極とを具備したものである。SUMMARY OF THE INVENTION The present invention comprises an active layer formed on a substrate and having a drain region and a source region;
A gate insulating film formed to cover the active layer; and a lower surface formed on the gate insulating film located above the active layer and having a lower surface formed parallel to the upper surface of the active layer at the end of the active layer. And a gate electrode.
【００１２】また、本発明は、基板上に形成されドレイ
ン領域およびソース領域を有する活性層と、この活性層
を覆って上面が前記活性層の端部でも活性層の上面と平
行に形成されたゲート絶縁膜と、前記活性層の上方に位
置しこのゲート絶縁膜上に形成されたゲート電極とを具
備したものである。Further, according to the present invention, an active layer formed on a substrate and having a drain region and a source region, and an upper surface covering the active layer is formed parallel to the upper surface of the active layer even at an end of the active layer. It has a gate insulating film and a gate electrode located above the active layer and formed on the gate insulating film.
【００１３】さらに、本発明は、基板上に形成されドレ
イン領域およびソース領域を有する活性層と、この活性
層を覆って上面がほぼ平坦面に形成されたゲート絶縁膜
と、前記活性層の上方に位置しこのゲート絶縁膜上に形
成されたゲート電極とを具備したものである。Further, the present invention provides an active layer formed on a substrate and having a drain region and a source region; a gate insulating film covering the active layer and having a substantially flat upper surface; And a gate electrode formed on the gate insulating film.
【００１４】そして、ゲート絶縁膜上に形成され下面が
活性層の端部でも活性層の上面と平行にゲート電極が形
成されたり、上面が活性層の端部でも活性層の上面と平
行にゲート絶縁膜が形成されたり、あるいは、ゲート電
極が形成される上面がほぼ平坦面にゲート絶縁膜が形成
されたため、ゲート絶縁膜の上面が、活性層の上端部で
も活性層の上面に対して平行であるので、活性層での電
界集中の発生を抑制してゲート絶縁膜の破壊および閾値
電圧の低下を防ぐ。A gate electrode is formed on the gate insulating film and has a lower surface parallel to the upper surface of the active layer even at the edge of the active layer, or a gate electrode having the upper surface parallel to the upper surface of the active layer even at the edge of the active layer. The upper surface of the gate insulating film is parallel to the upper surface of the active layer even at the upper end of the active layer because the insulating film is formed or the upper surface on which the gate electrode is formed is formed on a substantially flat upper surface. Therefore, the occurrence of electric field concentration in the active layer is suppressed to prevent the gate insulating film from being broken and the threshold voltage from being lowered.
【００１５】また、活性層の膜厚に対するゲート絶縁膜
の膜厚比が３以下であるもので、ゲート絶縁膜の膜厚が
活性層の膜厚の３倍以下であることにより電界集中を防
止できる。The thickness ratio of the gate insulating film to the thickness of the active layer is 3 or less, and the electric field concentration is prevented by the thickness of the gate insulating film being 3 times or less the thickness of the active layer. it can.
【００１６】また、本発明は、基板上にドレイン領域お
よびソース領域を有する活性層を形成する工程と、この
活性層を覆ってゲート絶縁膜を形成する工程と、このゲ
ート絶縁膜の上面を平坦化する工程と、前記活性層の上
方に位置してこのゲート絶縁膜上にゲート電極を形成す
る工程とを具備するものである。Further, the present invention provides a step of forming an active layer having a drain region and a source region on a substrate, a step of forming a gate insulating film covering the active layer, and a step of flattening the upper surface of the gate insulating film. And forming a gate electrode on the gate insulating film located above the active layer.
【００１７】そして、ゲート絶縁膜の上面を平坦化する
ことにより、活性層の上端部でも活性層の上面に対して
平行となり、活性層での電界集中の発生を抑制してゲー
ト絶縁膜の破壊および閾値電圧の低下を防ぐ。By flattening the upper surface of the gate insulating film, the upper end of the active layer is also parallel to the upper surface of the active layer, thereby suppressing the generation of electric field concentration in the active layer and destructing the gate insulating film. And lowering the threshold voltage.
【００１８】さらに、ゲート絶縁膜は所望の膜厚より厚
く形成し、この膜厚から所望の膜厚まで薄くして平坦化
することにより、ゲート絶縁膜を所望の膜厚にする。Further, the gate insulating film is formed to be thicker than a desired film thickness, and is thinned from this film thickness to a desired film thickness and flattened, so that the gate insulating film has a desired film thickness.
【００１９】またさらに、平坦化は、エッチングで行な
うことにより、簡単に平坦化する。Further, the flattening is easily performed by etching.
【００２０】[0020]
【発明の実施の形態】以下、本発明の薄膜トランジスタ
の一実施の形態を図１および図２を参照して説明する。
なお、図３および図４に示す従来例に対応する部分には
同一符号を付して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the thin film transistor according to the present invention will be described below with reference to FIGS.
Parts corresponding to the conventional example shown in FIG. 3 and FIG.
【００２１】この薄膜トランジスタは、ゲート上置きの
いわゆるコプラナ構造のｎチャネルで、たとえば液晶表
示装置のスイッチング素子に用いられ、透明絶縁基板で
あるガラス基板１上に、このガラス基板１からの不純物
拡散を防止するＳｉＯ2 などのアンダーコート層２が形
成され、このアンダーコート層２上には多結晶シリコン
（ポリシリコン）の活性層３がエッチングにより形成さ
れ、この活性層３は中央にチャネル領域４が形成され、
このチャネル領域４の両側にはそれぞれｎ型不純物であ
るリン（Ｐ）が注入されたドレイン領域５およびソース
領域６が形成され、この活性層３を含むアンダーコート
層２上には上面が平坦化されたＳｉＯ2などのゲート絶
縁膜７が形成されている。なお、活性層３はＬＤＤ（Li
ghtly Doped Drain ）構造でもよい。This thin film transistor is an n-channel having a so-called coplanar structure placed on a gate and is used, for example, as a switching element of a liquid crystal display device. The thin film transistor diffuses impurities from the glass substrate 1 onto a glass substrate 1 which is a transparent insulating substrate. An undercoat layer 2 of SiO 2 or the like to be prevented is formed, and an active layer 3 of polycrystalline silicon (polysilicon) is formed on the undercoat layer 2 by etching, and a channel region 4 is formed in the center of the active layer 3. Formed,
On both sides of the channel region 4, a drain region 5 and a source region 6 into which phosphorus (P) as an n-type impurity is implanted are formed, and the upper surface is flattened on the undercoat layer 2 including the active layer 3. A gate insulating film 7 of, for example, SiO 2 is formed. The active layer 3 is made of LDD (Li
ghtly Doped Drain) structure may be used.
【００２２】また、ゲート絶縁膜７のチャネル領域４上
には活性層３と上端部まで下面が平行な低抵抗金属であ
るモリブデン・タングステン合金（ＭｏＷ）のゲート電
極８が形成され、このゲート電極８を覆って層間絶縁膜
９が形成され、この層間絶縁膜９およびゲート絶縁膜７
にコンタクトホール11，12が形成され、それぞれドレイ
ン領域５およびソース領域６に接続されるドレイン電極
13およびソース電極14が形成されている。On the channel region 4 of the gate insulating film 7, a gate electrode 8 of molybdenum-tungsten alloy (MoW) which is a low-resistance metal whose lower surface is parallel to the upper end of the active layer 3 is formed. 8, an interlayer insulating film 9 is formed, and the interlayer insulating film 9 and the gate insulating film 7 are formed.
Contact holes 11 and 12 are formed in the drain electrode 5 connected to the drain region 5 and the source region 6, respectively.
13 and a source electrode 14 are formed.
【００２３】次に、上記実施の形態の製造工程について
説明する。Next, the manufacturing process of the above embodiment will be described.
【００２４】まず、ガラス基板１上に化学気相反応法や
スパッタリング法によりＳｉＯ2 のアンダーコート層２
を形成し、このアンダーコート層２上にプラズマＣＶＤ
法にアモルファスシリコン膜を形成した後にレーザアニ
ールを施してシリコンを多結晶化して多結晶シリコンと
する。そして、この多結晶シリコンをＣＦ4 、Ｏ2 ガス
を用いたケミカルドライエッチング（ＣＤＥ）で島状に
エッチングして活性層３を形成する。なお、このエッチ
ング条件は、Ｏ2 ／ＣＦ4 の流量比を４、エッチング圧
力を４０Ｐａ、マイクロ波電源パワーを８００Ｗ、基板
温度を６０℃とすることにより、ガラス基板１と活性層
３のチャネル領域４の幅方向の側面とのなす角度は３０
°となり、台形状の活性層３が形成される。First, an undercoat layer 2 of SiO 2 is formed on a glass substrate 1 by a chemical vapor reaction method or a sputtering method.
Is formed on the undercoat layer 2 by plasma CVD.
After forming an amorphous silicon film by the method, laser annealing is performed to polycrystallize silicon to obtain polycrystalline silicon. Then, the polycrystalline silicon is etched into an island shape by chemical dry etching (CDE) using CF 4 and O 2 gas to form an active layer 3. The etching conditions were such that the flow rate ratio of O 2 / CF 4 was 4, the etching pressure was 40 Pa, the microwave power supply was 800 W, and the substrate temperature was 60 ° C. The angle of 4 with the side in the width direction is 30
And the trapezoidal active layer 3 is formed.
【００２５】次に、テトラエチルオルソシリケート（Ｔ
ＥＯＳ）、Ｏ2 を原料ガスとするプラズマＣＶＤ法によ
りＳｉＯ2 のゲート絶縁膜７を形成する。また、ゲート
絶縁膜７の膜厚は、後にゲート絶縁膜７の表面を平坦化
することを考慮して、薄膜トランジスタとなる最終的に
必要とする膜厚より厚く形成する。そして、この形成さ
れたゲート絶縁膜７を、たとえばＣＭＰ（Chemical Mec
hanical Polishing ）法などのエッチング方法で表面を
平坦化してもよい。この平坦化の工程によってゲート絶
縁膜７の上面が、活性層３の上端部でも活性層３の上面
に対して平行になる。Next, tetraethyl orthosilicate (T
EOS), a gate insulating film 7 of SiO 2 is formed by a plasma CVD method using O 2 as a source gas. In addition, the thickness of the gate insulating film 7 is formed to be larger than the finally required thickness of the thin film transistor in consideration of flattening the surface of the gate insulating film 7 later. Then, the formed gate insulating film 7 is removed, for example, by CMP (Chemical Mec.).
The surface may be planarized by an etching method such as a hanical polishing method. By this flattening step, the upper surface of the gate insulating film 7 becomes parallel to the upper surface of the active layer 3 even at the upper end of the active layer 3.
【００２６】さらに、ゲート絶縁膜７上に、モリブデン
・タングステン合金の（ＭｏＷ）を成膜して所定の形状
にパターニングしてゲート電極８を成膜する。Further, a molybdenum-tungsten alloy (MoW) is formed on the gate insulating film 7 and patterned into a predetermined shape to form the gate electrode 8.
【００２７】そして、このゲート電極８をマスクとして
自己整合により、活性層３にｎ型不純物であるリン
（Ｐ）を、たとえば５Ｅ１６ｃｍ-2の条件でイオン注入
し、ドレイン領域５およびソース領域６を形成し、レー
ザーアニールや熱アニールなどのアニールにより、リン
を活性化する。Then, phosphorus (P), which is an n-type impurity, is ion-implanted into active layer 3 under the condition of, for example, 5E16 cm −2 by self-alignment using gate electrode 8 as a mask, to form drain region 5 and source region 6. Then, phosphorus is activated by annealing such as laser annealing or thermal annealing.
【００２８】さらに、全面に層間絶縁膜９を形成し、こ
の層間絶縁膜９およびゲート絶縁膜７にドレイン領域５
およびソース領域６に対してそれぞれコンタクトホール
11，12を開口形成するとともに、ゲート電極８に対する
図示しないコンタクトホールを開口形成する。Further, an interlayer insulating film 9 is formed on the entire surface, and the drain region 5 is formed on the interlayer insulating film 9 and the gate insulating film 7.
And contact holes for source region 6 respectively
Openings 11 and 12 are formed, and a contact hole (not shown) for the gate electrode 8 is formed.
【００２９】そして、全面にアルミニウム（Ａｌ）など
の金属膜を形成して、この金属膜を所定の形状にパター
ニングしてドレイン電極13およびソース電極14を形成
し、薄膜トランジスタが完成する。Then, a metal film such as aluminum (Al) is formed on the entire surface, and the metal film is patterned into a predetermined shape to form a drain electrode 13 and a source electrode 14, thereby completing a thin film transistor.
【００３０】なお、アンダーコート層２は、ＳｉＯ2 に
限らず、Ｓｉ3 Ｎ4 やＳｉ3 Ｎ4 とＳｉＯ2 の２層の薄
膜を用いてもよい。[0030] Incidentally, the undercoat layer 2 is not limited to SiO 2, it may be used a thin film the Si 3 N 4 or Si 3 N 4 and SiO 2 of 2 layers.
【００３１】また、多結晶シリコンは、ＬＰＣＶＤ法あ
るいはスパッタリング法などによりアモルファスシリコ
ン膜を形成した後、このアモルファスシリコン膜にレー
ザーアニールを施して多結晶化してもよく、また、種と
なるアモルファスシリコンから固相成長により形成した
り、ＳｉＨ4 、ＳｉＦ4 、Ｈ2 などを原料ガスとしたプ
ラズマＣＶＤ法により、直接ポリシリコン膜を形成して
もよい。さらに、活性層３としては、多結晶シリコンに
限らず、アモルファスシリコンを用いても良く、アモル
ファスシリコンは、たとえばプラズマＣＶＤ法、ＬＰＣ
ＶＤ法あるいはスパッタリング法などにより形成する。The polycrystalline silicon may be formed by forming an amorphous silicon film by LPCVD or sputtering, and then subjecting the amorphous silicon film to polycrystallization by laser annealing. The polysilicon film may be formed directly by solid phase growth or by a plasma CVD method using SiH 4 , SiF 4 , H 2 or the like as a source gas. Further, the active layer 3 is not limited to polycrystalline silicon, but may be amorphous silicon.
It is formed by a VD method or a sputtering method.
【００３２】さらに、ゲート絶縁膜７の形成方法として
は、プラズマＣＶＤ法の代わりに、常圧ＣＶＤ法、ＬＰ
ＣＶＤ法、ＥＣＲプラズマＣＶＤ法あるいはリモートプ
ラズマＣＶＤ法などの他のＣＶＤ法や、スバッタリング
法などを用いてもよく、原料ガスとしてもＴＥＯＳ、Ｏ
2 ガス以外に、ＳｉＨ4 、Ｏ2 を用いてもよい。また、
ゲート絶縁膜７の膜質をさらに向上させるために、ゲー
ト絶縁膜７を形成した後に６００℃の窒素雰囲気中で、
５時間の条件でアニールしても良い。Further, as a method of forming the gate insulating film 7, instead of the plasma CVD method, a normal pressure CVD method, LP
Other CVD methods such as a CVD method, an ECR plasma CVD method or a remote plasma CVD method, a sputtering method and the like may be used, and TEOS, O
In addition to the two gases, SiH 4 and O 2 may be used. Also,
In order to further improve the film quality of the gate insulating film 7, after forming the gate insulating film 7,
Annealing may be performed for 5 hours.
【００３３】また、ゲート電極８は、モリブデン・タン
グステン合金（ＭｏＷ）に限らず、アルミニウム（Ａ
ｌ）などの低抵抗金属や不純物が導入された多結晶シリ
コンなどで形成してもよい。The gate electrode 8 is not limited to molybdenum-tungsten alloy (MoW), but may be made of aluminum (A).
1) or the like, and may be formed of a low-resistance metal such as polycrystalline silicon into which impurities are introduced.
【００３４】一方、ｐ型チャネルの薄膜トランジスタを
製造する場合には、リンに代えてｐ型不純物のボロン
（Ｂ）などをイオン注入する。On the other hand, when a p-type channel thin film transistor is manufactured, boron (B) as a p-type impurity is ion-implanted instead of phosphorus.
【００３５】次に、上述の図１および図２に示すｎチャ
ネルの薄膜トランジスタと、従来例の図３および図４に
示すｎチャネルの薄膜トランジスタを用いたゲート耐圧
および閾値電圧との関係の実験結果について表１を参照
して説明する。Next, an experimental result of the relationship between the gate breakdown voltage and the threshold voltage using the n-channel thin film transistor shown in FIGS. 1 and 2 and the conventional n-channel thin film transistor shown in FIGS. 3 and 4 will be described. This will be described with reference to Table 1.
【００３６】なお、これら薄膜トランジスタの各サイズ
はチャネル領域４の幅は９μｍ、チャネル領域４の長さ
は４．５μｍ、チャネル領域４の膜厚すなわち活性層３
の膜厚は５００オングストローム、ゲート絶縁膜７の膜
厚は１３００オングストロームである。The size of each of these thin film transistors is such that the width of the channel region 4 is 9 μm, the length of the channel region 4 is 4.5 μm, and the thickness of the channel region 4, that is, the active layer 3 is formed.
Has a thickness of 500 angstroms, and the thickness of the gate insulating film 7 is 1300 angstroms.
【００３７】[0037]
【表１】 そして、実験によれば、ゲート絶縁膜７の上面およびゲ
ート電極８の下面がそれぞれ活性層３の上端部でも、活
性層３の上面に対して平行にしてゲート絶縁膜７の平坦
化を施した薄膜トランジスタでは、電界集中を抑制して
ゲート耐圧を向上するとともに、閾値電圧の低下を抑制
でき、電気的特性が向上するとともに信頼性に優れる。
なお、ゲート絶縁膜７の膜厚が、活性層３の膜厚の３倍
以下である場合に最も効果的である。[Table 1] According to the experiment, the upper surface of the gate insulating film 7 and the lower surface of the gate electrode 8 were flattened in parallel with the upper surface of the active layer 3 even at the upper end of the active layer 3. In the thin film transistor, the electric field concentration is suppressed, the gate breakdown voltage is improved, and the decrease in the threshold voltage can be suppressed. Thus, the electrical characteristics are improved and the reliability is excellent.
It is most effective when the thickness of the gate insulating film 7 is three times or less the thickness of the active layer 3.
【００３８】[0038]
【発明の効果】本発明は、活性層での電界集中の発生を
抑制してゲート絶縁膜の破壊および閾値電圧の低下を防
できる。According to the present invention, the occurrence of electric field concentration in the active layer can be suppressed to prevent the gate insulating film from being broken and the threshold voltage from lowering.
【００３９】[0039]
【図１】本発明の一実施の形態の薄膜トランジスタを示
す断面図である。FIG. 1 is a cross-sectional view illustrating a thin film transistor according to one embodiment of the present invention.
【００４０】[0040]
【図２】同上一部を省略した図１のII−II断面図であ
る。FIG. 2 is a sectional view taken along the line II-II of FIG.
【００４１】[0041]
【図３】従来例の薄膜トランジスタを示す断面図であ
る。FIG. 3 is a cross-sectional view showing a conventional thin film transistor.
【００４２】[0042]
【図４】同上一部を省略した図３のIV−IV断面図であ
る。FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG.
【００４３】[0043]
１ ガラス基板 ３ 活性層 ５ ドレイン領域 ６ ソース領域 ７ ゲート絶縁膜 ８ ゲート電極 DESCRIPTION OF SYMBOLS 1 Glass substrate 3 Active layer 5 Drain region 6 Source region 7 Gate insulating film 8 Gate electrode
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１０年６月３日[Submission date] June 3, 1998
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【書類名】 明細書[Document Name] Statement
【発明の名称】 薄膜トランジスタおよびその製造
方法Patent application title: Thin film transistor and method for manufacturing the same
【特許請求の範囲】[Claims]
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、ゲート上置きのい
わゆるコプラナ型の薄膜トランジスタおよびその製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a so-called coplanar thin film transistor on a gate and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】一般に、ＭＯＳ型の電界効果トランジス
タ（ＭＯＳＦＥＴ）は、たとえばアクティブマトリック
ス型の液晶表示装置の画素スイッチング素子としての薄
膜トランジスタ（Thin Film Transistor）や半導体集積
回路などに用いられている。そして、薄膜トランジスタ
の場合は、活性層に多結晶シリコンや非晶質シリコンが
用いられることが多く、活性層に多結晶シリコンを用い
たものでは、ゲート上置き構造であるいわゆるコプラナ
構造をとることが多い。2. Description of the Related Art Generally, a MOS type field effect transistor (MOSFET) is used for a thin film transistor (SFT) as a pixel switching element of an active matrix type liquid crystal display device or a semiconductor integrated circuit. In the case of a thin film transistor, polycrystalline silicon or amorphous silicon is often used for the active layer. In the case of using polycrystalline silicon for the active layer, a so-called coplanar structure, which is a gate-mounted structure, may be employed. Many.
【０００３】ここで、従来のコプラナ構造の薄膜トラン
ジスタを図３および図４を参照して説明する。Here, a conventional coplanar thin film transistor will be described with reference to FIGS. 3 and 4. FIG.
【０００４】この薄膜トランジスタは、透明絶縁基板で
あるガラス基板１上に、不純物拡散を防止するＳｉＯ2
などのアンダーコート層２が形成され、このアンダーコ
ート層２上には多結晶シリコンの活性層３がエッチング
により形成され、この活性層３は中央にチャネル領域４
が形成され、このチャネル領域４の両側にはそれぞれド
レイン領域５およびソース領域６が形成され、この活性
層３を含むアンダーコート層２上にはゲート絶縁膜７が
形成されている。[0004] This thin film transistor is composed of a SiO 2 for preventing impurity diffusion on a glass substrate 1 which is a transparent insulating substrate.
On the undercoat layer 2, an active layer 3 of polycrystalline silicon is formed by etching, and the active layer 3 has a channel region 4 in the center.
A drain region 5 and a source region 6 are formed on both sides of the channel region 4, respectively. A gate insulating film 7 is formed on the undercoat layer 2 including the active layer 3.
【０００５】また、ゲート絶縁膜７のチャネル領域４上
にはゲート電極８が形成され、このゲート電極８を覆っ
て層間絶縁膜９が形成され、この層間絶縁膜９およびゲ
ート絶縁膜７にコンタクトホール11，12が形成され、そ
れぞれドレイン領域５およびソース領域６に接続される
ドレイン電極13およびソース電極14が形成されている。A gate electrode 8 is formed on channel region 4 of gate insulating film 7, an interlayer insulating film 9 is formed to cover gate electrode 8, and a contact is made between interlayer insulating film 9 and gate insulating film 7. Holes 11 and 12 are formed, and a drain electrode 13 and a source electrode 14 connected to the drain region 5 and the source region 6, respectively, are formed.
【０００６】このように、コプラナ構造の場合、アンダ
ーコート層２を成膜したガラス基板１上に多結晶シリコ
ン膜を形成し、この多結晶シリコン膜を素子分離のため
島状にエッチングして活性層３を形成し、この活性層３
上にゲート絶縁膜７およびゲート電極８が順次積層され
るため、活性層３は図４に示すように台形状となり、活
性層３の上端部の角度を有する部分とゲート絶縁膜７と
が接してしまう。As described above, in the case of the coplanar structure, a polycrystalline silicon film is formed on the glass substrate 1 on which the undercoat layer 2 has been formed, and this polycrystalline silicon film is etched into an island shape for element isolation to activate. The layer 3 is formed, and the active layer 3 is formed.
Since the gate insulating film 7 and the gate electrode 8 are sequentially stacked thereon, the active layer 3 has a trapezoidal shape as shown in FIG. 4, and the portion having the upper end angle of the active layer 3 is in contact with the gate insulating film 7. Would.
【０００７】このように、ゲート電極８は、ゲート絶縁
膜７を介して台形上の活性層３の端面をも覆うように形
成されているので、たとえばｎチャネル型の薄膜トラン
ジスタを動作させるためにゲート電極８の電圧を負側か
ら掃引していく際に、活性層３の上端部に局部的に電界
が集中し、ゲート絶縁膜７が破壊するおそれがある。な
お、ｐチャネル型の薄膜トランジスタであればゲート電
極８の電圧を正側から掃引するが同様である。As described above, the gate electrode 8 is formed so as to cover the end surface of the active layer 3 on the trapezoid with the gate insulating film 7 interposed therebetween. When the voltage of the electrode 8 is swept from the negative side, an electric field is locally concentrated on the upper end of the active layer 3 and the gate insulating film 7 may be broken. In the case of a p-channel thin film transistor, the voltage of the gate electrode 8 is swept from the positive side, but the same applies.
【０００８】さらに、ドレイン領域５およびソース領域
６間に流れる電流が、活性層３の上端部から流れ始まっ
てしまい、閾値電圧を低下させ、薄膜トランジスタの性
能劣化および信頼性を低下させてしまう。Further, a current flowing between the drain region 5 and the source region 6 starts to flow from the upper end of the active layer 3, which lowers the threshold voltage, and deteriorates the performance and reliability of the thin film transistor.
【０００９】[0009]
【発明が解決しようとする課題】上述のように、島状に
エッチングされた活性層３の上端部が角度を有し、ゲー
ト絶縁膜７を介して形成されているゲート電極８が活性
層３の端面を覆う構造の薄膜トランジスタでは、薄膜ト
ランジスタの動作の際に活性層３の上端部で電界集中が
起こり、ゲート絶縁膜７を破壊したり閾値電圧が低下す
るおそれがある問題を有している。As described above, the upper end of the island-shaped etched active layer 3 has an angle, and the gate electrode 8 formed via the gate insulating film 7 is In the thin film transistor having a structure that covers the end surface of the thin film transistor, the electric field concentration occurs at the upper end of the active layer 3 during the operation of the thin film transistor, and there is a problem that the gate insulating film 7 may be broken or the threshold voltage may be lowered.
【００１０】本発明は、上記問題点に鑑みなされたもの
で、性能および信頼性を大きく向上させた薄膜トランジ
スタおよびその製造方法を提供することを目的とする。The present invention has been made in view of the above problems, and has as its object to provide a thin film transistor having greatly improved performance and reliability and a method of manufacturing the same.
【００１１】[0011]
【課題を解決するための手段】本発明は、基板上に形成
されドレイン領域およびソース領域を有する活性層と、
この活性層を覆って形成されるゲート絶縁膜と、前記活
性層の上方に位置しこのゲート絶縁膜上に形成され下面
が前記活性層の端部でもこの活性層の上面と平行に形成
されたゲート電極とを具備したものである。SUMMARY OF THE INVENTION The present invention comprises an active layer formed on a substrate and having a drain region and a source region;
A gate insulating film formed to cover the active layer; and a lower surface formed on the gate insulating film located above the active layer and having a lower surface formed parallel to the upper surface of the active layer at the end of the active layer. And a gate electrode.
【００１２】また、本発明は、基板上に形成されドレイ
ン領域およびソース領域を有する活性層と、この活性層
を覆って上面が前記活性層の端部でも活性層の上面と平
行に形成されたゲート絶縁膜と、前記活性層の上方に位
置しこのゲート絶縁膜上に形成されたゲート電極とを具
備したものである。Further, according to the present invention, an active layer formed on a substrate and having a drain region and a source region, and an upper surface covering the active layer is formed parallel to the upper surface of the active layer even at an end of the active layer. It has a gate insulating film and a gate electrode located above the active layer and formed on the gate insulating film.
【００１３】さらに、本発明は、基板上に形成されドレ
イン領域およびソース領域を有する活性層と、この活性
層を覆って上面がほぼ平坦面に形成されたゲート絶縁膜
と、前記活性層の上方に位置しこのゲート絶縁膜上に形
成されたゲート電極とを具備したものである。Further, the present invention provides an active layer formed on a substrate and having a drain region and a source region; a gate insulating film covering the active layer and having a substantially flat upper surface; And a gate electrode formed on the gate insulating film.
【００１４】そして、ゲート絶縁膜上に形成され下面が
活性層の端部でも活性層の上面と平行にゲート電極が形
成されたり、上面が活性層の端部でも活性層の上面と平
行にゲート絶縁膜が形成されたり、あるいは、ゲート電
極が形成される上面がほぼ平坦面にゲート絶縁膜が形成
されたため、ゲート絶縁膜の上面が、活性層の上端部で
も活性層の上面に対して平行であるので、活性層での電
界集中の発生を抑制してゲート絶縁膜の破壊および閾値
電圧の低下を防ぐ。A gate electrode is formed on the gate insulating film and has a lower surface parallel to the upper surface of the active layer even at the edge of the active layer, or a gate electrode having the upper surface parallel to the upper surface of the active layer even at the edge of the active layer. The upper surface of the gate insulating film is parallel to the upper surface of the active layer even at the upper end of the active layer because the insulating film is formed or the upper surface on which the gate electrode is formed is formed on a substantially flat upper surface. Therefore, the occurrence of electric field concentration in the active layer is suppressed to prevent the gate insulating film from being broken and the threshold voltage from being lowered.
【００１５】また、活性層の膜厚に対するゲート絶縁膜
の膜厚比が３以下であるもので、ゲート絶縁膜の膜厚が
活性層の膜厚の３倍以下であることにより電界集中を防
止できる。The thickness ratio of the gate insulating film to the thickness of the active layer is 3 or less, and the electric field concentration is prevented by the thickness of the gate insulating film being 3 times or less the thickness of the active layer. it can.
【００１６】また、本発明は、基板上にドレイン領域お
よびソース領域を有する活性層を形成する工程と、この
活性層を覆ってゲート絶縁膜を形成する工程と、このゲ
ート絶縁膜の上面を平坦化する工程と、前記活性層の上
方に位置してこのゲート絶縁膜上にゲート電極を形成す
る工程とを具備するものである。Further, the present invention provides a step of forming an active layer having a drain region and a source region on a substrate, a step of forming a gate insulating film covering the active layer, and a step of flattening the upper surface of the gate insulating film. And forming a gate electrode on the gate insulating film located above the active layer.
【００１７】そして、ゲート絶縁膜の上面を平坦化する
ことにより、活性層の上端部でも活性層の上面に対して
平行となり、活性層での電界集中の発生を抑制してゲー
ト絶縁膜の破壊および閾値電圧の低下を防ぐ。By flattening the upper surface of the gate insulating film, the upper end of the active layer is also parallel to the upper surface of the active layer, thereby suppressing the generation of electric field concentration in the active layer and destructing the gate insulating film. And lowering the threshold voltage.
【００１８】さらに、ゲート絶縁膜は所望の膜厚より厚
く形成し、この膜厚から所望の膜厚まで薄くして平坦化
することにより、ゲート絶縁膜を所望の膜厚にする。Further, the gate insulating film is formed to be thicker than a desired film thickness, and is thinned from this film thickness to a desired film thickness and flattened, so that the gate insulating film has a desired film thickness.
【００１９】またさらに、平坦化は、エッチングで行な
うことにより、簡単に平坦化する。Further, the flattening is easily performed by etching.
【００２０】[0020]
【発明の実施の形態】以下、本発明の薄膜トランジスタ
の一実施の形態を図１および図２を参照して説明する。
なお、図３および図４に示す従来例に対応する部分には
同一符号を付して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the thin film transistor according to the present invention will be described below with reference to FIGS.
Parts corresponding to the conventional example shown in FIG. 3 and FIG.
【００２１】この薄膜トランジスタは、ゲート上置きの
いわゆるコプラナ構造のｎチャネルで、たとえば液晶表
示装置のスイッチング素子に用いられ、透明絶縁基板で
あるガラス基板１上に、このガラス基板１からの不純物
拡散を防止するＳｉＯ2 などのアンダーコート層２が形
成され、このアンダーコート層２上には多結晶シリコン
（ポリシリコン）の活性層３がエッチングにより形成さ
れ、この活性層３は中央にチャネル領域４が形成され、
このチャネル領域４の両側にはそれぞれｎ型不純物であ
るリン（Ｐ）が注入されたドレイン領域５およびソース
領域６が形成され、この活性層３を含むアンダーコート
層２上には上面が平坦化されたＳｉＯ2などのゲート絶
縁膜７が形成されている。なお、活性層３はＬＤＤ（Li
ghtly Doped Drain ）構造でもよい。This thin film transistor is an n-channel having a so-called coplanar structure placed on a gate and is used, for example, as a switching element of a liquid crystal display device. The thin film transistor diffuses impurities from the glass substrate 1 onto a glass substrate 1 which is a transparent insulating substrate. An undercoat layer 2 of SiO 2 or the like to be prevented is formed, and an active layer 3 of polycrystalline silicon (polysilicon) is formed on the undercoat layer 2 by etching, and a channel region 4 is formed in the center of the active layer 3. Formed,
On both sides of the channel region 4, a drain region 5 and a source region 6 into which phosphorus (P) as an n-type impurity is implanted are formed, and the upper surface is flattened on the undercoat layer 2 including the active layer 3. A gate insulating film 7 of, for example, SiO 2 is formed. The active layer 3 is made of LDD (Li
ghtly Doped Drain) structure may be used.
【００２２】また、ゲート絶縁膜７のチャネル領域４上
には活性層３と上端部まで下面が平行な低抵抗金属であ
るモリブデン・タングステン合金（ＭｏＷ）のゲート電
極８が形成され、このゲート電極８を覆って層間絶縁膜
９が形成され、この層間絶縁膜９およびゲート絶縁膜７
にコンタクトホール11，12が形成され、それぞれドレイ
ン領域５およびソース領域６に接続されるドレイン電極
13およびソース電極14が形成されている。On the channel region 4 of the gate insulating film 7, a gate electrode 8 of molybdenum-tungsten alloy (MoW) which is a low-resistance metal whose lower surface is parallel to the upper end of the active layer 3 is formed. 8, an interlayer insulating film 9 is formed, and the interlayer insulating film 9 and the gate insulating film 7 are formed.
Contact holes 11 and 12 are formed in the drain electrode 5 connected to the drain region 5 and the source region 6, respectively.
13 and a source electrode 14 are formed.
【００２３】次に、上記実施の形態の製造工程について
説明する。Next, the manufacturing process of the above embodiment will be described.
【００２４】まず、ガラス基板１上に化学気相反応法や
スパッタリング法によりＳｉＯ2 のアンダーコート層２
を形成し、このアンダーコート層２上にプラズマＣＶＤ
法にアモルファスシリコン膜を形成した後にレーザアニ
ールを施してシリコンを多結晶化して多結晶シリコンと
する。そして、この多結晶シリコンをＣＦ4 、Ｏ2 ガス
を用いたケミカルドライエッチング（ＣＤＥ）で島状に
エッチングして活性層３を形成する。なお、このエッチ
ング条件は、Ｏ2 ／ＣＦ4 の流量比を４、エッチング圧
力を４０Ｐａ、マイクロ波電源パワーを８００Ｗ、基板
温度を６０℃とすることにより、ガラス基板１と活性層
３のチャネル領域４の幅方向の側面とのなす角度は３０
°となり、台形状の活性層３が形成される。First, an undercoat layer 2 of SiO 2 is formed on a glass substrate 1 by a chemical vapor reaction method or a sputtering method.
Is formed on the undercoat layer 2 by plasma CVD.
After forming an amorphous silicon film by the method, laser annealing is performed to polycrystallize silicon to obtain polycrystalline silicon. Then, the polycrystalline silicon is etched into an island shape by chemical dry etching (CDE) using CF 4 and O 2 gas to form an active layer 3. The etching conditions were such that the flow rate ratio of O 2 / CF 4 was 4, the etching pressure was 40 Pa, the microwave power supply was 800 W, and the substrate temperature was 60 ° C. The angle of 4 with the side in the width direction is 30
And the trapezoidal active layer 3 is formed.
【００２５】次に、テトラエチルオルソシリケート（Ｔ
ＥＯＳ）、Ｏ2 を原料ガスとするプラズマＣＶＤ法によ
りＳｉＯ2 のゲート絶縁膜７を形成する。また、ゲート
絶縁膜７の膜厚は、後にゲート絶縁膜７の表面を平坦化
することを考慮して、薄膜トランジスタとなる最終的に
必要とする膜厚より厚く形成する。そして、この形成さ
れたゲート絶縁膜７を、たとえばＣＭＰ（Chemical Mec
hanical Polishing ）法などのエッチング方法で表面を
平坦化してもよい。この平坦化の工程によってゲート絶
縁膜７の上面が、活性層３の上端部でも活性層３の上面
に対して平行になる。Next, tetraethyl orthosilicate (T
EOS), a gate insulating film 7 of SiO 2 is formed by a plasma CVD method using O 2 as a source gas. In addition, the thickness of the gate insulating film 7 is formed to be larger than the finally required thickness of the thin film transistor in consideration of flattening the surface of the gate insulating film 7 later. Then, the formed gate insulating film 7 is removed, for example, by CMP (Chemical Mec.).
The surface may be planarized by an etching method such as a hanical polishing method. By this flattening step, the upper surface of the gate insulating film 7 becomes parallel to the upper surface of the active layer 3 even at the upper end of the active layer 3.
【００２６】さらに、ゲート絶縁膜７上に、モリブデン
・タングステン合金の（ＭｏＷ）を成膜して所定の形状
にパターニングしてゲート電極８を成膜する。Further, a molybdenum-tungsten alloy (MoW) is formed on the gate insulating film 7 and patterned into a predetermined shape to form the gate electrode 8.
【００２７】そして、このゲート電極８をマスクとして
自己整合により、活性層３にｎ型不純物であるリン
（Ｐ）を、たとえば５Ｅ１６ｃｍ-2の条件でイオン注入
し、ドレイン領域５およびソース領域６を形成し、レー
ザーアニールや熱アニールなどのアニールにより、リン
を活性化する。Then, phosphorus (P), which is an n-type impurity, is ion-implanted into active layer 3 under the condition of, for example, 5E16 cm −2 by self-alignment using gate electrode 8 as a mask, to form drain region 5 and source region 6. Then, phosphorus is activated by annealing such as laser annealing or thermal annealing.
【００２８】さらに、全面に層間絶縁膜９を形成し、こ
の層間絶縁膜９およびゲート絶縁膜７にドレイン領域５
およびソース領域６に対してそれぞれコンタクトホール
11，12を開口形成するとともに、ゲート電極８に対する
図示しないコンタクトホールを開口形成する。Further, an interlayer insulating film 9 is formed on the entire surface, and the drain region 5 is formed on the interlayer insulating film 9 and the gate insulating film 7.
And contact holes for source region 6 respectively
Openings 11 and 12 are formed, and a contact hole (not shown) for the gate electrode 8 is formed.
【００２９】そして、全面にアルミニウム（Ａｌ）など
の金属膜を形成して、この金属膜を所定の形状にパター
ニングしてドレイン電極13およびソース電極14を形成
し、薄膜トランジスタが完成する。Then, a metal film such as aluminum (Al) is formed on the entire surface, and the metal film is patterned into a predetermined shape to form a drain electrode 13 and a source electrode 14, thereby completing a thin film transistor.
【００３０】なお、アンダーコート層２は、ＳｉＯ2 に
限らず、Ｓｉ3 Ｎ4 やＳｉ3 Ｎ4 とＳｉＯ2 の２層の薄
膜を用いてもよい。[0030] Incidentally, the undercoat layer 2 is not limited to SiO 2, it may be used a thin film the Si 3 N 4 or Si 3 N 4 and SiO 2 of 2 layers.
【００３１】また、多結晶シリコンは、ＬＰＣＶＤ法あ
るいはスパッタリング法などによりアモルファスシリコ
ン膜を形成した後、このアモルファスシリコン膜にレー
ザーアニールを施して多結晶化してもよく、また、種と
なるアモルファスシリコンから固相成長により形成した
り、ＳｉＨ4 、ＳｉＦ4 、Ｈ2 などを原料ガスとしたプ
ラズマＣＶＤ法により、直接ポリシリコン膜を形成して
もよい。さらに、活性層３としては、多結晶シリコンに
限らず、アモルファスシリコンを用いても良く、アモル
ファスシリコンは、たとえばプラズマＣＶＤ法、ＬＰＣ
ＶＤ法あるいはスパッタリング法などにより形成する。The polycrystalline silicon may be formed by forming an amorphous silicon film by LPCVD or sputtering, and then subjecting the amorphous silicon film to polycrystallization by laser annealing. The polysilicon film may be formed directly by solid phase growth or by a plasma CVD method using SiH 4 , SiF 4 , H 2 or the like as a source gas. Further, the active layer 3 is not limited to polycrystalline silicon, but may be amorphous silicon.
It is formed by a VD method or a sputtering method.
【００３２】さらに、ゲート絶縁膜７の形成方法として
は、プラズマＣＶＤ法の代わりに、常圧ＣＶＤ法、ＬＰ
ＣＶＤ法、ＥＣＲプラズマＣＶＤ法あるいはリモートプ
ラズマＣＶＤ法などの他のＣＶＤ法や、スバッタリング
法などを用いてもよく、原料ガスとしてもＴＥＯＳ、Ｏ
2 ガス以外に、ＳｉＨ4 、Ｏ2 を用いてもよい。また、
ゲート絶縁膜７の膜質をさらに向上させるために、ゲー
ト絶縁膜７を形成した後に６００℃の窒素雰囲気中で、
５時間の条件でアニールしても良い。Further, as a method of forming the gate insulating film 7, instead of the plasma CVD method, a normal pressure CVD method, LP
Other CVD methods such as a CVD method, an ECR plasma CVD method or a remote plasma CVD method, a sputtering method and the like may be used, and TEOS, O
In addition to the two gases, SiH 4 and O 2 may be used. Also,
In order to further improve the film quality of the gate insulating film 7, after forming the gate insulating film 7,
Annealing may be performed for 5 hours.
【００３３】また、ゲート電極８は、モリブデン・タン
グステン合金（ＭｏＷ）に限らず、アルミニウム（Ａ
ｌ）などの低抵抗金属や不純物が導入された多結晶シリ
コンなどで形成してもよい。The gate electrode 8 is not limited to molybdenum-tungsten alloy (MoW), but may be made of aluminum (A).
1) or the like, and may be formed of a low-resistance metal such as polycrystalline silicon into which impurities are introduced.
【００３４】一方、ｐ型チャネルの薄膜トランジスタを
製造する場合には、リンに代えてｐ型不純物のボロン
（Ｂ）などをイオン注入する。On the other hand, when a p-type channel thin film transistor is manufactured, boron (B) as a p-type impurity is ion-implanted instead of phosphorus.
【００３５】次に、上述の図１および図２に示すｎチャ
ネルの薄膜トランジスタと、従来例の図３および図４に
示すｎチャネルの薄膜トランジスタを用いたゲート耐圧
および閾値電圧との関係の実験結果について表１を参照
して説明する。Next, an experimental result of the relationship between the gate breakdown voltage and the threshold voltage using the n-channel thin film transistor shown in FIGS. 1 and 2 and the conventional n-channel thin film transistor shown in FIGS. 3 and 4 will be described. This will be described with reference to Table 1.
【００３６】なお、これら薄膜トランジスタの各サイズ
はチャネル領域４の幅は９μｍ、チャネル領域４の長さ
は４．５μｍ、チャネル領域４の膜厚すなわち活性層３
の膜厚は５００オングストローム、ゲート絶縁膜７の膜
厚は１３００オングストロームである。The size of each of these thin film transistors is such that the width of the channel region 4 is 9 μm, the length of the channel region 4 is 4.5 μm, and the thickness of the channel region 4, that is, the active layer 3
Has a thickness of 500 angstroms, and the thickness of the gate insulating film 7 is 1300 angstroms.
【００３７】[0037]
【表１】 そして、実験によれば、ゲート絶縁膜７の上面およびゲ
ート電極８の下面がそれぞれ活性層３の上端部でも、活
性層３の上面に対して平行にしてゲート絶縁膜７の平坦
化を施した薄膜トランジスタでは、電界集中を抑制して
ゲート耐圧を向上するとともに、閾値電圧の低下を抑制
でき、電気的特性が向上するとともに信頼性に優れる。
なお、ゲート絶縁膜７の膜厚が、活性層３の膜厚の３倍
以下である場合に最も効果的である。[Table 1] According to the experiment, the upper surface of the gate insulating film 7 and the lower surface of the gate electrode 8 were flattened in parallel with the upper surface of the active layer 3 even at the upper end of the active layer 3. In the thin film transistor, the electric field concentration is suppressed, the gate breakdown voltage is improved, and the decrease in the threshold voltage can be suppressed. Thus, the electrical characteristics are improved and the reliability is excellent.
It is most effective when the thickness of the gate insulating film 7 is three times or less the thickness of the active layer 3.
【００３８】[0038]
【発明の効果】本発明は、活性層での電界集中の発生を
抑制してゲート絶縁膜の破壊および閾値電圧の低下を防
できる。According to the present invention, the occurrence of electric field concentration in the active layer can be suppressed to prevent the gate insulating film from being broken and the threshold voltage from lowering.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の一実施の形態の薄膜トランジスタを示
す断面図である。FIG. 1 is a cross-sectional view illustrating a thin film transistor according to one embodiment of the present invention.
【図２】同上一部を省略した図１のII−II断面図であ
る。FIG. 2 is a sectional view taken along the line II-II of FIG.
【図３】従来例の薄膜トランジスタを示す断面図であ
る。FIG. 3 is a cross-sectional view showing a conventional thin film transistor.
【図４】同上一部を省略した図３のIV−IV断面図であ
る。FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG.
【符号の説明】 １ ガラス基板 ３ 活性層 ５ ドレイン領域 ６ ソース領域 ７ ゲート絶縁膜 ８ ゲート電極[Description of Signs] 1 Glass substrate 3 Active layer 5 Drain region 6 Source region 7 Gate insulating film 8 Gate electrode
Claims (8)
ース領域を有する活性層と、 この活性層を覆って形成されるゲート絶縁膜と、 前記活性層の上方に位置しこのゲート絶縁膜上に形成さ
れ下面が前記活性層の端部でもこの活性層の上面と平行
に形成されたゲート電極とを具備したことを特徴とする
薄膜トランジスタ。1. An active layer formed on a substrate and having a drain region and a source region; a gate insulating film formed over the active layer; and formed on the gate insulating film located above the active layer. And a gate electrode having a lower surface formed parallel to the upper surface of the active layer even at the end of the active layer.
ース領域を有する活性層と、 この活性層を覆って上面が前記活性層の端部でも活性層
の上面と平行に形成されたゲート絶縁膜と、 前記活性層の上方に位置しこのゲート絶縁膜上に形成さ
れたゲート電極とを具備したことを特徴とする薄膜トラ
ンジスタ。2. An active layer formed on a substrate and having a drain region and a source region; a gate insulating film covering the active layer and having an upper surface formed parallel to the upper surface of the active layer even at an end of the active layer. A thin film transistor, comprising: a gate electrode located above the active layer and formed on the gate insulating film.
ース領域を有する活性層と、 この活性層を覆って上面がほぼ平坦面に形成されたゲー
ト絶縁膜と、 前記活性層の上方に位置しこのゲート絶縁膜上に形成さ
れたゲート電極とを具備したことを特徴とする薄膜トラ
ンジスタ。3. An active layer formed on a substrate and having a drain region and a source region; a gate insulating film covering the active layer and having a substantially flat upper surface; A thin film transistor comprising: a gate electrode formed on a gate insulating film.
厚比が３以下であることを特徴とする請求項１ないし３
いずれか記載の薄膜トランジスタ。4. The method according to claim 1, wherein a ratio of the thickness of the gate insulating film to the thickness of the active layer is 3 or less.
The thin film transistor according to any one of the above.
を有する活性層を形成する工程と、 この活性層を覆ってゲート絶縁膜を形成する工程と、 このゲート絶縁膜の上面を平坦化する工程と、 前記活性層の上方に位置してこのゲート絶縁膜上にゲー
ト電極を形成する工程とを具備することを特徴とする薄
膜トランジスタの製造方法。5. A step of forming an active layer having a drain region and a source region on a substrate; a step of forming a gate insulating film covering the active layer; and a step of flattening an upper surface of the gate insulating film. Forming a gate electrode on the gate insulating film located above the active layer.
し、この膜厚から所望の膜厚まで薄くして平坦化するこ
とを特徴とする請求項５記載の薄膜トランジスタの製造
方法。6. The method for manufacturing a thin film transistor according to claim 5, wherein the gate insulating film is formed to be thicker than a desired film thickness, and the gate insulating film is thinned to a desired film thickness and flattened.
徴とする請求項５または６記載の薄膜トランジスタの製
造方法。7. The method according to claim 5, wherein the planarization is performed by etching.
厚比を３以下に形成することを特徴とする請求項５ない
し７いずれか記載の薄膜トランジスタの製造方法。8. The method of manufacturing a thin film transistor according to claim 5, wherein a ratio of the thickness of the gate insulating film to the thickness of the active layer is 3 or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6534298A JPH11258636A (en) | 1998-03-16 | 1998-03-16 | Thin-film transistor and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6534298A JPH11258636A (en) | 1998-03-16 | 1998-03-16 | Thin-film transistor and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11258636A true JPH11258636A (en) | 1999-09-24 |
Family
ID=13284190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6534298A Pending JPH11258636A (en) | 1998-03-16 | 1998-03-16 | Thin-film transistor and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11258636A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6425603B1 (en) | 1999-04-29 | 2002-07-30 | Trw Occupant Restraint Systems Gmbh & Co. Kg | Gas bag restraint system |
| JP2009016742A (en) * | 2007-07-09 | 2009-01-22 | Nec Lcd Technologies Ltd | Thin film transistor and its manufacturing method |
| US7851277B2 (en) | 2006-12-05 | 2010-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing same |
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| US8067772B2 (en) | 2006-12-05 | 2011-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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-
1998
- 1998-03-16 JP JP6534298A patent/JPH11258636A/en active Pending
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