JP5580624B2 - THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE - Google Patents
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Description
本発明は、薄膜トランジスタ及びその製造方法、並びにそれを用いた表示装置に関する。 The present invention relates to a thin film transistor, a method for manufacturing the same, and a display device using the same.
薄膜トランジスタは、スイッチング素子として多くの機器に適用されている。例えば、マトリクス状に並んだ各画素を駆動する液晶表示装置や有機EL表示装置などに組み込まれている。近年、このような表示装置は低消費電力、高コントラスト比、低コストの実現のため、薄膜トランジスタ素子の高性能化や微細化、製造プロセスの簡略化などの開発が求められている。 Thin film transistors are applied to many devices as switching elements. For example, it is incorporated in a liquid crystal display device or an organic EL display device that drives each pixel arranged in a matrix. In recent years, in order to realize such low power consumption, high contrast ratio, and low cost, such display devices are required to be developed such as high performance and miniaturization of a thin film transistor element and simplification of a manufacturing process.
薄膜トランジスタ素子の性能を向上させるためには、素子の電流経路中にある寄生抵抗を減らす必要がある。その寄生抵抗は大きく二つに分離することができる。一つは半導体膜とソース電極及びドレイン電極の界面に存在する抵抗(接触抵抗)であり、もう一つはソース電極及びドレイン電極とチャネルとの間に存在する半導体膜自体の抵抗(横断抵抗)である。ここで上記のチャネルとは、半導体膜中に電界効果によって形成される導電層のことであり、以下チャネルとは上記の意味を指すものとする。 In order to improve the performance of the thin film transistor element, it is necessary to reduce the parasitic resistance in the current path of the element. The parasitic resistance can be largely divided into two. One is the resistance (contact resistance) existing at the interface between the semiconductor film and the source and drain electrodes, and the other is the resistance of the semiconductor film itself (transverse resistance) existing between the source and drain electrodes and the channel. It is. Here, the above-mentioned channel refers to a conductive layer formed in the semiconductor film by the electric field effect, and hereinafter the channel refers to the above meaning.
上記接触抵抗を減らし、印加電圧を効率的に利用するために、薄膜トランジスタの一般的な製法には、ソース電極及びドレイン電極と半導体膜との間に導電性のオーミック接触膜を形成する工程が含まれている。これは、ソース電極及びドレイン電極の金属と半導体膜がダイレクトに接触する際に形成されるショットキー障壁を低減させるためである。オーミック接触膜はいくつか種類があるが、例えば、ホスフィン(PH3)ガスを利用して半導体膜にP(リン)をドープしたn+膜は汎用されているオーミック接触膜の一つである(非特許文献1参照)。この場合、チャネル部(チャネル形成領域:ゲート電極と対向する領域)ではn+膜を除去する必要がある。 In order to reduce the contact resistance and efficiently use the applied voltage, a general method of manufacturing a thin film transistor includes a step of forming a conductive ohmic contact film between the source and drain electrodes and the semiconductor film. It is. This is to reduce the Schottky barrier formed when the metal of the source and drain electrodes and the semiconductor film are in direct contact. There are several types of ohmic contact films. For example, an n + film in which a semiconductor film is doped with P (phosphorus) using phosphine (PH 3 ) gas is one of the commonly used ohmic contact films (non-contact). (See Patent Document 1). In this case, it is necessary to remove the n + film in the channel portion (channel formation region: region facing the gate electrode).
なお、本発明に関連する先行技術文献としては、以下のものがある。 As prior art documents related to the present invention, there are the following.
しかしながら、従来技術として上記したn+膜を適用する場合、特にチャネルエッチ型の薄膜トランジスタでは、オーミック接触膜を除去するエッチング工程のマージンを確保するため、半導体膜を厚く成膜する必要がある。このため、半導体膜の成膜時間が長くなるなどの問題がある。また、半導体膜を厚く成膜する工程はスループットが悪くなるばかりでなく、横断抵抗の増加、光リーク電流増加などによりTFT特性が劣化する。 However, when the n + film described above is applied as a conventional technique, particularly in a channel etch type thin film transistor, it is necessary to form a thick semiconductor film in order to secure a margin for an etching process for removing the ohmic contact film. For this reason, there exists a problem that the film-forming time of a semiconductor film becomes long. In addition, the step of forming a thick semiconductor film not only deteriorates the throughput, but also deteriorates TFT characteristics due to an increase in transverse resistance and an increase in light leakage current.
n+膜の適用以外に、シリサイド膜を適用する技術が開示されている。特許文献1(特開平7−58334号公報)では、ニッケルシリサイドを適用する構成が提案されている。しかし、ニッケルシリサイドはリンなどの不純物が存在する場合、シリコンと金属の反応を阻害するという問題がある。このため、特許文献1では、リンなどの不純物をイオン打ち込みによりシリコン層に注入する構成を開示している。
In addition to the application of the n + film, a technique of applying a silicide film is disclosed. Patent Document 1 (Japanese Patent Laid-Open No. 7-58334) proposes a configuration in which nickel silicide is applied. However, nickel silicide has a problem that it inhibits the reaction between silicon and metal when impurities such as phosphorus are present. For this reason,
しかし、イオン打ち込みによる不純物注入では、ソース・ドレイン領域に注入を限定するためのホトリソグラフィ工程が必要となる。また、イオン注入装置を製造ラインに導入する必要がある。 However, impurity implantation by ion implantation requires a photolithography process for limiting the implantation to the source / drain regions. Moreover, it is necessary to introduce an ion implantation apparatus into the production line.
また、シリサイドの低温形成法として特許文献2(特開2004−327777号公報)では金属のジャーマノシリサイドを適用する構成を開示している。しかし、この構成ではオーミックな接合が得られず、ショットキー接合となる。そのため、特にドレイン電圧が低い領域でのTFT特性が劣化する。このため、表示装置に適用した場合、選択時間内に所定の電圧を書き込むことができないという問題が発生し、良好な画質を得ることができなくなる。 As a low-temperature formation method of silicide, Patent Document 2 (Japanese Patent Laid-Open No. 2004-327777) discloses a configuration in which metal germanosilicide is applied. However, in this configuration, an ohmic junction cannot be obtained and a Schottky junction is obtained. For this reason, the TFT characteristics deteriorate particularly in a region where the drain voltage is low. For this reason, when applied to a display device, there arises a problem that a predetermined voltage cannot be written within a selection time, and a good image quality cannot be obtained.
本発明の目的は、これらの問題を克服し、工程やプロセスの増加を抑制し、良好な特性を示すTFTを提供するとともに、表示特性の優れた表示装置を提供することにある。 An object of the present invention is to overcome these problems, suppress an increase in processes and processes, provide a TFT exhibiting good characteristics, and provide a display device having excellent display characteristics.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
(1)基板上に形成されたゲート電極と、前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、少なくとも各々の一部が前記半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、を具備する薄膜トランジスタであって、
前記半導体膜は、GeあるいはSi及びGeを含有し、前記一対の電極の各々は、ボロンあるいはV族元素を含有する金属膜で形成され、前記一対の電極の各々と前記半導体膜との間に、ジャーマノシリサイドあるいは金属−Ge間化合物が形成されていることを特徴とする。
(2)基板上に形成されたゲート電極と、前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、少なくとも各々の一部が前記半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、を具備する薄膜トランジスタであって、
前記半導体膜は、GeあるいはSi及びGeを含有し、前記一対の電極の各々と前記半導体膜との間に、ボロンあるいはV族元素が存在し、かつジャーマノシリサイドあるいは金属−Ge間化合物が形成されていることを特徴とする。
(3)基板上に形成されたゲート電極と、前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第1の半導体膜と、前記第1の半導体膜上に形成され、ボロンあるいはV族元素及びGeあるいはSi及びGeを含有する第2の半導体膜と、少なくとも各々の一部が前記第2の半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、を具備する薄膜トランジスタであって、
前記一対の電極の各々と前記第2の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ge間化合物が形成されていることを特徴とする。
(4)薄膜トランジスタの製造方法であって、
(a)基板上にゲート電極を形成する工程と、
(b)前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
(c)前記ゲート絶縁膜上に、GeあるいはSi及びGeを含有する半導体膜を形成する工程と、
(d)ソース電極及びドレイン電極として機能する一対の電極であって、ボロンあるいはV族の元素を含有する金属を用いて、少なくとも各々の一部が前記半導体膜上に位置する一対の電極を形成する工程と、
(e)前記(d)工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間にジャーマノシリサイドあるいは金属−Ge間化合物を形成する工程と、
を有することを特徴とする。
(5)薄膜トランジスタの製造方法であって、
(a)基板上にゲート電極を形成する工程と、
(b)前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
(c)前記ゲート絶縁膜上に、GeあるいはSi及びGeを含有する半導体膜を形成する工程と、
(d)前記半導体膜の表面にボロンあるいはV族の元素を付着する工程と、
(e)ソース電極及びドレイン電極として機能する一対の電極であって、すくなくとも各々の一部が前記半導体膜の前記ボロンあるいはV族の元素が付着した領域上に位置する一対の電極を形成する工程と、
(f)前記(e)工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間に、ジャーマノシリサイドあるいは金属−Ge間化合物を形成する工程と、
を有することを特徴とする。
(6)薄膜トランジスタの製造方法において、
(a)基板上にゲート電極を形成する工程と、
(b)前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
(c)前記ゲート絶縁膜上に第1の半導体膜を形成する工程と、
(d)前記第1の半導体膜上に、ボロンあるいはV族の元素を含有し、GeあるいはSi及びGeを含有する第2の半導体膜を形成する工程と、
(e)ソース電極及びドレイン電極として機能する一対の電極であって、少なくとも各々の一部が前記第2の半導体膜上に位置する一対の電極を形成する工程と、
(f)前記(e)工程の後、熱処理により、前記一対の電極の各々と前記第2の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ge間化合物を形成する工程と、
を有することを特徴とする。
(7)表示装置は、前記(1)乃至(3)の何れかに記載の薄膜トランジスタを具備することを特徴とする。
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
(1) At least one of a gate electrode formed on the substrate, a gate insulating film formed on the substrate so as to cover the gate electrode, and a semiconductor film formed on the gate insulating film A thin film transistor comprising a pair of electrodes formed on the semiconductor film and functioning as a source electrode and a drain electrode,
The semiconductor film contains Ge or Si and Ge, and each of the pair of electrodes is formed of a metal film containing boron or a group V element, and between the pair of electrodes and the semiconductor film. Germanium silicide or a metal-Ge compound is formed.
(2) At least one of a gate electrode formed on the substrate, a gate insulating film formed on the substrate so as to cover the gate electrode, and a semiconductor film formed on the gate insulating film. A thin film transistor comprising a pair of electrodes formed on the semiconductor film and functioning as a source electrode and a drain electrode,
The semiconductor film contains Ge or Si and Ge, boron or a group V element exists between each of the pair of electrodes and the semiconductor film, and germanosilicide or a metal-Ge compound is formed. It is characterized by being.
(3) a gate electrode formed on the substrate; a gate insulating film formed on the substrate so as to cover the gate electrode; a first semiconductor film formed on the gate insulating film; A second semiconductor film formed on the first semiconductor film and containing boron or a group V element and Ge or Si and Ge; and at least a part of each of the second semiconductor films is formed on the second semiconductor film; A pair of electrodes functioning as drain electrodes, and a thin film transistor comprising:
A germanosilicide or a metal-Ge compound is formed between each of the pair of electrodes and the second semiconductor film.
(4) A method of manufacturing a thin film transistor,
(A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a semiconductor film containing Ge or Si and Ge on the gate insulating film;
(D) A pair of electrodes functioning as a source electrode and a drain electrode, and a pair of electrodes, at least part of each of which is located on the semiconductor film, is formed using a metal containing boron or a group V element. And a process of
(E) after the step (d), a step of forming a germanosilicide or a metal-Ge compound between each of the pair of electrodes and the semiconductor film by heat treatment;
It is characterized by having.
(5) A method of manufacturing a thin film transistor,
(A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a semiconductor film containing Ge or Si and Ge on the gate insulating film;
(D) attaching boron or a group V element to the surface of the semiconductor film;
(E) A step of forming a pair of electrodes functioning as a source electrode and a drain electrode, at least a part of each of which is located on a region of the semiconductor film to which the boron or group V element is attached. When,
(F) After the step (e), a step of forming a germanosilicide or a metal-Ge compound between each of the pair of electrodes and the semiconductor film by heat treatment;
It is characterized by having.
(6) In the method for manufacturing a thin film transistor,
(A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a first semiconductor film on the gate insulating film;
(D) forming a second semiconductor film containing boron or a group V element and containing Ge or Si and Ge on the first semiconductor film;
(E) forming a pair of electrodes functioning as a source electrode and a drain electrode, at least a part of each of which is positioned on the second semiconductor film;
(F) After the step (e), a step of forming germanosilicide or a metal-Ge compound between each of the pair of electrodes and the second semiconductor film by heat treatment;
It is characterized by having.
(7) A display device includes the thin film transistor according to any one of (1) to (3).
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになる。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
本発明により、コンタクト特性の良好な薄膜トランジスタ(TFT)を作製することが可能である。また、製造工程を簡略化でき、低コストでTFTを作製することができる。 According to the present invention, a thin film transistor (TFT) with favorable contact characteristics can be manufactured. In addition, the manufacturing process can be simplified and a TFT can be manufactured at low cost.
本発明のTFTを表示装置に適用することで高画質の表示装置を提供することが可能となる。 By applying the TFT of the present invention to a display device, a display device with high image quality can be provided.
以下、図面を参照して本発明の実施例を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
〔実施例1〕
本実施例の薄膜トランジスタの構成と製造方法について、図1及び図2を用いて説明する。図1は、本発明の実施例1である薄膜トランジスタの主要構成部位を示す断面図、図2は本発明の実施例1である薄膜トランジスタの製造工程を示す断面図である。
[Example 1]
A structure and a manufacturing method of the thin film transistor of this embodiment will be described with reference to FIGS. FIG. 1 is a cross-sectional view showing the main components of a thin film transistor that is
図1に示すように、本実施例1の薄膜トランジスタ(TFT:Thin Film Transistor)Qは、基板として例えば透明性の絶縁性基板1上に形成されている。薄膜トランジスタQは、主に、絶縁性基板1上に形成されたゲート電極2と、ゲート電極2を覆うようにして絶縁性基板1上に形成されたゲート絶縁膜3と、ゲート電極2を跨ぐようにして前記ゲート絶縁膜3上に形成された半導体膜4と、少なくとも各々の一部が半導体膜4上に形成、換言すれば、少なくとも各々の一部が半導体膜4と平面的に重なって形成され、ソース電極及びドレイン電極として機能する一対の電極(ソース電極6,ドレイン電極7)と、ソース電極6及びドレイン電極7の各々と半導体膜4との間に形成され、オーミック接触膜として働くジャーマノシリサイド層5a或いは金属−Ge間化合物層5bの何れかと、を有する構成になっている。
As shown in FIG. 1, a thin film transistor (TFT: Thin Film Transistor) Q according to the first embodiment is formed on a transparent
半導体膜4は、Ge或いはSi及びGeを含有する半導体膜である。ソース電極6及びドレイン電極7の各々は、ボロン(B)あるいはV族元素を含有する金属膜で形成されている。
The
なお、本実施例において、ジャーマノシリサイド層5a或いは金属−Ge間化合物層5bの何れかは、半導体膜4の側面から上面に亘って形成されている。
In this embodiment, either the
次に、上記構成の薄膜トランジスタQの製造について図2を用いて説明する。 Next, the manufacture of the thin film transistor Q having the above configuration will be described with reference to FIG.
まず、絶縁性基板1上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板1上にゲート電極2を形成する。
First, a metal film is formed on the insulating
次に、プラズマCVDなどの成膜手法を用いてゲート絶縁膜3、半導体膜4を連続成膜する。ゲート絶縁膜3としては、SiN膜、SiO2膜などが挙げられる。SiN膜の成膜には、PECVD法などを適用し、原料ガスとしてSiH4、NH3、N2などを用いる。SiO2膜の成膜には、SiH4、N2O、TEOS(Tetra Ethyl Ortho Silicate)などを原料ガスとして用いる。また、これらの膜を積層することも可能である。
Next, the
半導体膜4としてはGeあるいはSi及びGeを含有する膜を成膜する。PECVD法で成膜する際には、原料ガスとしては、SiH4、GeH4、H2などを用いる。また、この半導体膜の成膜には熱CVDなどを適用しても良い。この場合、原料ガスとしてSi2H6、GeH4などを用い、希釈ガスとしてHeやArなどの希ガス、H2ガスあるいはN2ガスを用いる。また、反応性熱CVD法を用いることもできる。この場合、原料ガスとしてSi2H6、GeF4、GeH4などを用い、希釈ガスとしてHeやArなどの希ガス、H2ガスあるいはN2ガスを用いる。
As the
次に、ホトリソグラフィ工程を適用して半導体膜4を島状に加工する。
Next, the
次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極(ソース電極6,ドレイン電極7)の構成部位となる金属膜M1を成膜する。金属膜M1の中にはジャーマノシリサイド(5a)或いは金属−Ge間化合物(5b)を形成するための元素が含まれている。また、ボロン或いはV族の元素が含まれている。この膜の例としてNiP、NiB、CrSb、CrB、FeP、FeB、CuP、CuBなどを挙げることができる。ここまでの工程を図2(a)に示す。
Next, a metal film M1 that is a constituent part of a pair of electrodes (
その後、ホトリソグラフィ工程を適用し、図2(b)に示すように、金属膜M1をパターンニングしてソース電極6及びドレイン電極7を形成する。この後、ライトエッチングあるいはプラズマ酸化などによりバックチャネル部を処理しても良い。
Thereafter, a photolithography process is applied, and the metal film M1 is patterned to form the
次に、ソース電極6及びドレイン電極を覆うようにして絶縁性基板1上に保護性絶縁膜8をプラズマCVDなどで成膜する。保護性絶縁膜8としては、SiNやSiO2などを適用することができる。これらの膜は前述のようにPECVD法などにより形成する。
Next, a protective
その後、ホトリソグラフィ工程を適用し、ソース電極6と外部の装置との電気的接触を可能にするコンタクトホール9等を形成する。さらに、金属膜あるいは酸化物導電膜を成膜した後、ホトリソグラフィ工程を適用し、画素電極10に加工する。画素電極10は、コンタクトホール9を通してソース電極6と電気的に接続される。ここまでの工程を図2(c)に示す。
Thereafter, a photolithography process is applied to form a
その後、窒素雰囲気中または真空中で熱処理を行う。これにより、図1に示すように、ソース電極6及びドレイン電極7として機能する一対の電極の各々と半導体膜4との界面にジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bを形成することができる。この時、熱処理を加える温度は200度以上、好ましくは230度以上で10分以上加熱することが望ましい。
Thereafter, heat treatment is performed in a nitrogen atmosphere or in a vacuum. Thereby, as shown in FIG. 1, the
また、この熱処理工程は、前述の絶縁性保護膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。 In addition, this heat treatment step can be substituted by the above-described insulating protective film forming step or a process to which heating in a later step is applied.
本実施例により作製した薄膜トランジスタQでは、ジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bを、半導体膜4と、ソース電極及びドレイン電極として機能する一対の電極(6,7)との間に形成することができる。また、ボロンあるいはV族の元素の半導体膜4への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタQを形成できる。
In the thin film transistor Q manufactured in this example, the
〔実施例2〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例1の場合と同様の製造工程を経て形成されるもので、その構造が一部変化したものである。
[Example 2]
The thin film transistor of the embodiment shown here is basically formed through the same manufacturing process as that of the above-described
本実施例の薄膜トランジスタの構成と製造方法について、図3を用いて説明する。図3は、本発明の実施例2である薄膜トランジスタの主要構成部位を示す断面図である。
A structure and a manufacturing method of the thin film transistor of this embodiment will be described with reference to FIGS. FIG. 3 is a cross-sectional view showing main components of a thin film transistor that is
本実施例のトランジスタは、前述の実施例1とは違い、半導体膜4は平面的に見てゲート電極2からはみださないように形成されている。
In the transistor of this embodiment, unlike the first embodiment, the
製造工程は実施例1と基本的に同様であるが、半導体膜4をゲート電極2からはみださないようにホトリソグラフィを適用し島状に加工する。
The manufacturing process is basically the same as that of the first embodiment. However, the
なお、本実施例において、ジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bの何れかは、前述の実施例1と同様に、主に半導体膜4の上面及び側面に形成されている。本実施例の構成では、半導体膜4の側面がTFTチャネルに直接接合しており、この部分からもキャリアが注入されるためオン電流を増加することが可能である。また、ゲート電極により、基板側から入射する光を遮光できるため、光電流によるオフ電流の増加を抑制できる。さらに、BあるいはV族元素の存在により、逆極性のキャリア注入も抑制できオフ電流を抑制できる。
In the present embodiment, either the
〔実施例3〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例1の場合と同様の製造工程を経て形成されるもので、その構造が一部変化したものである。
Example 3
The thin film transistor of the embodiment shown here is basically formed through the same manufacturing process as that of the above-described
本実施例の薄膜トランジスタの構成と製造方法について、図4を用いて説明する。図4は、本発明の実施例2である薄膜トランジスタの製造工程を示す断面図である
実施例1と同様の方法で、絶縁性基板1上にゲート電極配線2、ゲート絶縁膜3、半導体膜4を形成する。半導体膜4としてはGeあるいはSi及びGeを含有する膜を成膜する。ついで、ホトリソグラフィ工程を適用して半導体膜4を島状に加工する。さらに、図4(a)に示すように、プラズマプロセスなどを適用してボロンあるいはV族の元素を半導体膜4上に付着する。ボロンあるいはV族の原料としては、B2H6あるいはPH3などが挙げられる。
The structure and manufacturing method of the thin film transistor of this embodiment will be described with reference to FIGS. FIG. 4 is a cross-sectional view showing a manufacturing process of a thin film transistor that is
次に、スパッタなどにより、図4(b)に示すように、ソース電極及びドレイン電極として機能する一対の電極(ソース電極6,ドレイン電極7)の構成部位となる金属膜M2を成膜する。金属膜M2の中にはジャーマノシリサイドあるいは金属-Ge間化合物を形成するための元素が含まれている。その後、ホトリソグラフィ工程を適用し、図4(c)に示すように、金属膜M2をパターンニングしてソース電極6及びドレイン電極7を形成する。
Next, as shown in FIG. 4B, a metal film M2 serving as a constituent part of a pair of electrodes (
次に、図4(d)に示すように、保護性絶縁膜8、コンタクトホール(スルーホール)9、画素電極10を実施例1と同様の方法で形成する。
Next, as shown in FIG. 4D, the protective
ついで、実施例1と同様の方法で熱処理を実施する。また、この熱処理工程は、前述の保護膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。これにより、図1に示すように、ソース電極6及びドレイン電極7として機能する一対の電極の各々と半導体膜4との界面にジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bを形成することができる。
Next, heat treatment is performed in the same manner as in Example 1. In addition, this heat treatment step can be replaced by the above-described protective film formation step or a process to which heating in a later step is applied. Thereby, as shown in FIG. 1, the
本実施例により作製した薄膜トランジスタQでは、ジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bを、半導体膜4とソース電極及びドレイン電極として機能する一対の電極(6,7)との間に形成することができる。また、ボロンあるいはV族の元素の半導体膜4への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタQを形成できる。
In the thin film transistor Q manufactured according to this example, the
なお、本実施例において、ジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bの何れかは、前述の実施例1と同様に、主に半導体膜4の上面及び側面に形成されている。
In the present embodiment, either the
〔実施例4〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例3の場合と同様の製造工程を経て形成されるもので、その構造が一部変化したものである。
Example 4
The thin film transistor of the example shown here is basically formed through the same manufacturing process as in the case of Example 3 described above, and its structure is partially changed.
本実施例の薄膜トランジスタの構成と製造方法について、図5を用いて説明する。図5は、本発明の実施例4である薄膜トランジスタの製造工程を示す断面図である。
The structure and manufacturing method of the thin film transistor of this embodiment will be described with reference to FIGS. FIG. 5 is a cross-sectional view showing a manufacturing process of a thin film transistor which is
本実施例のトランジスタは、前述の実施例3とは違い、半導体膜4は平面的に見てゲート電極2からはみださないように形成されている。
In the transistor of this embodiment, unlike the above-described
製造工程は実施例3と基本的に同様であるが、図5(a)に示すように、半導体膜4を平面的に見てゲート電極2からはみださないようにホトリソグラフィを適用し島状に加工する。
The manufacturing process is basically the same as that of the third embodiment. However, as shown in FIG. 5A, photolithography is applied so that the
以下、図5(b)から図5(d)に示すように、ソース電極6及びドレイン電極7、保護性絶縁膜8、コンタクトホール9、画素電極10を実施例1と同様の方法で形成する。
Thereafter, as shown in FIGS. 5B to 5D, the
なお、本実施例において、ジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bの何れかは、前述の実施例3と同様に、主に半導体膜4の上面及び側面に形成されている。本実施例の構成では、半導体膜4の側面がTFTチャネルに直接接合しており、この部分からもキャリアが注入されるためオン電流を増加することが可能である。また、ゲート電極により基板側から入射する光を遮光できるため、光電流によるオフ電流の増加を抑制できる。さらに、BあるいはV族元素の存在により、逆極性のキャリア注入も抑制できオフ電流を抑制できる。
In the present embodiment, either the
〔実施例5〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例1の場合とほぼ同様の製造工程を経て形成されるもので、その構造が一部変化したものである。図6は、本発明の実施例5である薄膜トランジスタの主要構成部位を示す断面図、図7は、本発明の実施例5である薄膜トランジスタの製造工程を示す断面図である。
Example 5
The thin film transistor of the embodiment shown here is basically formed through substantially the same manufacturing process as that of the above-described
本実施例の薄膜トランジスタの構成と製造方法について、図6及び図7を用いて説明する。 The structure and manufacturing method of the thin film transistor of this embodiment will be described with reference to FIGS.
図6に示すように、本実施例5の薄膜トランジスタ(TFT:Thin Film Transistor)Qは、基板として例えば透明性の絶縁性基板1上に形成されている。薄膜トランジスタQは、主に、絶縁性基板1上に形成されたゲート電極2と、ゲート電極2を覆うようにして絶縁性基板1上に形成されたゲート絶縁膜3と、ゲート電極2を跨ぐようにして前記ゲート絶縁膜3上に形成された半導体膜4と、少なくとも各々の一部が半導体膜4上に形成、換言すれば、少なくとも各々の一部が半導体膜4と平面的に重なって形成され、ソース電極及びドレイン電極として機能する一対の電極(ソース電極6,ドレイン電極7)と、ソース電極6及びドレイン電極7の各々と半導体膜4との間に形成され、オーミック接触膜として働くジャーマノシリサイド層5a或いは金属−Ge間化合物層5bの何れかと、半導体膜4とジャーマノシリサイド層5a或いは金属−Ge間化合物層5bの何れかとの間に形成され、ボロン或いはV族を含有する半導体膜11と、を有する構成になっている。
As shown in FIG. 6, the thin film transistor (TFT) Q of Example 5 is formed on a transparent
ここで、ジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bは半導体膜4の表面から少なくとも5nm以上、絶縁性基板側に向かって進行している。また、上記半導体膜の厚さは30nm以上200nm程度以下が望ましい。
Here, the
次に、上記構成の薄膜トランジスタQの製造方法について、図7を用いて説明する。 Next, a method for manufacturing the thin film transistor Q having the above configuration will be described with reference to FIGS.
まず、絶縁性基板1上にゲート電極2となる金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィ工程を適用して前記金属膜をパターンニングすることにより、絶縁性基板1上にゲート電極2を形成する。
First, a metal film to be the
次に、図7(a)に示すように、プラズマCVDなどの成膜手法を用いてゲート絶縁膜3、半導体膜4、ボロンあるいはV族を含有する半導体膜11を連続成膜する。ゲート絶縁膜3としては、SiN、SiO2やこれらの膜の積層などが挙げられる。また、半導体膜としては、GeあるいはSi及びGeを含有する膜を成膜する。PECVD法で成膜する場合、原料ガスとしては、SiH4、GeH4、H2などを用いる。この半導体膜の成膜には熱CVDなどを適用しても良い。この場合、原料ガスとしてSi2H6、GeF4、GeH4などを用い、希釈ガスとしてHeやArなどの希ガス、H2ガスあるいはN2ガスを用いる。ボロンあるいはV族を含有する半導体膜11の成膜では、前述の半導体膜4の成膜条件にB2H6あるいはPH3などを添加する。
Next, as shown in FIG. 7A, the
ついで、図7(b)に示すように、半導体膜4とボロンあるいはV族を含有する半導体膜11をホトリソグラフィ工程を適用して島状に加工する。
Next, as shown in FIG. 7B, the
次に、スパッタなどにより、図7(c)に示すように、ソース電極及びドレイン電極として機能する一対の電極(ソース電極6,ドレイン電極7)の構成部位となる金属膜M2を成膜する。金属膜M2の中にはジャーマノシリサイドあるいは金属-Ge間化合物を形成するための元素が含まれている。その後、ホトリソグラフィ工程を適用し、金属膜M2をパターンニングしてソース電極6及びドレイン電極7を形成する(図7(d)参照)。この工程において、半導体膜11もソース電極及びドレイン電極と同様の形状にパターンニングされる。
Next, as shown in FIG. 7C, a metal film M2 serving as a constituent part of a pair of electrodes (
次に、保護性絶縁膜8をプラズマCVDなどで成膜する。保護性絶縁膜8としてSiNやSiO2などを適用することができる。これらの膜は前述のようにPECVD法などにより形成する。
Next, the protective
その後、ホトリソグラフィ工程を適用し、保護性絶縁膜8を選択的に除去してソース電極6と外部の装置との電気的接触を可能にするコンタクトホール9等を形成する。その後、前述の実施例1と同様の方法で画素電極10を形成する。画素電極10は、コンタクトホール9を通してソース電極6と電気的に接続される。ここまでの工程を図7(d)に示す。
Thereafter, a photolithography process is applied to selectively remove the protective
ついで、窒素雰囲気中または真空中で熱処理を行う。これにより、図6に示すように、ソース電極6及びドレイン電極7として機能する一対の電極の各々と半導体膜4及び半導体膜11からなる活性半導体膜との界面にジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bを形成することができる。この時、熱処理を加える温度は200度以上、好ましくは230度以上で10分以上加熱することが望ましい。
Next, heat treatment is performed in a nitrogen atmosphere or in a vacuum. As a result, as shown in FIG. 6, the
また、この熱処理工程は、前述の保護膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。 In addition, this heat treatment step can be replaced by the above-described protective film formation step or a process to which heating in a later step is applied.
本実施例により作製した薄膜トランジスタQでは、ジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bを、半導体膜4とソース電極及びドレイン電極として機能する一対の電極(6,7)との間に形成することができる。また、ボロンあるいはV族の元素の半導体膜への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタQを形成できる。
In the thin film transistor Q manufactured according to this example, the
なお、本実施例において、半導体膜4がGeを含有しない場合、ジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bの何れかは、前述の実施例1と異なり、主に半導体膜4の上面に形成されている。
〔実施例6〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例3と同様の製造工程を経て作製されるもので、その構造の一部が変化したものである。
In this embodiment, when the
Example 6
The thin film transistor of the example shown here is basically manufactured through the same manufacturing process as in Example 3 described above, and a part of its structure is changed.
まず、前述の実施例1に記載の方法と同様に、絶縁性基板1上にゲート電極2を形成し、ゲート絶縁膜3とGeあるいはSi及びGeを含有する半導体膜4を順に成膜する。このとき半導体膜4の厚さは、特性に悪影響を及ぼさない範囲で十分に薄いことが望ましい。例えば、30nm以上200nm程度以下が良い。さらに、プラズマプロセスなどを適用してボロンあるいはV族の元素を半導体膜4上に付着する。ボロンあるいはV族の原料としては、B2H6あるいはPH3などが挙げられる。
First, similarly to the method described in the first embodiment, the
次に、スパッタリング法などにより、ソース電極及びドレイン電極として機能する一対の電極(ソース電極6,ドレイン電極7)の構成部位となる金属膜M2を成膜する。この金属膜M2としては、半導体膜4との界面にジャーマノシリサイドあるいは金属−Ge間化合物を形成できる材料を適用する。
Next, a metal film M2 serving as a constituent portion of a pair of electrodes (
次に、ハーフ露光などを適用したホトリソグラフィ工程を適用して、前記金属膜をエッチングし、その後、アッシングなどによりチャネル部のレジストを除去し、その後、前記チャネル部における前記金属膜をエッチングして、ソース電極6及びドレイン電極7を形成する。さらに、バックチャネル部をプラズマ酸化による高抵抗化したり、ライトエッチングにより除去する。
Next, a photolithography process using half exposure is applied to etch the metal film, and then the channel portion resist is removed by ashing or the like, and then the metal film in the channel portion is etched. Then, the
次に、保護性絶縁膜8をプラズマCVDなどで成膜する。保護性絶縁膜8としてSiNやSiO2やそれらの積層などを適用することができる。これらの膜は前述のようにPECVD法などにより形成する。その後、ホトリソグラフィ工程を適用し、ソース電極6と外部の装置との電気的接触を可能にするコンタクトホール9等を形成する。
Next, the protective
ついで、窒素雰囲気中または真空中で熱処理を行う。これにより、ソース電極6及びドレイン電極7として機能する一対の電極の各々と半導体膜4との界面に、ジャーマノシリサイド層5aあるいは金属−Ge化合物層5bを形成することができる。この時、熱処理を加える温度は200度以上、好ましくは230度以上で10分以上加熱することが望ましい。
Next, heat treatment is performed in a nitrogen atmosphere or in a vacuum. Thus, the
また、この熱処理工程は、前述の保護性絶縁膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。 In addition, this heat treatment step can be replaced by the above-described protective insulating film formation step or a process to which heating in a later step is applied.
本実施例により作製した薄膜トランジスタQでは、ジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bを、半導体膜4とソース電極6及びドレイン電極7として機能する一対の電極(6,7)との間に形成することができる。また、ボロンあるいはV族の元素の半導体膜4への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタQを形成できる。
In the thin film transistor Q manufactured according to this example, the
〔実施例7〕
ここで示す実施例の液晶表示装置は、前述の実施例1〜6で作製した薄膜トランジスタに、さらにスペーサを形成した後、対向基板を張り合わせ液晶を封入し完成する。本実施例の液晶表示装置の概略構成を図8に示す。なお、図8では、薄膜トランジスタの一例として図1の薄膜トランジスタQを示している。
Example 7
The liquid crystal display device of the embodiment shown here is completed by forming a spacer on the thin film transistor manufactured in the above-described
本実施例の液晶表示装置の製造方法について以下に述べる。前述の実施例1〜6に記載の方法で画素電極まで形成した後、スペーサ12を形成する。この形成方法としては、感光性樹脂を所定の厚さに塗布した後露光現像し形成する方法がある。ついで配向膜13を形成する。ついで対向基板14を張り合わせ、液晶15を封入し液晶表示装置を完成する。
A method for manufacturing the liquid crystal display device of this embodiment will be described below. After the pixel electrode is formed by the method described in the first to sixth embodiments, the
本実施例の液晶表示装置において、画素電極10と共に画素領域を構成し、画素電極10に電気的に接続される薄膜トランジスタとして前述の実施例1〜4の薄膜トランジスタQを使用することにより、薄膜トランジスタQの電圧書込み特性が良好なため、色再現性などに優れた画像を表示することが可能となる。また、本実施例1〜6の薄膜トランジスタQを液晶表示装置の周辺回路に適用することにより、高精細の表示装置を製造することが可能になる。
In the liquid crystal display device of this embodiment, the thin film transistor Q of the thin film transistor Q is formed by forming the pixel region together with the
〔実施例8〕
ここで示す実施例の有機EL表示装置は前述の実施例1〜6で作製した薄膜トランジスタQに、電荷輸送層、発光層、電荷輸送層を積層することにより形成する。本実施例の有機EL表示装置の概略構成を図9に示す。なお、図9では、薄膜トランジスタの一例として図1の薄膜トランジスタQを示している。
Example 8
The organic EL display device of the example shown here is formed by laminating a charge transport layer, a light emitting layer, and a charge transport layer on the thin film transistor Q manufactured in the above-described Examples 1 to 6. FIG. 9 shows a schematic configuration of the organic EL display device of this example. Note that FIG. 9 illustrates the thin film transistor Q in FIG. 1 as an example of the thin film transistor.
本実施例の有機EL表示装置の製造方法について以下に述べる。 A method for manufacturing the organic EL display device of this example will be described below.
前述の実施例1〜6に記載の方法で保護性絶縁膜8まで形成した後、平坦化層16を形成する。平坦化層16は、感光性樹脂を塗布した後、露光現像によりコンタクトホール9を開けて形成する。ついで画素電極10を前述の実施例1〜4と同様な方法で形成する。その後、この上に、有機EL発光素子の電荷輸送層17、発光層18、電荷輸送層19を蒸着法により形成し、さらに上部電極20(対向電極)として透明導電膜を蒸着及びスパッタリングで形成し、封止層21としてSiN膜をCat−CVDを用いて形成し、有機EL表示装置を作製した。
After the protective
本実施例の有機EL表示装置においては、有機EL発光素子及び画素電極10と共に表示領域を構成し、画素電極10に電気的接続される薄膜トランジスタとして前述の実施例1〜4の薄膜トランジスタQを使用することにより、高輝度で薄膜トランジスタQの安定性が良好なため長寿命の特性を示した。
In the organic EL display device according to the present embodiment, the display region is configured together with the organic EL light emitting element and the
ここで、本発明について更に説明する。 Here, the present invention will be further described.
本発明は、上記の目的を実現するために以下の構成有する。 The present invention has the following configuration to achieve the above object.
薄膜トランジスタQの非単結晶の半導体膜4に、GeあるいはSi及びGeを含有する膜を適用する。また、一対の電極(ソース電極6,ドレイン電極7)としてジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bを形成しやすい金属膜を適用する。この金属膜の候補としては、Al、Ag、Au、Cu、Cr、Fe、Mg、Mn、Nb、Niやそれらの合金などを挙げることができる。また、ジャーマノシリサイドあるいは金属−Ge間化合物を形成しやすい金属元素を少なくとも1種類以上含有する合金を適用することも可能である。
A film containing Ge or Si and Ge is applied to the non-single-
本発明ではさらに、オーミックコンタクトを形成するためにボロンあるいはV族元素を導入する。この導入法として、前記一対の電極(ソース電極6,ドレイン電極7)にボロンあるいはV族の元素を添加する構成(前述の実施例1参照)や、半導体膜上にボロンあるいはV族の元素を付着してから前記ソース・ドレイン電極の金属膜を成膜する構成(前述の実施例3参照)、又は、ボロンあるいはV族を含有するGeあるいはSi及びGeを含む非単結晶の半導体膜を成膜した後、ソース・ドレイン電極の金属膜を成膜する構成(前述の実施例5参照)などである。
In the present invention, boron or a group V element is further introduced to form an ohmic contact. As this introduction method, a structure in which boron or a group V element is added to the pair of electrodes (
上記のような構成でGeあるいはSi及びGeを含む半導体膜にボロンあるいはV族の元素を導入し、ジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bを形成しやすい金属膜を形成した後に熱処理する。この工程でジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bを形成する。半導体膜4がSiのみの場合、前述の特許文献1に記載されているようにIII族あるいはV族元素の導入によりシリサイド化が抑制されていたが、本発明の構成のように半導体膜4としてGeあるいはSi及びGeを含有する半導体膜を適用することにより、ボロンあるいはV族の元素を導入しても、ジャーマノシリサイド化や金属−Ge間化合物化を進行させることが可能である。また、このとき、ボロンあるいはV族元素を拡散することができ、オーミックなコンタクトが確保できる。
Boron or a group V element is introduced into the semiconductor film containing Ge or Si and Ge with the above structure, and a heat treatment is performed after forming a metal film that can easily form the
上述のように、半導体膜4としてGeあるいはSi及びGeを含有する膜を適用し、ジャーマノシリサイド層5aあるいは金属−Ge間化合物層5bを形成しやすい金属膜を一対の電極(ソース電極6,ドレイン電極7)に適用し、かつボロンあるいはV族の元素を導入することにより、コンタクト特性の良好なTFT(薄膜トランジスタ)を作製することが可能となる。
As described above, Ge or a film containing Si and Ge is applied as the
さらに、ボロンあるいはV族を導入する際、一対の電極(ソース電極6,ドレイン電極7)の金属膜に含有する構成やボロンあるいはV族の元素を半導体膜上に付着する構成では、III族及びV族を含有する半導体膜を成膜した構成と比べて以下に述べる利点がある。
Furthermore, when introducing boron or group V, the structure contained in the metal film of the pair of electrodes (
工程が簡略なチャネルエッチ型の逆スタガTFTに提供する際、III族及びV族を含有する半導体膜を成膜した場合、この膜をソース・ドレイン電極形成後にTFTのチャネル部からエッチング除去する必要がある。このため、この部分のドライエッチ工程が必要となる。一方、本実施例1のように、一対の電極(ソース電極6,ドレイン電極7)の金属膜にボロンあるいはV族の元素を導入した場合、一対の電極(ソース電極6,ドレイン電極7)を形成した後にチャネル部をドライエッチしないでもボロンあるいはV族の元素が除去されている。したがって、このドライエッチ工程が不要になる。または、一対の電極(ソース電極6,ドレイン電極7)の形成工程までにボロンあるいはV族の元素が半導体膜4中に拡散したとしても拡散深さが小さいため、プラズマ酸化などによりこのバックチャネル部を高抵抗化したり、あるいは除去する場合にもドライエッチ時間を短縮できる。また、ボロンあるいはV族の元素を半導体膜上に付着する場合でも、同様に、一対の電極(ソース電極6,ドレイン電極7)形成時のウエットエッチングあるいはレジスト除去工程でチャネル部から除去することが可能である。また、ボロンあるいはV族元素が半導体膜中に拡散したとしても前述のようにプラズマ酸化による高抵抗化あるいはライトエッチングにより除去することが可能である。
When providing a channel etch type inverted staggered TFT with a simple process, if a semiconductor film containing a group III and group V is formed, it is necessary to etch this film from the TFT channel after forming the source / drain electrodes. There is. For this reason, the dry etching process of this part is needed. On the other hand, when boron or a group V element is introduced into the metal film of the pair of electrodes (
また、この構成では、半導体膜4も薄くすることが可能となる。すなわち、チャネルエッチ構造のTFTにIII族あるいはV族元素を含有する半導体膜を適用する場合、半導体膜とこの層のエッチングレートがほぼ同じであるため、この層のエッチング除去する際のマージンを確保するため半導体膜を厚くする必要がある。これに対し、本実施例のように、ボロンあるいはV族元素を一対の電極(ソース電極6,ドレイン電極7)の金属膜中に含有する構成や半導体膜4上に付着する構成では一対の電極(ソース電極6,ドレイン電極7)の形成後のチャネルエッチが不要あるいはプラズマ酸化又はライトエッチで済ますことが可能となる。このため、マージン量を減少することが可能となり、半導体膜4を薄くすることができる。
In this configuration, the
この構成により、半導体膜4の成膜の生産性を向上するのみでなく、逆スタガ構造におけるオン電流経路の半導体膜4横断抵抗を減少することができ、TFT特性が向上する。また、光電流が減少しTFTのオフ電流を低減できる。本発明における、半導体膜の膜厚は30nm以上200nm以下、好ましくは40nm以上100nm以下にすると良い。
With this configuration, not only the productivity of the formation of the
本発明の別の形態として、ボロンあるいはV族元素及びGeあるいはSi及びGeを含有する非単結晶の半導体膜4を適用する構成もある。この場合、背景技術で従来例として示したn+膜と比較し、ジャーマノシリサイドあるいは金属−Ge間化合物化を進行できるため、コンタクト特性が良好になるとともに、この膜厚を薄くすることが可能になる。この膜厚としては3nm以上30nm以下、好ましくは5nm以上15nm以下に設定する。これにより、この層のエッチング時間が短くなる。このため半導体膜4を含めたエッチングのマージンが拡大する。このため、上述のように半導体膜4の膜厚を薄くすることが可能になる。また、この層の膜厚が薄くなることによりプラズマ酸化を適用する際の処理時間を短縮することも可能になり、半導体膜4の膜厚も薄くできる。
As another embodiment of the present invention, there is a configuration in which a non-single-
Geを含有する半導体膜4の形成法としては、GeH4などを原料ガスとしたPECVD法や熱CVD法、GeH4とF2などを原料ガスとした反応性熱CVD法、Geをターゲットとしたスパッタリング法などを挙げることができる。これらの原料ガスに水素や希ガスなどを加えることもできる。また、形成した膜をレーザアニールあるいは熱アニールにより結晶化しても良い。これらの方法によりGeを含有する非晶質、微結晶あるいは多結晶の半導体膜4を形成できる。
The method of forming the
Si及びGeを含有する半導体膜4の形成法としては、SiH4とGeH4などを原料ガスとしたPECVD法やSinH2n+2とGeH4などを原料ガスとした熱CVD法、SinH2n+2とGeF4などを原料ガスとした反応性熱CVD法、Si及びGeをターゲットとしたスパッタリング法などを挙げることができる。これらの原料ガスに水素や希ガスなどを加えることもできる。また、形成した膜をレーザアニールあるいは熱アニールにより結晶化しても良い。これらの方法によりSi及びGeを含有する非晶質、微結晶あるいは多結晶の半導体膜4を形成できる。この場合、Siを添加することによりギャップが大きくなり、TFTのオフ電流を低減することが可能である。
As a method for forming the
ボロンを含有する半導体膜4の形成法の例としては、上記成膜時にB2H6などを添加する方法がある。スパッタリング法の場合、ターゲットに予めBあるいはAsなどを添加する方法もある。一方、V族を含有する半導体膜4を形成する場合、上記成膜時にPH3などを添加する方法がある。スパッタリング法の場合、ターゲットに予めPあるいはSbなどを添加する方法もある。
As an example of a method for forming the
また、一対の電極(ソース電極6,ドレイン電極7)の金属膜の形成法としてはスパッタリング法などを挙げることができる。この金属にボロン元素を添加する場合、ターゲットに予めB元素を添加する方法などがある。一方、V族元素を添加する場合、ターゲットに予めPあるいはSbなどのV族元素を添加する方法がある。
Moreover, as a method for forming the metal film of the pair of electrodes (
本発明のTFT(薄膜トランジスタQ)を液晶表示装置に適用することにより、液晶に印加する電圧の制御が良好になり高画質を得ることができる。また、本発明のTFTでは移動度特性も良好であるため周辺回路に適用することも可能である。このため、高精細な液晶表示装置を提供することが可能になる(実施例7参照)。また、移動度特性が良好なことから有機EL表示装置に適用することも可能である(実施例8参照)。 By applying the TFT (thin film transistor Q) of the present invention to a liquid crystal display device, the voltage applied to the liquid crystal is well controlled and high image quality can be obtained. In addition, since the TFT of the present invention has good mobility characteristics, it can be applied to a peripheral circuit. Therefore, it becomes possible to provide a high-definition liquid crystal display device (see Example 7). Further, since the mobility characteristic is good, it can be applied to an organic EL display device (see Example 8).
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。 As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.
1…絶縁性基板
2…ゲート電極
3…ゲート絶縁膜
4…半導体膜
5a…ジャーマノシリサイド層
5b…金属-Ge間化合物層
6…ソース電極
7…ドレイン電極
8…保護性絶縁膜
9…コンタクトホール
10…画素電極
11…半導体膜
12…スペーサ
13…配向膜
14…対向基板
15…液晶
16…平坦化層
17…電荷輸送層
18…発光層
19…電荷輸送層
20…上部電極
21…封止層
M1,M2…金属膜
Q…薄膜トランジスタ
DESCRIPTION OF
Claims (13)
前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体膜と、
少なくとも各々の一部が前記半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、
を具備する薄膜トランジスタであって、
前記半導体膜は、GeあるいはSi及びGeを含有し、
前記一対の電極の各々と前記半導体膜との間に、ボロンあるいはV族元素が存在し、かつジャーマノシリサイドあるいは金属−Ge間化合物が形成されていることを特徴とする薄膜トランジスタ。 A gate electrode formed on the substrate;
A gate insulating film formed on the substrate so as to cover the gate electrode;
A semiconductor film formed on the gate insulating film;
A pair of electrodes each of which is formed on the semiconductor film and functions as a source electrode and a drain electrode;
A thin film transistor comprising:
The semiconductor film contains Ge or Si and Ge,
A thin film transistor characterized in that boron or a group V element is present between each of the pair of electrodes and the semiconductor film, and germanosilicide or a metal-Ge compound is formed.
前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第1の半導体膜と、
前記第1の半導体膜上に形成され、ボロンあるいはV族元素及びGeあるいはSi及びGeを含有する第2の半導体膜と、
少なくとも各々の一部が前記第2の半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、
を具備する薄膜トランジスタであって、
前記一対の電極の各々と前記第2の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ge間化合物が形成されていることを特徴とする薄膜トランジスタ。 A gate electrode formed on the substrate;
A gate insulating film formed on the substrate so as to cover the gate electrode;
A first semiconductor film formed on the gate insulating film;
A second semiconductor film formed on the first semiconductor film and containing boron or a group V element and Ge or Si and Ge;
A pair of electrodes formed on the second semiconductor film at least partially and functioning as a source electrode and a drain electrode;
A thin film transistor comprising:
A thin film transistor, wherein a germano silicide or a metal-Ge compound is formed between each of the pair of electrodes and the second semiconductor film.
前記半導体膜が前記ゲート電極を跨ぐように配置されていることを特徴とする薄膜トランジスタ。 The transistor of claim 1 , wherein
A thin film transistor, wherein the semiconductor film is disposed so as to straddle the gate electrode.
前記半導体膜が平面的に見て前記ゲート電極上からはみださないように配置されていることを特徴とする薄膜トランジスタ。 The transistor of claim 1 , wherein
A thin film transistor, wherein the semiconductor film is arranged so as not to protrude from the gate electrode when viewed in plan.
前記半導体膜の厚さが30nm以上200nm以下であることを特徴とする薄膜トランジスタ。 The thin film transistor according to claim 1 , wherein
A thin film transistor, wherein the semiconductor film has a thickness of 30 nm to 200 nm.
前記第1の半導体膜の厚さが30nm以上200nm以下であることを特徴とする薄膜トランジスタ。 The thin film transistor according to claim 2 ,
A thin film transistor, wherein the first semiconductor film has a thickness of 30 nm to 200 nm.
前記第2半導体膜の厚さが3nm以上30nm以下であることを特徴とする薄膜トランジスタ。 The thin film transistor according to claim 2 ,
A thin film transistor, wherein the second semiconductor film has a thickness of 3 nm to 30 nm.
前記一対の電極の各々は、AlあるいはNiを含有することを特徴とする薄膜トランジスタ。 The thin film transistor according to any one of claims 1 and 2 ,
Each of the pair of electrodes contains Al or Ni.
(b)前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
(c)前記ゲート絶縁膜上に、GeあるいはSi及びGeを含有する半導体膜を形成する工程と、
(d)ソース電極及びドレイン電極として機能する一対の電極であって、ボロンあるいはV族の元素を含有する金属を用いて、少なくとも各々の一部が前記半導体膜上に位置する一対の電極を形成する工程と、
(e)前記(d)工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間にジャーマノシリサイドあるいは金属−Ge間化合物を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。 (A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a semiconductor film containing Ge or Si and Ge on the gate insulating film;
(D) A pair of electrodes functioning as a source electrode and a drain electrode, and a pair of electrodes, at least part of each of which is located on the semiconductor film, is formed using a metal containing boron or a group V element. And a process of
(E) after the step (d), a step of forming a germanosilicide or a metal-Ge compound between each of the pair of electrodes and the semiconductor film by heat treatment;
A method for producing a thin film transistor, comprising:
(b)前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
(c)前記ゲート絶縁膜上に、GeあるいはSi及びGeを含有する半導体膜を形成する工程と、
(d)前記半導体膜の表面にボロンあるいはV族の元素を付着する工程と、
(e)ソース電極及びドレイン電極として機能する一対の電極であって、すくなくとも各々の一部が前記半導体膜の前記ボロンあるいはV族の元素が付着した領域上に位置する一対の電極を形成する工程と、
(d)前記(c)工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間に、ジャーマノシリサイドあるいは金属−Ge間化合物を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。 (A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a semiconductor film containing Ge or Si and Ge on the gate insulating film;
(D) attaching boron or a group V element to the surface of the semiconductor film;
(E) A step of forming a pair of electrodes functioning as a source electrode and a drain electrode, at least a part of each of which is located on a region of the semiconductor film to which the boron or group V element is attached. When,
(D) after the step (c), a step of forming a germanosilicide or a metal-Ge compound between each of the pair of electrodes and the semiconductor film by heat treatment;
A method for producing a thin film transistor, comprising:
(b)前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
(c)前記ゲート絶縁膜上に第1の半導体膜を形成する工程と、
(d)前記第1の半導体膜上に、ボロンあるいはV族の元素を含有し、GeあるいはSi及びGeを含有する第2の半導体膜を形成する工程と、
(e)ソース電極及びドレイン電極として機能する一対の電極であって、少なくとも各々の一部が前記第2の半導体膜上に位置する一対の電極を形成する工程と、
(f)前記(e)工程の後、熱処理により、前記一対の電極の各々と前記第2の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ge間化合物を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。 (A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a first semiconductor film on the gate insulating film;
(D) forming a second semiconductor film containing boron or a group V element and containing Ge or Si and Ge on the first semiconductor film;
(E) forming a pair of electrodes functioning as a source electrode and a drain electrode, at least a part of each of which is positioned on the second semiconductor film;
(F) After the step (e), a step of forming germanosilicide or a metal-Ge compound between each of the pair of electrodes and the second semiconductor film by heat treatment;
A method for producing a thin film transistor, comprising:
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