JP5580624B2 - THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE - Google Patents

THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE Download PDF

Info

Publication number
JP5580624B2
JP5580624B2 JP2010045354A JP2010045354A JP5580624B2 JP 5580624 B2 JP5580624 B2 JP 5580624B2 JP 2010045354 A JP2010045354 A JP 2010045354A JP 2010045354 A JP2010045354 A JP 2010045354A JP 5580624 B2 JP5580624 B2 JP 5580624B2
Authority
JP
Japan
Prior art keywords
semiconductor film
film
thin film
film transistor
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010045354A
Other languages
Japanese (ja)
Other versions
JP2011181741A (en
Inventor
政利 若木
春彦 浅沼
功 鈴村
悦子 西村
純一 半那
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Institute of Technology NUC
Panasonic Liquid Crystal Display Co Ltd
Japan Display Inc
Original Assignee
Tokyo Institute of Technology NUC
Panasonic Liquid Crystal Display Co Ltd
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Institute of Technology NUC, Panasonic Liquid Crystal Display Co Ltd, Japan Display Inc filed Critical Tokyo Institute of Technology NUC
Priority to JP2010045354A priority Critical patent/JP5580624B2/en
Publication of JP2011181741A publication Critical patent/JP2011181741A/en
Application granted granted Critical
Publication of JP5580624B2 publication Critical patent/JP5580624B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、薄膜トランジスタ及びその製造方法、並びにそれを用いた表示装置に関する。   The present invention relates to a thin film transistor, a method for manufacturing the same, and a display device using the same.

薄膜トランジスタは、スイッチング素子として多くの機器に適用されている。例えば、マトリクス状に並んだ各画素を駆動する液晶表示装置や有機ＥＬ表示装置などに組み込まれている。近年、このような表示装置は低消費電力、高コントラスト比、低コストの実現のため、薄膜トランジスタ素子の高性能化や微細化、製造プロセスの簡略化などの開発が求められている。   Thin film transistors are applied to many devices as switching elements. For example, it is incorporated in a liquid crystal display device or an organic EL display device that drives each pixel arranged in a matrix. In recent years, in order to realize such low power consumption, high contrast ratio, and low cost, such display devices are required to be developed such as high performance and miniaturization of a thin film transistor element and simplification of a manufacturing process.

薄膜トランジスタ素子の性能を向上させるためには、素子の電流経路中にある寄生抵抗を減らす必要がある。その寄生抵抗は大きく二つに分離することができる。一つは半導体膜とソース電極及びドレイン電極の界面に存在する抵抗（接触抵抗）であり、もう一つはソース電極及びドレイン電極とチャネルとの間に存在する半導体膜自体の抵抗（横断抵抗）である。ここで上記のチャネルとは、半導体膜中に電界効果によって形成される導電層のことであり、以下チャネルとは上記の意味を指すものとする。   In order to improve the performance of the thin film transistor element, it is necessary to reduce the parasitic resistance in the current path of the element. The parasitic resistance can be largely divided into two. One is the resistance (contact resistance) existing at the interface between the semiconductor film and the source and drain electrodes, and the other is the resistance of the semiconductor film itself (transverse resistance) existing between the source and drain electrodes and the channel. It is. Here, the above-mentioned channel refers to a conductive layer formed in the semiconductor film by the electric field effect, and hereinafter the channel refers to the above meaning.

上記接触抵抗を減らし、印加電圧を効率的に利用するために、薄膜トランジスタの一般的な製法には、ソース電極及びドレイン電極と半導体膜との間に導電性のオーミック接触膜を形成する工程が含まれている。これは、ソース電極及びドレイン電極の金属と半導体膜がダイレクトに接触する際に形成されるショットキー障壁を低減させるためである。オーミック接触膜はいくつか種類があるが、例えば、ホスフィン（ＰＨ３）ガスを利用して半導体膜にＰ（リン）をドープしたn+膜は汎用されているオーミック接触膜の一つである(非特許文献１参照)。この場合、チャネル部（チャネル形成領域：ゲート電極と対向する領域）ではn+膜を除去する必要がある。 In order to reduce the contact resistance and efficiently use the applied voltage, a general method of manufacturing a thin film transistor includes a step of forming a conductive ohmic contact film between the source and drain electrodes and the semiconductor film. It is. This is to reduce the Schottky barrier formed when the metal of the source and drain electrodes and the semiconductor film are in direct contact. There are several types of ohmic contact films. For example, an n + film in which a semiconductor film is doped with P (phosphorus) using phosphine (PH 3 ) gas is one of the commonly used ohmic contact films (non-contact). (See Patent Document 1). In this case, it is necessary to remove the n + film in the channel portion (channel formation region: region facing the gate electrode).

なお、本発明に関連する先行技術文献としては、以下のものがある。   As prior art documents related to the present invention, there are the following.

特開平７−５８３３４号公報Japanese Patent Laid-Open No. 7-58334 特開２００４−３２７７７７号公報JP 2004-327777 A

鵜飼育弘著 薄膜トランジスタのすべて ３４項 工業調査発行（2007）Takahiro Ukai All thin-film transistors 34 items Industrial research issue (2007)

しかしながら、従来技術として上記したn+膜を適用する場合、特にチャネルエッチ型の薄膜トランジスタでは、オーミック接触膜を除去するエッチング工程のマージンを確保するため、半導体膜を厚く成膜する必要がある。このため、半導体膜の成膜時間が長くなるなどの問題がある。また、半導体膜を厚く成膜する工程はスループットが悪くなるばかりでなく、横断抵抗の増加、光リーク電流増加などによりＴＦＴ特性が劣化する。   However, when the n + film described above is applied as a conventional technique, particularly in a channel etch type thin film transistor, it is necessary to form a thick semiconductor film in order to secure a margin for an etching process for removing the ohmic contact film. For this reason, there exists a problem that the film-forming time of a semiconductor film becomes long. In addition, the step of forming a thick semiconductor film not only deteriorates the throughput, but also deteriorates TFT characteristics due to an increase in transverse resistance and an increase in light leakage current.

n+膜の適用以外に、シリサイド膜を適用する技術が開示されている。特許文献１（特開平７−５８３３４号公報）では、ニッケルシリサイドを適用する構成が提案されている。しかし、ニッケルシリサイドはリンなどの不純物が存在する場合、シリコンと金属の反応を阻害するという問題がある。このため、特許文献１では、リンなどの不純物をイオン打ち込みによりシリコン層に注入する構成を開示している。   In addition to the application of the n + film, a technique of applying a silicide film is disclosed. Patent Document 1 (Japanese Patent Laid-Open No. 7-58334) proposes a configuration in which nickel silicide is applied. However, nickel silicide has a problem that it inhibits the reaction between silicon and metal when impurities such as phosphorus are present. For this reason, Patent Document 1 discloses a configuration in which impurities such as phosphorus are implanted into the silicon layer by ion implantation.

しかし、イオン打ち込みによる不純物注入では、ソース・ドレイン領域に注入を限定するためのホトリソグラフィ工程が必要となる。また、イオン注入装置を製造ラインに導入する必要がある。   However, impurity implantation by ion implantation requires a photolithography process for limiting the implantation to the source / drain regions. Moreover, it is necessary to introduce an ion implantation apparatus into the production line.

また、シリサイドの低温形成法として特許文献２（特開２００４−３２７７７７号公報）では金属のジャーマノシリサイドを適用する構成を開示している。しかし、この構成ではオーミックな接合が得られず、ショットキー接合となる。そのため、特にドレイン電圧が低い領域でのＴＦＴ特性が劣化する。このため、表示装置に適用した場合、選択時間内に所定の電圧を書き込むことができないという問題が発生し、良好な画質を得ることができなくなる。   As a low-temperature formation method of silicide, Patent Document 2 (Japanese Patent Laid-Open No. 2004-327777) discloses a configuration in which metal germanosilicide is applied. However, in this configuration, an ohmic junction cannot be obtained and a Schottky junction is obtained. For this reason, the TFT characteristics deteriorate particularly in a region where the drain voltage is low. For this reason, when applied to a display device, there arises a problem that a predetermined voltage cannot be written within a selection time, and a good image quality cannot be obtained.

本発明の目的は、これらの問題を克服し、工程やプロセスの増加を抑制し、良好な特性を示すＴＦＴを提供するとともに、表示特性の優れた表示装置を提供することにある。   An object of the present invention is to overcome these problems, suppress an increase in processes and processes, provide a TFT exhibiting good characteristics, and provide a display device having excellent display characteristics.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）基板上に形成されたゲート電極と、前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、少なくとも各々の一部が前記半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、を具備する薄膜トランジスタであって、
前記半導体膜は、ＧｅあるいはＳｉ及びＧｅを含有し、前記一対の電極の各々は、ボロンあるいはＶ族元素を含有する金属膜で形成され、前記一対の電極の各々と前記半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されていることを特徴とする。
（２）基板上に形成されたゲート電極と、前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、少なくとも各々の一部が前記半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、を具備する薄膜トランジスタであって、
前記半導体膜は、ＧｅあるいはＳｉ及びＧｅを含有し、前記一対の電極の各々と前記半導体膜との間に、ボロンあるいはＶ族元素が存在し、かつジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されていることを特徴とする。
（３）基板上に形成されたゲート電極と、前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１の半導体膜と、前記第１の半導体膜上に形成され、ボロンあるいはＶ族元素及びＧｅあるいはＳｉ及びＧｅを含有する第２の半導体膜と、少なくとも各々の一部が前記第２の半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、を具備する薄膜トランジスタであって、
前記一対の電極の各々と前記第２の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されていることを特徴とする。
（４）薄膜トランジスタの製造方法であって、
（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、ＧｅあるいはＳｉ及びＧｅを含有する半導体膜を形成する工程と、
（ｄ）ソース電極及びドレイン電極として機能する一対の電極であって、ボロンあるいはＶ族の元素を含有する金属を用いて、少なくとも各々の一部が前記半導体膜上に位置する一対の電極を形成する工程と、
（ｅ）前記（ｄ）工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間にジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする。
（５）薄膜トランジスタの製造方法であって、
（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、ＧｅあるいはＳｉ及びＧｅを含有する半導体膜を形成する工程と、
（ｄ）前記半導体膜の表面にボロンあるいはＶ族の元素を付着する工程と、
（ｅ）ソース電極及びドレイン電極として機能する一対の電極であって、すくなくとも各々の一部が前記半導体膜の前記ボロンあるいはＶ族の元素が付着した領域上に位置する一対の電極を形成する工程と、
（ｆ）前記（ｅ）工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする。
（６）薄膜トランジスタの製造方法において、
（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に第１の半導体膜を形成する工程と、
（ｄ）前記第１の半導体膜上に、ボロンあるいはＶ族の元素を含有し、ＧｅあるいはＳｉ及びＧｅを含有する第２の半導体膜を形成する工程と、
（ｅ）ソース電極及びドレイン電極として機能する一対の電極であって、少なくとも各々の一部が前記第２の半導体膜上に位置する一対の電極を形成する工程と、
（ｆ）前記（ｅ）工程の後、熱処理により、前記一対の電極の各々と前記第２の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする。
（７）表示装置は、前記（１）乃至（３）の何れかに記載の薄膜トランジスタを具備することを特徴とする。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
(1) At least one of a gate electrode formed on the substrate, a gate insulating film formed on the substrate so as to cover the gate electrode, and a semiconductor film formed on the gate insulating film A thin film transistor comprising a pair of electrodes formed on the semiconductor film and functioning as a source electrode and a drain electrode,
The semiconductor film contains Ge or Si and Ge, and each of the pair of electrodes is formed of a metal film containing boron or a group V element, and between the pair of electrodes and the semiconductor film. Germanium silicide or a metal-Ge compound is formed.
(2) At least one of a gate electrode formed on the substrate, a gate insulating film formed on the substrate so as to cover the gate electrode, and a semiconductor film formed on the gate insulating film. A thin film transistor comprising a pair of electrodes formed on the semiconductor film and functioning as a source electrode and a drain electrode,
The semiconductor film contains Ge or Si and Ge, boron or a group V element exists between each of the pair of electrodes and the semiconductor film, and germanosilicide or a metal-Ge compound is formed. It is characterized by being.
(3) a gate electrode formed on the substrate; a gate insulating film formed on the substrate so as to cover the gate electrode; a first semiconductor film formed on the gate insulating film; A second semiconductor film formed on the first semiconductor film and containing boron or a group V element and Ge or Si and Ge; and at least a part of each of the second semiconductor films is formed on the second semiconductor film; A pair of electrodes functioning as drain electrodes, and a thin film transistor comprising:
A germanosilicide or a metal-Ge compound is formed between each of the pair of electrodes and the second semiconductor film.
(4) A method of manufacturing a thin film transistor,
(A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a semiconductor film containing Ge or Si and Ge on the gate insulating film;
(D) A pair of electrodes functioning as a source electrode and a drain electrode, and a pair of electrodes, at least part of each of which is located on the semiconductor film, is formed using a metal containing boron or a group V element. And a process of
(E) after the step (d), a step of forming a germanosilicide or a metal-Ge compound between each of the pair of electrodes and the semiconductor film by heat treatment;
It is characterized by having.
(5) A method of manufacturing a thin film transistor,
(A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a semiconductor film containing Ge or Si and Ge on the gate insulating film;
(D) attaching boron or a group V element to the surface of the semiconductor film;
(E) A step of forming a pair of electrodes functioning as a source electrode and a drain electrode, at least a part of each of which is located on a region of the semiconductor film to which the boron or group V element is attached. When,
(F) After the step (e), a step of forming a germanosilicide or a metal-Ge compound between each of the pair of electrodes and the semiconductor film by heat treatment;
It is characterized by having.
(6) In the method for manufacturing a thin film transistor,
(A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a first semiconductor film on the gate insulating film;
(D) forming a second semiconductor film containing boron or a group V element and containing Ge or Si and Ge on the first semiconductor film;
(E) forming a pair of electrodes functioning as a source electrode and a drain electrode, at least a part of each of which is positioned on the second semiconductor film;
(F) After the step (e), a step of forming germanosilicide or a metal-Ge compound between each of the pair of electrodes and the second semiconductor film by heat treatment;
It is characterized by having.
(7) A display device includes the thin film transistor according to any one of (1) to (3).

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになる。   The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

本発明により、コンタクト特性の良好な薄膜トランジスタ（ＴＦＴ）を作製することが可能である。また、製造工程を簡略化でき、低コストでＴＦＴを作製することができる。   According to the present invention, a thin film transistor (TFT) with favorable contact characteristics can be manufactured. In addition, the manufacturing process can be simplified and a TFT can be manufactured at low cost.

本発明のＴＦＴを表示装置に適用することで高画質の表示装置を提供することが可能となる。   By applying the TFT of the present invention to a display device, a display device with high image quality can be provided.

本発明の実施例１である薄膜トランジスタの断面図。1 is a cross-sectional view of a thin film transistor that is Embodiment 1 of the present invention. 本発明の実施例１である薄膜トランジスタの製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the thin-film transistor which is Example 1 of this invention. 本発明の実施例２である薄膜トランジスタの断面図。Sectional drawing of the thin-film transistor which is Example 2 of this invention. 本発明の実施例３である薄膜トランジスタの製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the thin-film transistor which is Example 3 of this invention. 本発明の実施例４である薄膜トランジスタの製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the thin-film transistor which is Example 4 of this invention. 本発明の実施例５である薄膜トランジスタの断面図。Sectional drawing of the thin-film transistor which is Example 5 of this invention. 本発明の実施例５である薄膜トランジスタの製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the thin-film transistor which is Example 5 of this invention. 本発明の実施例６である液晶表示装置の断面図。Sectional drawing of the liquid crystal display device which is Example 6 of this invention. 本発明の実施例７である有機ＥＬ表示装置の断面図。Sectional drawing of the organic electroluminescence display which is Example 7 of this invention.

以下、図面を参照して本発明の実施例を詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

〔実施例１〕
本実施例の薄膜トランジスタの構成と製造方法について、図１及び図２を用いて説明する。図１は、本発明の実施例１である薄膜トランジスタの主要構成部位を示す断面図、図２は本発明の実施例１である薄膜トランジスタの製造工程を示す断面図である。 [Example 1]
A structure and a manufacturing method of the thin film transistor of this embodiment will be described with reference to FIGS. FIG. 1 is a cross-sectional view showing the main components of a thin film transistor that is Embodiment 1 of the present invention, and FIG. 2 is a cross-sectional view showing manufacturing steps of the thin film transistor that is Embodiment 1 of the present invention.

図１に示すように、本実施例１の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑは、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱは、主に、絶縁性基板１上に形成されたゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにして前記ゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４上に形成、換言すれば、少なくとも各々の一部が半導体膜４と平面的に重なって形成され、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くジャーマノシリサイド層５ａ或いは金属−Ｇｅ間化合物層５ｂの何れかと、を有する構成になっている。   As shown in FIG. 1, a thin film transistor (TFT: Thin Film Transistor) Q according to the first embodiment is formed on a transparent insulating substrate 1 as a substrate, for example. The thin film transistor Q mainly covers the gate electrode 2 formed on the insulating substrate 1, the gate insulating film 3 formed on the insulating substrate 1 so as to cover the gate electrode 2, and the gate electrode 2. The semiconductor film 4 formed on the gate insulating film 3 and at least a part of each of the semiconductor film 4 are formed on the semiconductor film 4, in other words, at least a part of each of the semiconductor film 4 overlaps the semiconductor film 4 in a plane. A pair of electrodes (source electrode 6 and drain electrode 7) functioning as a source electrode and a drain electrode, and a jar formed between each of the source electrode 6 and the drain electrode 7 and the semiconductor film 4 and acting as an ohmic contact film Either the mannosilicide layer 5a or the metal-Ge compound layer 5b is configured.

半導体膜４は、Ｇｅ或いはＳｉ及びＧｅを含有する半導体膜である。ソース電極６及びドレイン電極７の各々は、ボロン（Ｂ）あるいはＶ族元素を含有する金属膜で形成されている。   The semiconductor film 4 is a semiconductor film containing Ge or Si and Ge. Each of the source electrode 6 and the drain electrode 7 is formed of a metal film containing boron (B) or a group V element.

なお、本実施例において、ジャーマノシリサイド層５ａ或いは金属−Ｇｅ間化合物層５ｂの何れかは、半導体膜４の側面から上面に亘って形成されている。   In this embodiment, either the germanosilicide layer 5 a or the metal-Ge compound layer 5 b is formed from the side surface to the upper surface of the semiconductor film 4.

次に、上記構成の薄膜トランジスタＱの製造について図２を用いて説明する。   Next, the manufacture of the thin film transistor Q having the above configuration will be described with reference to FIG.

まず、絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。   First, a metal film is formed on the insulating substrate 1 by a sputtering method or the like. Then, the gate electrode 2 is formed on the insulating substrate 1 by patterning the metal film by applying photolithography.

次に、プラズマＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ膜、ＳｉＯ２膜などが挙げられる。ＳｉＮ膜の成膜には、ＰＥＣＶＤ法などを適用し、原料ガスとしてＳｉＨ４、ＮＨ３、Ｎ２などを用いる。ＳｉＯ２膜の成膜には、ＳｉＨ４、Ｎ２Ｏ、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)などを原料ガスとして用いる。また、これらの膜を積層することも可能である。 Next, the gate insulating film 3 and the semiconductor film 4 are continuously formed using a film forming method such as plasma CVD. Examples of the gate insulating film 3 include a SiN film and a SiO 2 film. For forming the SiN film, a PECVD method or the like is applied, and SiH 4 , NH 3 , N 2 or the like is used as a source gas. For forming the SiO 2 film, SiH 4 , N 2 O, TEOS (Tetra Ethyl Ortho Silicate), or the like is used as a source gas. It is also possible to stack these films.

半導体膜４としてはＧｅあるいはＳｉ及びＧｅを含有する膜を成膜する。ＰＥＣＶＤ法で成膜する際には、原料ガスとしては、ＳｉＨ４、ＧｅＨ４、Ｈ２などを用いる。また、この半導体膜の成膜には熱ＣＶＤなどを適用しても良い。この場合、原料ガスとしてＳｉ２Ｈ６、ＧｅＨ４などを用い、希釈ガスとしてＨｅやＡｒなどの希ガス、Ｈ２ガスあるいはＮ２ガスを用いる。また、反応性熱ＣＶＤ法を用いることもできる。この場合、原料ガスとしてＳｉ２Ｈ６、ＧｅＦ４、ＧｅＨ４などを用い、希釈ガスとしてＨｅやＡｒなどの希ガス、Ｈ２ガスあるいはＮ２ガスを用いる。 As the semiconductor film 4, a film containing Ge or Si and Ge is formed. When forming a film by PECVD, SiH 4 , GeH 4 , H 2 or the like is used as a source gas. Further, thermal CVD or the like may be applied to the formation of the semiconductor film. In this case, Si 2 H 6 , GeH 4 or the like is used as the source gas, and a rare gas such as He or Ar, H 2 gas, or N 2 gas is used as the dilution gas. A reactive thermal CVD method can also be used. In this case, Si 2 H 6 , GeF 4 , GeH 4 or the like is used as the source gas, and a rare gas such as He or Ar, H 2 gas, or N 2 gas is used as the dilution gas.

次に、ホトリソグラフィ工程を適用して半導体膜４を島状に加工する。   Next, the semiconductor film 4 is processed into an island shape by applying a photolithography process.

次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ１を成膜する。金属膜Ｍ１の中にはジャーマノシリサイド（５ａ）或いは金属−Ｇｅ間化合物（５ｂ）を形成するための元素が含まれている。また、ボロン或いはＶ族の元素が含まれている。この膜の例としてＮｉＰ、ＮｉＢ、ＣｒＳｂ、ＣｒＢ、ＦｅＰ、ＦｅＢ、ＣｕＰ、ＣｕＢなどを挙げることができる。ここまでの工程を図２（ａ）に示す。   Next, a metal film M1 that is a constituent part of a pair of electrodes (source electrode 6 and drain electrode 7) functioning as a source electrode and a drain electrode is formed by sputtering or the like. The metal film M1 contains an element for forming germanosilicide (5a) or a metal-Ge compound (5b). Also, boron or group V elements are included. Examples of this film include NiP, NiB, CrSb, CrB, FeP, FeB, CuP, and CuB. FIG. 2A shows the steps up to here.

その後、ホトリソグラフィ工程を適用し、図２（ｂ）に示すように、金属膜Ｍ１をパターンニングしてソース電極６及びドレイン電極７を形成する。この後、ライトエッチングあるいはプラズマ酸化などによりバックチャネル部を処理しても良い。   Thereafter, a photolithography process is applied, and the metal film M1 is patterned to form the source electrode 6 and the drain electrode 7 as shown in FIG. Thereafter, the back channel portion may be processed by light etching or plasma oxidation.

次に、ソース電極６及びドレイン電極を覆うようにして絶縁性基板１上に保護性絶縁膜８をプラズマＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮやＳｉＯ２などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。 Next, a protective insulating film 8 is formed on the insulating substrate 1 by plasma CVD or the like so as to cover the source electrode 6 and the drain electrode. As the protective insulating film 8, SiN, SiO 2 or the like can be applied. These films are formed by the PECVD method or the like as described above.

その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜を成膜した後、ホトリソグラフィ工程を適用し、画素電極１０に加工する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図２（ｃ）に示す。   Thereafter, a photolithography process is applied to form a contact hole 9 and the like that enable electrical contact between the source electrode 6 and an external device. Further, after forming a metal film or an oxide conductive film, a photolithography process is applied to process the pixel electrode 10. The pixel electrode 10 is electrically connected to the source electrode 6 through the contact hole 9. The process so far is shown in FIG.

その後、窒素雰囲気中または真空中で熱処理を行う。これにより、図１に示すように、ソース電極６及びドレイン電極７として機能する一対の電極の各々と半導体膜４との界面にジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成することができる。この時、熱処理を加える温度は２００度以上、好ましくは２３０度以上で１０分以上加熱することが望ましい。   Thereafter, heat treatment is performed in a nitrogen atmosphere or in a vacuum. Thereby, as shown in FIG. 1, the germano silicide layer 5a or the metal-Ge compound layer 5b is formed at the interface between each of the pair of electrodes functioning as the source electrode 6 and the drain electrode 7 and the semiconductor film 4. Can do. At this time, it is desirable that the heat treatment is performed at a temperature of 200 ° C. or higher, preferably 230 ° C. or higher for 10 minutes or longer.

また、この熱処理工程は、前述の絶縁性保護膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。   In addition, this heat treatment step can be substituted by the above-described insulating protective film forming step or a process to which heating in a later step is applied.

本実施例により作製した薄膜トランジスタＱでは、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを、半導体膜４と、ソース電極及びドレイン電極として機能する一対の電極（６，７）との間に形成することができる。また、ボロンあるいはＶ族の元素の半導体膜４への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタＱを形成できる。   In the thin film transistor Q manufactured in this example, the germanosilicide layer 5a or the metal-Ge compound layer 5b is interposed between the semiconductor film 4 and a pair of electrodes (6, 7) functioning as a source electrode and a drain electrode. Can be formed. Further, since diffusion of boron or a group V element into the semiconductor film 4 can proceed more efficiently than the silicide layer, a thin film transistor Q with good ohmic contact characteristics can be formed.

〔実施例２〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例１の場合と同様の製造工程を経て形成されるもので、その構造が一部変化したものである。 [Example 2]
The thin film transistor of the embodiment shown here is basically formed through the same manufacturing process as that of the above-described embodiment 1, and its structure is partially changed.

本実施例の薄膜トランジスタの構成と製造方法について、図３を用いて説明する。図３は、本発明の実施例２である薄膜トランジスタの主要構成部位を示す断面図である。   A structure and a manufacturing method of the thin film transistor of this embodiment will be described with reference to FIGS. FIG. 3 is a cross-sectional view showing main components of a thin film transistor that is Embodiment 2 of the present invention.

本実施例のトランジスタは、前述の実施例１とは違い、半導体膜４は平面的に見てゲート電極２からはみださないように形成されている。   In the transistor of this embodiment, unlike the first embodiment, the semiconductor film 4 is formed so as not to protrude from the gate electrode 2 in plan view.

製造工程は実施例１と基本的に同様であるが、半導体膜４をゲート電極２からはみださないようにホトリソグラフィを適用し島状に加工する。   The manufacturing process is basically the same as that of the first embodiment. However, the semiconductor film 4 is processed into an island shape by applying photolithography so as not to protrude from the gate electrode 2.

なお、本実施例において、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂの何れかは、前述の実施例１と同様に、主に半導体膜４の上面及び側面に形成されている。本実施例の構成では、半導体膜４の側面がＴＦＴチャネルに直接接合しており、この部分からもキャリアが注入されるためオン電流を増加することが可能である。また、ゲート電極により、基板側から入射する光を遮光できるため、光電流によるオフ電流の増加を抑制できる。さらに、ＢあるいはＶ族元素の存在により、逆極性のキャリア注入も抑制できオフ電流を抑制できる。   In the present embodiment, either the germano silicide layer 5a or the metal-Ge compound layer 5b is formed mainly on the upper surface and side surfaces of the semiconductor film 4 as in the first embodiment. In the configuration of this embodiment, the side surface of the semiconductor film 4 is directly bonded to the TFT channel, and carriers are also injected from this portion, so that the on-current can be increased. In addition, since light incident from the substrate side can be blocked by the gate electrode, an increase in off-current due to a photocurrent can be suppressed. Further, the presence of the B or V group element can also suppress the carrier injection with the reverse polarity and suppress the off current.

〔実施例３〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例１の場合と同様の製造工程を経て形成されるもので、その構造が一部変化したものである。 Example 3
The thin film transistor of the embodiment shown here is basically formed through the same manufacturing process as that of the above-described embodiment 1, and its structure is partially changed.

本実施例の薄膜トランジスタの構成と製造方法について、図４を用いて説明する。図４は、本発明の実施例２である薄膜トランジスタの製造工程を示す断面図である
実施例１と同様の方法で、絶縁性基板１上にゲート電極配線２、ゲート絶縁膜３、半導体膜４を形成する。半導体膜４としてはＧｅあるいはＳｉ及びＧｅを含有する膜を成膜する。ついで、ホトリソグラフィ工程を適用して半導体膜４を島状に加工する。さらに、図４（ａ）に示すように、プラズマプロセスなどを適用してボロンあるいはＶ族の元素を半導体膜４上に付着する。ボロンあるいはＶ族の原料としては、Ｂ２Ｈ６あるいはＰＨ３などが挙げられる。 The structure and manufacturing method of the thin film transistor of this embodiment will be described with reference to FIGS. FIG. 4 is a cross-sectional view showing a manufacturing process of a thin film transistor that is Embodiment 2 of the present invention. A gate electrode wiring 2, a gate insulating film 3, and a semiconductor film 4 are formed on the insulating substrate 1 in the same manner as in Embodiment 1. Form. As the semiconductor film 4, a film containing Ge or Si and Ge is formed. Next, the semiconductor film 4 is processed into an island shape by applying a photolithography process. Further, as shown in FIG. 4A, boron or a group V element is deposited on the semiconductor film 4 by applying a plasma process or the like. Examples of boron or group V materials include B 2 H 6 and PH 3 .

次に、スパッタなどにより、図４（ｂ）に示すように、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ２を成膜する。金属膜Ｍ２の中にはジャーマノシリサイドあるいは金属-Ｇｅ間化合物を形成するための元素が含まれている。その後、ホトリソグラフィ工程を適用し、図４（ｃ）に示すように、金属膜Ｍ２をパターンニングしてソース電極６及びドレイン電極７を形成する。   Next, as shown in FIG. 4B, a metal film M2 serving as a constituent part of a pair of electrodes (source electrode 6 and drain electrode 7) functioning as a source electrode and a drain electrode is formed by sputtering or the like. The metal film M2 contains an element for forming germanosilicide or a metal-Ge compound. Thereafter, a photolithography process is applied to pattern the metal film M2 to form the source electrode 6 and the drain electrode 7 as shown in FIG.

次に、図４（ｄ）に示すように、保護性絶縁膜８、コンタクトホール（スルーホール）９、画素電極１０を実施例１と同様の方法で形成する。   Next, as shown in FIG. 4D, the protective insulating film 8, the contact hole (through hole) 9, and the pixel electrode 10 are formed by the same method as in the first embodiment.

ついで、実施例１と同様の方法で熱処理を実施する。また、この熱処理工程は、前述の保護膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。これにより、図１に示すように、ソース電極６及びドレイン電極７として機能する一対の電極の各々と半導体膜４との界面にジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成することができる。   Next, heat treatment is performed in the same manner as in Example 1. In addition, this heat treatment step can be replaced by the above-described protective film formation step or a process to which heating in a later step is applied. Thereby, as shown in FIG. 1, the germano silicide layer 5a or the metal-Ge compound layer 5b is formed at the interface between each of the pair of electrodes functioning as the source electrode 6 and the drain electrode 7 and the semiconductor film 4. Can do.

本実施例により作製した薄膜トランジスタＱでは、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを、半導体膜４とソース電極及びドレイン電極として機能する一対の電極（６，７）との間に形成することができる。また、ボロンあるいはＶ族の元素の半導体膜４への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタＱを形成できる。   In the thin film transistor Q manufactured according to this example, the germanosilicide layer 5a or the metal-Ge compound layer 5b is formed between the semiconductor film 4 and a pair of electrodes (6, 7) functioning as a source electrode and a drain electrode. can do. Further, since diffusion of boron or a group V element into the semiconductor film 4 can proceed more efficiently than the silicide layer, a thin film transistor Q with good ohmic contact characteristics can be formed.

なお、本実施例において、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂの何れかは、前述の実施例１と同様に、主に半導体膜４の上面及び側面に形成されている。   In the present embodiment, either the germano silicide layer 5a or the metal-Ge compound layer 5b is formed mainly on the upper surface and side surfaces of the semiconductor film 4 as in the first embodiment.

〔実施例４〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例３の場合と同様の製造工程を経て形成されるもので、その構造が一部変化したものである。 Example 4
The thin film transistor of the example shown here is basically formed through the same manufacturing process as in the case of Example 3 described above, and its structure is partially changed.

本実施例の薄膜トランジスタの構成と製造方法について、図５を用いて説明する。図５は、本発明の実施例４である薄膜トランジスタの製造工程を示す断面図である。   The structure and manufacturing method of the thin film transistor of this embodiment will be described with reference to FIGS. FIG. 5 is a cross-sectional view showing a manufacturing process of a thin film transistor which is Embodiment 4 of the present invention.

本実施例のトランジスタは、前述の実施例３とは違い、半導体膜４は平面的に見てゲート電極２からはみださないように形成されている。   In the transistor of this embodiment, unlike the above-described embodiment 3, the semiconductor film 4 is formed so as not to protrude from the gate electrode 2 in plan view.

製造工程は実施例３と基本的に同様であるが、図５（ａ）に示すように、半導体膜４を平面的に見てゲート電極２からはみださないようにホトリソグラフィを適用し島状に加工する。   The manufacturing process is basically the same as that of the third embodiment. However, as shown in FIG. 5A, photolithography is applied so that the semiconductor film 4 does not protrude from the gate electrode 2 when viewed in plan. Process into islands.

以下、図５（ｂ）から図５（ｄ）に示すように、ソース電極６及びドレイン電極７、保護性絶縁膜８、コンタクトホール９、画素電極１０を実施例１と同様の方法で形成する。   Thereafter, as shown in FIGS. 5B to 5D, the source electrode 6 and the drain electrode 7, the protective insulating film 8, the contact hole 9, and the pixel electrode 10 are formed by the same method as in the first embodiment. .

なお、本実施例において、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂの何れかは、前述の実施例３と同様に、主に半導体膜４の上面及び側面に形成されている。本実施例の構成では、半導体膜４の側面がＴＦＴチャネルに直接接合しており、この部分からもキャリアが注入されるためオン電流を増加することが可能である。また、ゲート電極により基板側から入射する光を遮光できるため、光電流によるオフ電流の増加を抑制できる。さらに、ＢあるいはＶ族元素の存在により、逆極性のキャリア注入も抑制できオフ電流を抑制できる。   In the present embodiment, either the germano silicide layer 5a or the metal-Ge compound layer 5b is formed mainly on the upper surface and side surfaces of the semiconductor film 4 as in the third embodiment. In the configuration of this embodiment, the side surface of the semiconductor film 4 is directly bonded to the TFT channel, and carriers are also injected from this portion, so that the on-current can be increased. In addition, since light incident from the substrate side can be blocked by the gate electrode, an increase in off-current due to a photocurrent can be suppressed. Further, the presence of the B or V group element can also suppress the carrier injection with the reverse polarity and suppress the off current.

〔実施例５〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例１の場合とほぼ同様の製造工程を経て形成されるもので、その構造が一部変化したものである。図６は、本発明の実施例５である薄膜トランジスタの主要構成部位を示す断面図、図７は、本発明の実施例５である薄膜トランジスタの製造工程を示す断面図である。 Example 5
The thin film transistor of the embodiment shown here is basically formed through substantially the same manufacturing process as that of the above-described embodiment 1, and its structure is partially changed. FIG. 6 is a cross-sectional view showing the main components of a thin film transistor that is Embodiment 5 of the present invention, and FIG. 7 is a cross-sectional view showing a manufacturing process of the thin film transistor that is Embodiment 5 of the present invention.

本実施例の薄膜トランジスタの構成と製造方法について、図６及び図７を用いて説明する。   The structure and manufacturing method of the thin film transistor of this embodiment will be described with reference to FIGS.

図６に示すように、本実施例５の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑは、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱは、主に、絶縁性基板１上に形成されたゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにして前記ゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４上に形成、換言すれば、少なくとも各々の一部が半導体膜４と平面的に重なって形成され、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くジャーマノシリサイド層５ａ或いは金属−Ｇｅ間化合物層５ｂの何れかと、半導体膜４とジャーマノシリサイド層５ａ或いは金属−Ｇｅ間化合物層５ｂの何れかとの間に形成され、ボロン或いはＶ族を含有する半導体膜１１と、を有する構成になっている。   As shown in FIG. 6, the thin film transistor (TFT) Q of Example 5 is formed on a transparent insulating substrate 1 as a substrate, for example. The thin film transistor Q mainly covers the gate electrode 2 formed on the insulating substrate 1, the gate insulating film 3 formed on the insulating substrate 1 so as to cover the gate electrode 2, and the gate electrode 2. The semiconductor film 4 formed on the gate insulating film 3 and at least a part of each of the semiconductor film 4 are formed on the semiconductor film 4, in other words, at least a part of each of the semiconductor film 4 overlaps the semiconductor film 4 in a plane. A pair of electrodes (source electrode 6 and drain electrode 7) functioning as a source electrode and a drain electrode, and a jar formed between each of the source electrode 6 and the drain electrode 7 and the semiconductor film 4 and acting as an ohmic contact film Formed between either the mannosilicide layer 5a or the metal-Ge compound layer 5b and the semiconductor film 4 and either the germanosilicide layer 5a or the metal-Ge compound layer 5b. Has a configuration having a semiconductor film 11 containing boron or a Group V, a.

ここで、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂは半導体膜４の表面から少なくとも５ｎｍ以上、絶縁性基板側に向かって進行している。また、上記半導体膜の厚さは３０ｎｍ以上２００ｎｍ程度以下が望ましい。   Here, the germanosilicide layer 5a or the metal-Ge compound layer 5b proceeds from the surface of the semiconductor film 4 to the insulating substrate side by at least 5 nm or more. In addition, the thickness of the semiconductor film is desirably about 30 nm to about 200 nm.

次に、上記構成の薄膜トランジスタＱの製造方法について、図７を用いて説明する。   Next, a method for manufacturing the thin film transistor Q having the above configuration will be described with reference to FIGS.

まず、絶縁性基板１上にゲート電極２となる金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィ工程を適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。   First, a metal film to be the gate electrode 2 is formed on the insulating substrate 1 by a sputtering method or the like. Thereafter, a gate electrode 2 is formed on the insulating substrate 1 by patterning the metal film by applying a photolithography process.

次に、図７（ａ）に示すように、プラズマＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、ボロンあるいはＶ族を含有する半導体膜１１を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ、ＳｉＯ２やこれらの膜の積層などが挙げられる。また、半導体膜としては、ＧｅあるいはＳｉ及びＧｅを含有する膜を成膜する。ＰＥＣＶＤ法で成膜する場合、原料ガスとしては、ＳｉＨ４、ＧｅＨ４、Ｈ２などを用いる。この半導体膜の成膜には熱ＣＶＤなどを適用しても良い。この場合、原料ガスとしてＳｉ２Ｈ６、ＧｅＦ４、ＧｅＨ４などを用い、希釈ガスとしてＨｅやＡｒなどの希ガス、Ｈ２ガスあるいはＮ２ガスを用いる。ボロンあるいはＶ族を含有する半導体膜１１の成膜では、前述の半導体膜４の成膜条件にＢ２Ｈ６あるいはＰＨ３などを添加する。 Next, as shown in FIG. 7A, the gate insulating film 3, the semiconductor film 4, and the semiconductor film 11 containing boron or V group are continuously formed by using a film forming method such as plasma CVD. As the gate insulating film 3, SiN, and lamination of SiO 2 and these films and the like. As the semiconductor film, a film containing Ge or Si and Ge is formed. In the case of forming a film by PECVD, SiH 4 , GeH 4 , H 2 or the like is used as a source gas. Thermal CVD or the like may be applied to the formation of the semiconductor film. In this case, Si 2 H 6 , GeF 4 , GeH 4 or the like is used as the source gas, and a rare gas such as He or Ar, H 2 gas, or N 2 gas is used as the dilution gas. In the formation of the semiconductor film 11 containing boron or V group, B 2 H 6 or PH 3 or the like is added to the film formation conditions of the semiconductor film 4 described above.

ついで、図７（ｂ）に示すように、半導体膜４とボロンあるいはＶ族を含有する半導体膜１１をホトリソグラフィ工程を適用して島状に加工する。   Next, as shown in FIG. 7B, the semiconductor film 4 and the semiconductor film 11 containing boron or V group are processed into islands by applying a photolithography process.

次に、スパッタなどにより、図７（ｃ）に示すように、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ２を成膜する。金属膜Ｍ２の中にはジャーマノシリサイドあるいは金属-Ｇｅ間化合物を形成するための元素が含まれている。その後、ホトリソグラフィ工程を適用し、金属膜Ｍ２をパターンニングしてソース電極６及びドレイン電極７を形成する（図７（ｄ）参照）。この工程において、半導体膜１１もソース電極及びドレイン電極と同様の形状にパターンニングされる。   Next, as shown in FIG. 7C, a metal film M2 serving as a constituent part of a pair of electrodes (source electrode 6 and drain electrode 7) functioning as a source electrode and a drain electrode is formed by sputtering or the like. The metal film M2 contains an element for forming germanosilicide or a metal-Ge compound. Thereafter, a photolithography process is applied, and the metal film M2 is patterned to form the source electrode 6 and the drain electrode 7 (see FIG. 7D). In this step, the semiconductor film 11 is also patterned into the same shape as the source electrode and the drain electrode.

次に、保護性絶縁膜８をプラズマＣＶＤなどで成膜する。保護性絶縁膜８としてＳｉＮやＳｉＯ２などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。 Next, the protective insulating film 8 is formed by plasma CVD or the like. SiN, SiO 2 or the like can be applied as the protective insulating film 8. These films are formed by the PECVD method or the like as described above.

その後、ホトリソグラフィ工程を適用し、保護性絶縁膜８を選択的に除去してソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。その後、前述の実施例１と同様の方法で画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図７（ｄ）に示す。   Thereafter, a photolithography process is applied to selectively remove the protective insulating film 8 to form a contact hole 9 or the like that enables electrical contact between the source electrode 6 and an external device. Thereafter, the pixel electrode 10 is formed by the same method as in the first embodiment. The pixel electrode 10 is electrically connected to the source electrode 6 through the contact hole 9. The process so far is shown in FIG.

ついで、窒素雰囲気中または真空中で熱処理を行う。これにより、図６に示すように、ソース電極６及びドレイン電極７として機能する一対の電極の各々と半導体膜４及び半導体膜１１からなる活性半導体膜との界面にジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成することができる。この時、熱処理を加える温度は２００度以上、好ましくは２３０度以上で１０分以上加熱することが望ましい。   Next, heat treatment is performed in a nitrogen atmosphere or in a vacuum. As a result, as shown in FIG. 6, the germano silicide layer 5a or metal − is formed at the interface between each of the pair of electrodes functioning as the source electrode 6 and the drain electrode 7 and the active semiconductor film composed of the semiconductor film 4 and the semiconductor film 11. The inter-Ge compound layer 5b can be formed. At this time, it is desirable that the heat treatment is performed at a temperature of 200 ° C. or higher, preferably 230 ° C. or higher for 10 minutes or longer.

また、この熱処理工程は、前述の保護膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。   In addition, this heat treatment step can be replaced by the above-described protective film formation step or a process to which heating in a later step is applied.

本実施例により作製した薄膜トランジスタＱでは、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを、半導体膜４とソース電極及びドレイン電極として機能する一対の電極（６，７）との間に形成することができる。また、ボロンあるいはＶ族の元素の半導体膜への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタＱを形成できる。   In the thin film transistor Q manufactured according to this example, the germanosilicide layer 5a or the metal-Ge compound layer 5b is formed between the semiconductor film 4 and a pair of electrodes (6, 7) functioning as a source electrode and a drain electrode. can do. Further, since diffusion of boron or a group V element into the semiconductor film can proceed more efficiently than the silicide layer, a thin film transistor Q with good ohmic contact characteristics can be formed.

なお、本実施例において、半導体膜４がＧｅを含有しない場合、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂの何れかは、前述の実施例１と異なり、主に半導体膜４の上面に形成されている。
〔実施例６〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例３と同様の製造工程を経て作製されるもので、その構造の一部が変化したものである。 In this embodiment, when the semiconductor film 4 does not contain Ge, either the germanosilicide layer 5a or the metal-Ge compound layer 5b is different from the above-described embodiment 1 mainly in the upper surface of the semiconductor film 4. Is formed.
Example 6
The thin film transistor of the example shown here is basically manufactured through the same manufacturing process as in Example 3 described above, and a part of its structure is changed.

まず、前述の実施例１に記載の方法と同様に、絶縁性基板１上にゲート電極２を形成し、ゲート絶縁膜３とＧｅあるいはＳｉ及びＧｅを含有する半導体膜４を順に成膜する。このとき半導体膜４の厚さは、特性に悪影響を及ぼさない範囲で十分に薄いことが望ましい。例えば、３０ｎｍ以上２００ｎｍ程度以下が良い。さらに、プラズマプロセスなどを適用してボロンあるいはＶ族の元素を半導体膜４上に付着する。ボロンあるいはＶ族の原料としては、Ｂ２Ｈ６あるいはＰＨ３などが挙げられる。 First, similarly to the method described in the first embodiment, the gate electrode 2 is formed on the insulating substrate 1, and the gate insulating film 3 and the semiconductor film 4 containing Ge or Si and Ge are sequentially formed. At this time, it is desirable that the thickness of the semiconductor film 4 is sufficiently thin as long as the characteristics are not adversely affected. For example, 30 nm or more and 200 nm or less are good. Further, boron or a group V element is deposited on the semiconductor film 4 by applying a plasma process or the like. Examples of boron or group V materials include B 2 H 6 and PH 3 .

次に、スパッタリング法などにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ２を成膜する。この金属膜Ｍ２としては、半導体膜４との界面にジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成できる材料を適用する。   Next, a metal film M2 serving as a constituent portion of a pair of electrodes (source electrode 6 and drain electrode 7) functioning as a source electrode and a drain electrode is formed by a sputtering method or the like. As the metal film M2, a material capable of forming germanosilicide or a metal-Ge compound at the interface with the semiconductor film 4 is applied.

次に、ハーフ露光などを適用したホトリソグラフィ工程を適用して、前記金属膜をエッチングし、その後、アッシングなどによりチャネル部のレジストを除去し、その後、前記チャネル部における前記金属膜をエッチングして、ソース電極６及びドレイン電極７を形成する。さらに、バックチャネル部をプラズマ酸化による高抵抗化したり、ライトエッチングにより除去する。   Next, a photolithography process using half exposure is applied to etch the metal film, and then the channel portion resist is removed by ashing or the like, and then the metal film in the channel portion is etched. Then, the source electrode 6 and the drain electrode 7 are formed. Further, the resistance of the back channel is increased by plasma oxidation or removed by light etching.

次に、保護性絶縁膜８をプラズマＣＶＤなどで成膜する。保護性絶縁膜８としてＳｉＮやＳｉＯ２やそれらの積層などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。 Next, the protective insulating film 8 is formed by plasma CVD or the like. It can be applied such as SiN or SiO 2 or a stack thereof as a protective insulating film 8. These films are formed by the PECVD method or the like as described above. Thereafter, a photolithography process is applied to form a contact hole 9 and the like that enable electrical contact between the source electrode 6 and an external device.

ついで、窒素雰囲気中または真空中で熱処理を行う。これにより、ソース電極６及びドレイン電極７として機能する一対の電極の各々と半導体膜４との界面に、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ化合物層５ｂを形成することができる。この時、熱処理を加える温度は２００度以上、好ましくは２３０度以上で１０分以上加熱することが望ましい。   Next, heat treatment is performed in a nitrogen atmosphere or in a vacuum. Thus, the germanosilicide layer 5a or the metal-Ge compound layer 5b can be formed at the interface between each of the pair of electrodes functioning as the source electrode 6 and the drain electrode 7 and the semiconductor film 4. At this time, it is desirable that the heat treatment is performed at a temperature of 200 ° C. or higher, preferably 230 ° C. or higher for 10 minutes or longer.

また、この熱処理工程は、前述の保護性絶縁膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。   In addition, this heat treatment step can be replaced by the above-described protective insulating film formation step or a process to which heating in a later step is applied.

本実施例により作製した薄膜トランジスタＱでは、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを、半導体膜４とソース電極６及びドレイン電極７として機能する一対の電極（６，７）との間に形成することができる。また、ボロンあるいはＶ族の元素の半導体膜４への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタＱを形成できる。   In the thin film transistor Q manufactured according to this example, the germanosilicide layer 5a or the metal-Ge compound layer 5b is disposed between the semiconductor film 4 and the pair of electrodes (6, 7) functioning as the source electrode 6 and the drain electrode 7. Can be formed. Further, since diffusion of boron or a group V element into the semiconductor film 4 can proceed more efficiently than the silicide layer, a thin film transistor Q with good ohmic contact characteristics can be formed.

〔実施例７〕
ここで示す実施例の液晶表示装置は、前述の実施例１〜６で作製した薄膜トランジスタに、さらにスペーサを形成した後、対向基板を張り合わせ液晶を封入し完成する。本実施例の液晶表示装置の概略構成を図８に示す。なお、図８では、薄膜トランジスタの一例として図１の薄膜トランジスタＱを示している。 Example 7
The liquid crystal display device of the embodiment shown here is completed by forming a spacer on the thin film transistor manufactured in the above-described embodiments 1 to 6 and then bonding a counter substrate and enclosing the liquid crystal. FIG. 8 shows a schematic configuration of the liquid crystal display device of this example. Note that FIG. 8 shows the thin film transistor Q of FIG. 1 as an example of the thin film transistor.

本実施例の液晶表示装置の製造方法について以下に述べる。前述の実施例１〜６に記載の方法で画素電極まで形成した後、スペーサ１２を形成する。この形成方法としては、感光性樹脂を所定の厚さに塗布した後露光現像し形成する方法がある。ついで配向膜１３を形成する。ついで対向基板１４を張り合わせ、液晶１５を封入し液晶表示装置を完成する。   A method for manufacturing the liquid crystal display device of this embodiment will be described below. After the pixel electrode is formed by the method described in the first to sixth embodiments, the spacer 12 is formed. As this forming method, there is a method in which a photosensitive resin is applied to a predetermined thickness and then exposed and developed. Next, the alignment film 13 is formed. Next, the counter substrate 14 is bonded together, and the liquid crystal 15 is sealed to complete the liquid crystal display device.

本実施例の液晶表示装置において、画素電極１０と共に画素領域を構成し、画素電極１０に電気的に接続される薄膜トランジスタとして前述の実施例１〜４の薄膜トランジスタＱを使用することにより、薄膜トランジスタＱの電圧書込み特性が良好なため、色再現性などに優れた画像を表示することが可能となる。また、本実施例１〜６の薄膜トランジスタＱを液晶表示装置の周辺回路に適用することにより、高精細の表示装置を製造することが可能になる。   In the liquid crystal display device of this embodiment, the thin film transistor Q of the thin film transistor Q is formed by forming the pixel region together with the pixel electrode 10 and using the thin film transistor Q of the first to fourth embodiments as a thin film transistor electrically connected to the pixel electrode 10. Since the voltage writing characteristics are good, it is possible to display an image with excellent color reproducibility. Further, by applying the thin film transistor Q of the first to sixth embodiments to the peripheral circuit of the liquid crystal display device, a high-definition display device can be manufactured.

〔実施例８〕
ここで示す実施例の有機ＥＬ表示装置は前述の実施例１〜６で作製した薄膜トランジスタＱに、電荷輸送層、発光層、電荷輸送層を積層することにより形成する。本実施例の有機ＥＬ表示装置の概略構成を図９に示す。なお、図９では、薄膜トランジスタの一例として図１の薄膜トランジスタＱを示している。 Example 8
The organic EL display device of the example shown here is formed by laminating a charge transport layer, a light emitting layer, and a charge transport layer on the thin film transistor Q manufactured in the above-described Examples 1 to 6. FIG. 9 shows a schematic configuration of the organic EL display device of this example. Note that FIG. 9 illustrates the thin film transistor Q in FIG. 1 as an example of the thin film transistor.

本実施例の有機ＥＬ表示装置の製造方法について以下に述べる。   A method for manufacturing the organic EL display device of this example will be described below.

前述の実施例１〜６に記載の方法で保護性絶縁膜８まで形成した後、平坦化層１６を形成する。平坦化層１６は、感光性樹脂を塗布した後、露光現像によりコンタクトホール９を開けて形成する。ついで画素電極１０を前述の実施例１〜４と同様な方法で形成する。その後、この上に、有機ＥＬ発光素子の電荷輸送層１７、発光層１８、電荷輸送層１９を蒸着法により形成し、さらに上部電極２０（対向電極）として透明導電膜を蒸着及びスパッタリングで形成し、封止層２１としてＳｉＮ膜をＣａｔ−ＣＶＤを用いて形成し、有機ＥＬ表示装置を作製した。   After the protective insulating film 8 is formed by the method described in Examples 1 to 6, the planarizing layer 16 is formed. The planarizing layer 16 is formed by applying a photosensitive resin and then opening the contact holes 9 by exposure and development. Next, the pixel electrode 10 is formed by the same method as in the first to fourth embodiments. Thereafter, the charge transport layer 17, the light emitting layer 18, and the charge transport layer 19 of the organic EL light emitting element are formed thereon by vapor deposition, and a transparent conductive film is formed as the upper electrode 20 (counter electrode) by vapor deposition and sputtering. Then, a SiN film was formed as the sealing layer 21 using Cat-CVD, and an organic EL display device was manufactured.

本実施例の有機ＥＬ表示装置においては、有機ＥＬ発光素子及び画素電極１０と共に表示領域を構成し、画素電極１０に電気的接続される薄膜トランジスタとして前述の実施例１〜４の薄膜トランジスタＱを使用することにより、高輝度で薄膜トランジスタＱの安定性が良好なため長寿命の特性を示した。   In the organic EL display device according to the present embodiment, the display region is configured together with the organic EL light emitting element and the pixel electrode 10, and the thin film transistor Q according to the first to fourth embodiments is used as a thin film transistor electrically connected to the pixel electrode 10. As a result, the thin film transistor Q has high brightness and good stability, and thus has a long life characteristic.

ここで、本発明について更に説明する。   Here, the present invention will be further described.

本発明は、上記の目的を実現するために以下の構成有する。   The present invention has the following configuration to achieve the above object.

薄膜トランジスタＱの非単結晶の半導体膜４に、ＧｅあるいはＳｉ及びＧｅを含有する膜を適用する。また、一対の電極（ソース電極６，ドレイン電極７）としてジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成しやすい金属膜を適用する。この金属膜の候補としては、Ａｌ、Ａｇ、Ａｕ、Ｃｕ、Ｃｒ、Ｆｅ、Ｍｇ、Ｍｎ、Ｎｂ、Ｎｉやそれらの合金などを挙げることができる。また、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成しやすい金属元素を少なくとも１種類以上含有する合金を適用することも可能である。   A film containing Ge or Si and Ge is applied to the non-single-crystal semiconductor film 4 of the thin film transistor Q. Further, as the pair of electrodes (source electrode 6 and drain electrode 7), a metal film that can easily form the germanosilicide layer 5a or the metal-Ge compound layer 5b is applied. Examples of the metal film candidates include Al, Ag, Au, Cu, Cr, Fe, Mg, Mn, Nb, Ni, and alloys thereof. Moreover, it is also possible to apply an alloy containing at least one kind of metal element that easily forms germanosilicide or a metal-Ge compound.

本発明ではさらに、オーミックコンタクトを形成するためにボロンあるいはＶ族元素を導入する。この導入法として、前記一対の電極（ソース電極６，ドレイン電極７）にボロンあるいはＶ族の元素を添加する構成（前述の実施例１参照）や、半導体膜上にボロンあるいはＶ族の元素を付着してから前記ソース・ドレイン電極の金属膜を成膜する構成（前述の実施例３参照）、又は、ボロンあるいはＶ族を含有するＧｅあるいはＳｉ及びＧｅを含む非単結晶の半導体膜を成膜した後、ソース・ドレイン電極の金属膜を成膜する構成（前述の実施例５参照）などである。   In the present invention, boron or a group V element is further introduced to form an ohmic contact. As this introduction method, a structure in which boron or a group V element is added to the pair of electrodes (source electrode 6 and drain electrode 7) (see the above-described first embodiment), or boron or a group V element is added on the semiconductor film. A structure in which the metal film of the source / drain electrode is formed after adhering (see Example 3 above), or a non-single-crystal semiconductor film containing boron or V-containing Ge or Si and Ge is formed. After the film is formed, a metal film of a source / drain electrode is formed (see Example 5 described above).

上記のような構成でＧｅあるいはＳｉ及びＧｅを含む半導体膜にボロンあるいはＶ族の元素を導入し、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成しやすい金属膜を形成した後に熱処理する。この工程でジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成する。半導体膜４がＳｉのみの場合、前述の特許文献１に記載されているようにIII族あるいはＶ族元素の導入によりシリサイド化が抑制されていたが、本発明の構成のように半導体膜４としてＧｅあるいはＳｉ及びＧｅを含有する半導体膜を適用することにより、ボロンあるいはＶ族の元素を導入しても、ジャーマノシリサイド化や金属−Ｇｅ間化合物化を進行させることが可能である。また、このとき、ボロンあるいはＶ族元素を拡散することができ、オーミックなコンタクトが確保できる。   Boron or a group V element is introduced into the semiconductor film containing Ge or Si and Ge with the above structure, and a heat treatment is performed after forming a metal film that can easily form the germanosilicide layer 5a or the metal-Ge compound layer 5b. To do. In this step, the germano silicide layer 5a or the metal-Ge compound layer 5b is formed. In the case where the semiconductor film 4 is made of only Si, silicidation is suppressed by introducing a group III or group V element as described in the above-mentioned Patent Document 1, but the semiconductor film 4 is formed as in the configuration of the present invention. By applying Ge or a semiconductor film containing Si and Ge, germanosilicidation or metal-Ge compound formation can be advanced even if boron or a group V element is introduced. At this time, boron or a group V element can be diffused, and an ohmic contact can be secured.

上述のように、半導体膜４としてＧｅあるいはＳｉ及びＧｅを含有する膜を適用し、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成しやすい金属膜を一対の電極（ソース電極６，ドレイン電極７）に適用し、かつボロンあるいはＶ族の元素を導入することにより、コンタクト特性の良好なＴＦＴ（薄膜トランジスタ）を作製することが可能となる。   As described above, Ge or a film containing Si and Ge is applied as the semiconductor film 4, and a metal film that easily forms the germanosilicide layer 5a or the metal-Ge compound layer 5b is formed with a pair of electrodes (source electrode 6, By applying boron or a group V element to the drain electrode 7), a TFT (thin film transistor) with good contact characteristics can be produced.

さらに、ボロンあるいはＶ族を導入する際、一対の電極（ソース電極６，ドレイン電極７）の金属膜に含有する構成やボロンあるいはＶ族の元素を半導体膜上に付着する構成では、III族及びＶ族を含有する半導体膜を成膜した構成と比べて以下に述べる利点がある。   Furthermore, when introducing boron or group V, the structure contained in the metal film of the pair of electrodes (source electrode 6 and drain electrode 7) or the structure in which boron or group V elements are deposited on the semiconductor film, The following advantages are obtained as compared with the structure in which a semiconductor film containing a group V is formed.

工程が簡略なチャネルエッチ型の逆スタガＴＦＴに提供する際、III族及びＶ族を含有する半導体膜を成膜した場合、この膜をソース・ドレイン電極形成後にＴＦＴのチャネル部からエッチング除去する必要がある。このため、この部分のドライエッチ工程が必要となる。一方、本実施例１のように、一対の電極（ソース電極６，ドレイン電極７）の金属膜にボロンあるいはＶ族の元素を導入した場合、一対の電極（ソース電極６，ドレイン電極７）を形成した後にチャネル部をドライエッチしないでもボロンあるいはＶ族の元素が除去されている。したがって、このドライエッチ工程が不要になる。または、一対の電極（ソース電極６，ドレイン電極７）の形成工程までにボロンあるいはＶ族の元素が半導体膜４中に拡散したとしても拡散深さが小さいため、プラズマ酸化などによりこのバックチャネル部を高抵抗化したり、あるいは除去する場合にもドライエッチ時間を短縮できる。また、ボロンあるいはＶ族の元素を半導体膜上に付着する場合でも、同様に、一対の電極（ソース電極６，ドレイン電極７）形成時のウエットエッチングあるいはレジスト除去工程でチャネル部から除去することが可能である。また、ボロンあるいはＶ族元素が半導体膜中に拡散したとしても前述のようにプラズマ酸化による高抵抗化あるいはライトエッチングにより除去することが可能である。   When providing a channel etch type inverted staggered TFT with a simple process, if a semiconductor film containing a group III and group V is formed, it is necessary to etch this film from the TFT channel after forming the source / drain electrodes. There is. For this reason, the dry etching process of this part is needed. On the other hand, when boron or a group V element is introduced into the metal film of the pair of electrodes (source electrode 6, drain electrode 7) as in the first embodiment, the pair of electrodes (source electrode 6, drain electrode 7) Even after the formation, the boron or group V element is removed without dry etching the channel portion. Therefore, this dry etching process becomes unnecessary. Alternatively, even if boron or a group V element diffuses into the semiconductor film 4 until the step of forming a pair of electrodes (source electrode 6 and drain electrode 7), the diffusion depth is small. The dry etching time can be shortened even when the resistance is increased or removed. Further, even when boron or a group V element is deposited on the semiconductor film, it can be similarly removed from the channel portion by wet etching or resist removal process when forming a pair of electrodes (source electrode 6 and drain electrode 7). Is possible. Even if boron or a group V element diffuses into the semiconductor film, it can be removed by high resistance by plasma oxidation or light etching as described above.

また、この構成では、半導体膜４も薄くすることが可能となる。すなわち、チャネルエッチ構造のＴＦＴにIII族あるいはＶ族元素を含有する半導体膜を適用する場合、半導体膜とこの層のエッチングレートがほぼ同じであるため、この層のエッチング除去する際のマージンを確保するため半導体膜を厚くする必要がある。これに対し、本実施例のように、ボロンあるいはＶ族元素を一対の電極（ソース電極６，ドレイン電極７）の金属膜中に含有する構成や半導体膜４上に付着する構成では一対の電極（ソース電極６，ドレイン電極７）の形成後のチャネルエッチが不要あるいはプラズマ酸化又はライトエッチで済ますことが可能となる。このため、マージン量を減少することが可能となり、半導体膜４を薄くすることができる。   In this configuration, the semiconductor film 4 can also be thinned. That is, when a semiconductor film containing a group III or group V element is applied to a TFT having a channel etch structure, the etching rate of this layer is almost the same as that of the semiconductor film, so a margin for removing this layer by etching is secured. Therefore, it is necessary to increase the thickness of the semiconductor film. On the other hand, in the configuration in which boron or a group V element is contained in the metal film of the pair of electrodes (source electrode 6 and drain electrode 7) or the configuration in which the boron film or the group V element is deposited on the semiconductor film 4 as in this embodiment, the pair of electrodes is used. Channel etching after the formation of the (source electrode 6 and drain electrode 7) is unnecessary, or plasma oxidation or light etching can be performed. For this reason, the margin amount can be reduced, and the semiconductor film 4 can be thinned.

この構成により、半導体膜４の成膜の生産性を向上するのみでなく、逆スタガ構造におけるオン電流経路の半導体膜４横断抵抗を減少することができ、ＴＦＴ特性が向上する。また、光電流が減少しＴＦＴのオフ電流を低減できる。本発明における、半導体膜の膜厚は３０ｎｍ以上２００ｎｍ以下、好ましくは４０ｎｍ以上１００ｎｍ以下にすると良い。   With this configuration, not only the productivity of the formation of the semiconductor film 4 can be improved, but also the resistance across the semiconductor film 4 in the on-current path in the inverted stagger structure can be reduced, and the TFT characteristics are improved. Further, the photocurrent is reduced and the off-current of the TFT can be reduced. In the present invention, the thickness of the semiconductor film is 30 nm to 200 nm, preferably 40 nm to 100 nm.

本発明の別の形態として、ボロンあるいはＶ族元素及びＧｅあるいはＳｉ及びＧｅを含有する非単結晶の半導体膜４を適用する構成もある。この場合、背景技術で従来例として示したn+膜と比較し、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物化を進行できるため、コンタクト特性が良好になるとともに、この膜厚を薄くすることが可能になる。この膜厚としては３ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上１５ｎｍ以下に設定する。これにより、この層のエッチング時間が短くなる。このため半導体膜４を含めたエッチングのマージンが拡大する。このため、上述のように半導体膜４の膜厚を薄くすることが可能になる。また、この層の膜厚が薄くなることによりプラズマ酸化を適用する際の処理時間を短縮することも可能になり、半導体膜４の膜厚も薄くできる。   As another embodiment of the present invention, there is a configuration in which a non-single-crystal semiconductor film 4 containing boron or a group V element and Ge or Si and Ge is applied. In this case, compared to the n + film shown in the background art as a conventional example, germanosilicide or metal-Ge compound formation can proceed, so that contact characteristics are improved and the film thickness can be reduced. Become. The film thickness is set to 3 nm to 30 nm, preferably 5 nm to 15 nm. This shortens the etching time for this layer. For this reason, the etching margin including the semiconductor film 4 is expanded. For this reason, the film thickness of the semiconductor film 4 can be reduced as described above. In addition, by reducing the thickness of this layer, it is possible to shorten the processing time when applying plasma oxidation, and the thickness of the semiconductor film 4 can also be reduced.

Ｇｅを含有する半導体膜４の形成法としては、ＧｅＨ４などを原料ガスとしたＰＥＣＶＤ法や熱ＣＶＤ法、ＧｅＨ４とＦ２などを原料ガスとした反応性熱ＣＶＤ法、Ｇｅをターゲットとしたスパッタリング法などを挙げることができる。これらの原料ガスに水素や希ガスなどを加えることもできる。また、形成した膜をレーザアニールあるいは熱アニールにより結晶化しても良い。これらの方法によりＧｅを含有する非晶質、微結晶あるいは多結晶の半導体膜４を形成できる。 The method of forming the semiconductor film 4 containing Ge, GeH 4 PECVD method or a thermal CVD method as a raw material gas, etc., GeH 4 and F 2 reactive thermal CVD method using a raw material gas and the like, and a Ge target A sputtering method etc. can be mentioned. Hydrogen or a rare gas can be added to these source gases. Further, the formed film may be crystallized by laser annealing or thermal annealing. By these methods, an amorphous, microcrystalline, or polycrystalline semiconductor film 4 containing Ge can be formed.

Ｓｉ及びＧｅを含有する半導体膜４の形成法としては、ＳｉＨ４とＧｅＨ４などを原料ガスとしたＰＥＣＶＤ法やＳｉｎＨ２ｎ＋２とＧｅＨ４などを原料ガスとした熱ＣＶＤ法、ＳｉｎＨ２ｎ＋２とＧｅＦ４などを原料ガスとした反応性熱ＣＶＤ法、Ｓｉ及びＧｅをターゲットとしたスパッタリング法などを挙げることができる。これらの原料ガスに水素や希ガスなどを加えることもできる。また、形成した膜をレーザアニールあるいは熱アニールにより結晶化しても良い。これらの方法によりＳｉ及びＧｅを含有する非晶質、微結晶あるいは多結晶の半導体膜４を形成できる。この場合、Ｓｉを添加することによりギャップが大きくなり、ＴＦＴのオフ電流を低減することが可能である。 As a method for forming the semiconductor film 4 containing Si and Ge, a PECVD method using SiH 4 and GeH 4 or the like as a source gas, a thermal CVD method using Si n H 2n + 2 and GeH 4 or the like as a source gas, or Si n H 2n + 2 And reactive thermal CVD method using GeF 4 and the like as source gases, and sputtering method using Si and Ge as targets. Hydrogen or a rare gas can be added to these source gases. Further, the formed film may be crystallized by laser annealing or thermal annealing. By these methods, an amorphous, microcrystalline, or polycrystalline semiconductor film 4 containing Si and Ge can be formed. In this case, the gap is increased by adding Si, and the off-current of the TFT can be reduced.

ボロンを含有する半導体膜４の形成法の例としては、上記成膜時にＢ２Ｈ６などを添加する方法がある。スパッタリング法の場合、ターゲットに予めＢあるいはＡｓなどを添加する方法もある。一方、Ｖ族を含有する半導体膜４を形成する場合、上記成膜時にＰＨ３などを添加する方法がある。スパッタリング法の場合、ターゲットに予めＰあるいはＳｂなどを添加する方法もある。 As an example of a method for forming the semiconductor film 4 containing boron, there is a method in which B 2 H 6 or the like is added during the film formation. In the case of the sputtering method, there is a method in which B or As is previously added to the target. On the other hand, when forming a semiconductor film 4 containing group V, there is a method of adding and PH 3 during the film formation. In the case of the sputtering method, there is a method of adding P or Sb or the like to the target in advance.

また、一対の電極（ソース電極６，ドレイン電極７）の金属膜の形成法としてはスパッタリング法などを挙げることができる。この金属にボロン元素を添加する場合、ターゲットに予めＢ元素を添加する方法などがある。一方、Ｖ族元素を添加する場合、ターゲットに予めＰあるいはＳｂなどのＶ族元素を添加する方法がある。   Moreover, as a method for forming the metal film of the pair of electrodes (source electrode 6 and drain electrode 7), a sputtering method or the like can be given. When boron element is added to this metal, there is a method of adding B element to the target in advance. On the other hand, when adding a group V element, there is a method of adding a group V element such as P or Sb to the target in advance.

本発明のＴＦＴ（薄膜トランジスタＱ）を液晶表示装置に適用することにより、液晶に印加する電圧の制御が良好になり高画質を得ることができる。また、本発明のＴＦＴでは移動度特性も良好であるため周辺回路に適用することも可能である。このため、高精細な液晶表示装置を提供することが可能になる（実施例７参照）。また、移動度特性が良好なことから有機ＥＬ表示装置に適用することも可能である（実施例８参照）。   By applying the TFT (thin film transistor Q) of the present invention to a liquid crystal display device, the voltage applied to the liquid crystal is well controlled and high image quality can be obtained. In addition, since the TFT of the present invention has good mobility characteristics, it can be applied to a peripheral circuit. Therefore, it becomes possible to provide a high-definition liquid crystal display device (see Example 7). Further, since the mobility characteristic is good, it can be applied to an organic EL display device (see Example 8).

以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。   As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.

１…絶縁性基板
２…ゲート電極
３…ゲート絶縁膜
４…半導体膜
５ａ…ジャーマノシリサイド層
５ｂ…金属-Ｇｅ間化合物層
６…ソース電極
７…ドレイン電極
８…保護性絶縁膜
９…コンタクトホール
１０…画素電極
１１…半導体膜
１２…スペーサ
１３…配向膜
１４…対向基板
１５…液晶
１６…平坦化層
１７…電荷輸送層
１８…発光層
１９…電荷輸送層
２０…上部電極
２１…封止層
Ｍ１，Ｍ２…金属膜
Ｑ…薄膜トランジスタ DESCRIPTION OF SYMBOLS 1 ... Insulating substrate 2 ... Gate electrode 3 ... Gate insulating film 4 ... Semiconductor film 5a ... Germano silicide layer 5b ... Metal-Ge compound layer 6 ... Source electrode 7 ... Drain electrode 8 ... Protective insulating film 9 ... Contact hole DESCRIPTION OF SYMBOLS 10 ... Pixel electrode 11 ... Semiconductor film 12 ... Spacer 13 ... Orientation film 14 ... Opposite substrate 15 ... Liquid crystal 16 ... Flattening layer 17 ... Charge transport layer 18 ... Light emitting layer 19 ... Charge transport layer 20 ... Upper electrode 21 ... Sealing layer M1, M2 ... Metal film Q ... Thin film transistor

Claims (13)

基板上に形成されたゲート電極と、
前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体膜と、
少なくとも各々の一部が前記半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、
を具備する薄膜トランジスタであって、
前記半導体膜は、ＧｅあるいはＳｉ及びＧｅを含有し、
前記一対の電極の各々と前記半導体膜との間に、ボロンあるいはＶ族元素が存在し、かつジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されていることを特徴とする薄膜トランジスタ。 A gate electrode formed on the substrate;
A gate insulating film formed on the substrate so as to cover the gate electrode;
A semiconductor film formed on the gate insulating film;
A pair of electrodes each of which is formed on the semiconductor film and functions as a source electrode and a drain electrode;
A thin film transistor comprising:
The semiconductor film contains Ge or Si and Ge,
A thin film transistor characterized in that boron or a group V element is present between each of the pair of electrodes and the semiconductor film, and germanosilicide or a metal-Ge compound is formed. 基板上に形成されたゲート電極と、
前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１の半導体膜と、
前記第１の半導体膜上に形成され、ボロンあるいはＶ族元素及びＧｅあるいはＳｉ及びＧｅを含有する第２の半導体膜と、
少なくとも各々の一部が前記第２の半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、
を具備する薄膜トランジスタであって、
前記一対の電極の各々と前記第２の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されていることを特徴とする薄膜トランジスタ。 A gate electrode formed on the substrate;
A gate insulating film formed on the substrate so as to cover the gate electrode;
A first semiconductor film formed on the gate insulating film;
A second semiconductor film formed on the first semiconductor film and containing boron or a group V element and Ge or Si and Ge;
A pair of electrodes formed on the second semiconductor film at least partially and functioning as a source electrode and a drain electrode;
A thin film transistor comprising:
A thin film transistor, wherein a germano silicide or a metal-Ge compound is formed between each of the pair of electrodes and the second semiconductor film. 請求項１に記載のトランジスタにおいて、
前記半導体膜が前記ゲート電極を跨ぐように配置されていることを特徴とする薄膜トランジスタ。 The transistor of claim 1 , wherein
A thin film transistor, wherein the semiconductor film is disposed so as to straddle the gate electrode. 請求項１に記載のトランジスタにおいて、
前記半導体膜が平面的に見て前記ゲート電極上からはみださないように配置されていることを特徴とする薄膜トランジスタ。 The transistor of claim 1 , wherein
A thin film transistor, wherein the semiconductor film is arranged so as not to protrude from the gate electrode when viewed in plan. 請求項１に記載の薄膜トランジスタにおいて、
前記半導体膜の厚さが３０ｎｍ以上２００ｎｍ以下であることを特徴とする薄膜トランジスタ。 The thin film transistor according to claim 1 , wherein
A thin film transistor, wherein the semiconductor film has a thickness of 30 nm to 200 nm. 請求項２に記載の薄膜トランジスタにおいて、
前記第１の半導体膜の厚さが３０ｎｍ以上２００ｎｍ以下であることを特徴とする薄膜トランジスタ。 The thin film transistor according to claim 2 ,
A thin film transistor, wherein the first semiconductor film has a thickness of 30 nm to 200 nm. 請求項２に記載の薄膜トランジスタにおいて、
前記第２半導体膜の厚さが３ｎｍ以上３０ｎｍ以下であることを特徴とする薄膜トランジスタ。 The thin film transistor according to claim 2 ,
A thin film transistor, wherein the second semiconductor film has a thickness of 3 nm to 30 nm. 請求項１および請求項２のうち何れか１項に記載の薄膜トランジスタにおいて、
前記一対の電極の各々は、ＡｌあるいはＮｉを含有することを特徴とする薄膜トランジスタ。 The thin film transistor according to any one of claims 1 and 2 ,
Each of the pair of electrodes contains Al or Ni. （ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、ＧｅあるいはＳｉ及びＧｅを含有する半導体膜を形成する工程と、
（ｄ）ソース電極及びドレイン電極として機能する一対の電極であって、ボロンあるいはＶ族の元素を含有する金属を用いて、少なくとも各々の一部が前記半導体膜上に位置する一対の電極を形成する工程と、
（ｅ）前記（ｄ）工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間にジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。 (A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a semiconductor film containing Ge or Si and Ge on the gate insulating film;
(D) A pair of electrodes functioning as a source electrode and a drain electrode, and a pair of electrodes, at least part of each of which is located on the semiconductor film, is formed using a metal containing boron or a group V element. And a process of
(E) after the step (d), a step of forming a germanosilicide or a metal-Ge compound between each of the pair of electrodes and the semiconductor film by heat treatment;
A method for producing a thin film transistor, comprising: （ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、ＧｅあるいはＳｉ及びＧｅを含有する半導体膜を形成する工程と、
（ｄ）前記半導体膜の表面にボロンあるいはＶ族の元素を付着する工程と、
（ｅ）ソース電極及びドレイン電極として機能する一対の電極であって、すくなくとも各々の一部が前記半導体膜の前記ボロンあるいはＶ族の元素が付着した領域上に位置する一対の電極を形成する工程と、
（ｄ）前記（ｃ）工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。 (A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a semiconductor film containing Ge or Si and Ge on the gate insulating film;
(D) attaching boron or a group V element to the surface of the semiconductor film;
(E) A step of forming a pair of electrodes functioning as a source electrode and a drain electrode, at least a part of each of which is located on a region of the semiconductor film to which the boron or group V element is attached. When,
(D) after the step (c), a step of forming a germanosilicide or a metal-Ge compound between each of the pair of electrodes and the semiconductor film by heat treatment;
A method for producing a thin film transistor, comprising: （ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に第１の半導体膜を形成する工程と、
（ｄ）前記第１の半導体膜上に、ボロンあるいはＶ族の元素を含有し、ＧｅあるいはＳｉ及びＧｅを含有する第２の半導体膜を形成する工程と、
（ｅ）ソース電極及びドレイン電極として機能する一対の電極であって、少なくとも各々の一部が前記第２の半導体膜上に位置する一対の電極を形成する工程と、
（ｆ）前記（ｅ）工程の後、熱処理により、前記一対の電極の各々と前記第２の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。 (A) forming a gate electrode on the substrate;
(B) forming a gate insulating film on the substrate so as to cover the gate electrode;
(C) forming a first semiconductor film on the gate insulating film;
(D) forming a second semiconductor film containing boron or a group V element and containing Ge or Si and Ge on the first semiconductor film;
(E) forming a pair of electrodes functioning as a source electrode and a drain electrode, at least a part of each of which is positioned on the second semiconductor film;
(F) After the step (e), a step of forming germanosilicide or a metal-Ge compound between each of the pair of electrodes and the second semiconductor film by heat treatment;
A method for producing a thin film transistor, comprising: 請求項１および請求項２のうち何れか１項に記載の薄膜トランジスタを具備することを特徴とする液晶表示装置。 The liquid crystal display device characterized by having a thin film transistor according to any one of claims 1 and 2. 請求項１および請求項２のうち何れか１項に記載の薄膜トランジスタを具備することを特徴とする有機ＥＬ表示装置。 An organic EL display device comprising the thin film transistor according to any one of claims 1 and 2 .
JP2010045354A 2010-03-02 2010-03-02 THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE Active JP5580624B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010045354A JP5580624B2 (en) 2010-03-02 2010-03-02 THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010045354A JP5580624B2 (en) 2010-03-02 2010-03-02 THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE

Publications (2)

Publication Number Publication Date
JP2011181741A JP2011181741A (en) 2011-09-15
JP5580624B2 true JP5580624B2 (en) 2014-08-27

Family

ID=44692944

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010045354A Active JP5580624B2 (en) 2010-03-02 2010-03-02 THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE

Country Status (1)

Country Link
JP (1) JP5580624B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014041987A (en) * 2012-08-24 2014-03-06 Shimane Univ METHOD FOR FORMING n+ TYPE Ge SEMICONDUCTOR LAYER AND OHMIC CONTACT STRUCTURE
CN104766871B (en) * 2015-04-30 2018-09-14 南京中电熊猫液晶显示科技有限公司 A kind of thin-film transistor array base-plate and its manufacturing method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3325963B2 (en) * 1993-08-10 2002-09-17 株式会社東芝 Thin film transistor
JP2008053739A (en) * 1998-02-06 2008-03-06 Toshiba Corp Semiconductor device
JP3873158B2 (en) * 1998-06-11 2007-01-24 カシオ計算機株式会社 Display panel and manufacturing method thereof
JP2001343669A (en) * 2000-06-02 2001-12-14 Hitachi Ltd Liquid crystal display device
JP2002139745A (en) * 2001-07-27 2002-05-17 Hitachi Ltd Liquid crystal display device
JP4647889B2 (en) * 2003-04-25 2011-03-09 富士通セミコンダクター株式会社 Method for manufacturing field effect transistor having Schottky source / drain structure
JP5042077B2 (en) * 2007-04-06 2012-10-03 株式会社半導体エネルギー研究所 Display device

Also Published As

Publication number Publication date
JP2011181741A (en) 2011-09-15

Similar Documents

Publication Publication Date Title
KR101325053B1 (en) Thin film transistor substrate and manufacturing method thereof
US7428026B2 (en) Polycrystalline liquid crystal display device comprising a data line disposed between two separated portions of the gate line
US8766264B2 (en) Thin film transistor with concave region in the gate insulating layer thereof
US7309625B2 (en) Method for fabricating metal oxide semiconductor with lightly doped drain
WO2017070868A1 (en) Manufacturing method for n-type tft
CN108550590B (en) Active device substrate and method for fabricating the same
US6365444B2 (en) Process for forming polycrystalline thin film transistor liquid crystal display
JP5309387B2 (en) Semiconductor layer and semiconductor device and display device using the semiconductor layer
US7471350B2 (en) Array substrate for liquid crystal display and fabrication method thereof
WO2011141946A1 (en) Thin film transistor device and method for manufacturing same
US9252284B2 (en) Display substrate and method of manufacturing a display substrate
JP5352391B2 (en) Display device
JP5580624B2 (en) THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREOF, AND DISPLAY DEVICE
US6534350B2 (en) Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step
KR100946560B1 (en) Method of manufacturing thin film transistor
WO2012005030A1 (en) Thin film transistor, method for manufacturing same, and display device
US10249763B2 (en) Array substrate, and display device, and fabrication methods
KR20120067108A (en) Array substrate and method of fabricating the same
JP2013105873A (en) Thin-film transistor
KR20050031249A (en) Poly silicon thin film transistor and the fabrication method thereof
TWI651765B (en) Method for producing crystalline metal oxide layer, method for manufacturing active device substrate, and active device substrate
US20060292836A1 (en) Manufacturing method of polysilicon
TWI446458B (en) Thin film transistor and method for fabricating the same
WO2019010758A1 (en) Array substrate and manufacturing method therefor, and display panel
TW201312757A (en) Thin film transistor and method for manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130329

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20131023

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140320

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140401

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140529

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140617

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140711

R150 Certificate of patent or registration of utility model

Ref document number: 5580624

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350