JP2008140984A - Semiconductor device, method of manufacturing the same, and display device - Google Patents

Semiconductor device, method of manufacturing the same, and display device Download PDF

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JP2008140984A
JP2008140984A JP2006325734A JP2006325734A JP2008140984A JP 2008140984 A JP2008140984 A JP 2008140984A JP 2006325734 A JP2006325734 A JP 2006325734A JP 2006325734 A JP2006325734 A JP 2006325734A JP 2008140984 A JP2008140984 A JP 2008140984A
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Masao Moriguchi
Yuichi Saito
正生 守口
裕一 齊藤
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Sharp Corp
シャープ株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which has a firm bonding strength between a semiconductor layer and its lower layer and has excellent semiconductor characteristics. <P>SOLUTION: A semiconductor device 101 includes a gate electrode 2 formed on a glass substrate 1, a gate insulating layer 3 formed on the gate electrode 2, a crystallite silicon layer 4 formed on the gate insulating layer 3, an amorphous silicon layer 5 formed to cover an upper surface 11 of the crystallite silicon layer 4 and also to cover at least part of a side wall 12 of the crystallite silicon layer 4, source and drain electrodes 7 and 8 formed on the amorphous silicon layer 5. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体素子及び半導体素子の製造方法、並びに、回路基板、表示装置及び撮像装置等の電子装置に関する。 The present invention relates to a method of manufacturing a semiconductor device and a semiconductor device, as well as the circuit board, an electronic device such as a display device and an imaging apparatus. より詳しくは、薄膜トランジスタ等の半導体素子、アクティブマトリクス基板等の回路基板、フラットパネル型X線イメージセンサー装置等の撮像装置、画像入力装置等の電子装置、及び、液晶表示装置や有機エレクトロルミネセンス表示装置等の表示装置に関するものである。 More specifically, a semiconductor element such as a thin film transistor, a circuit board such as an active matrix substrate, a flat panel type X-ray image sensor device imaging apparatus such as an electronic device such as an image input device, and a liquid crystal display device or an organic electroluminescent display it relates a display device of the device.

従来、液晶表示装置等に用いるアクティブマトリクス基板のTFT(Thin Film Transistor)として、半導体層にアモルファスシリコンを用いたTFT(アモルファスシリコンTFT)や低温結晶化シリコンを用いたTFT(低温結晶化シリコンTFT)が用いられている。 Conventionally, the active matrix substrate used for a liquid crystal display device such as a TFT as (Thin Film Transistor), a TFT using amorphous silicon for semiconductor layers TFT using an amorphous silicon (TFT) and cold crystallization silicon (cold crystallization silicon TFT) It has been used.

低温結晶化シリコンTFTは、半導体層における電子及び正孔の移動度が高く、オン電流が大きいため、液晶表示装置等の画素容量を短いスイッチング時間で充電させることができるという利点を有し、さらにアクティブマトリクス基板内にドライバー等の周辺回路の一部または全体を作りこむ事ができるという利点も有している。 Cold crystallization silicon TFT has a high electron and hole mobility in the semiconductor layer, since the on current is large, has the advantage that it is possible to charge the pixel capacitor of a liquid crystal display device in a short switching time, further also has the advantage that it is possible to fabricate a part or the whole of the peripheral circuit such as a driver in the active matrix substrate.

しかし、低温結晶化シリコンTFTの作製工程には、レーザー結晶化工程、熱アニール工程、イオンドーピング工程などの複雑な工程が含まれることから、基板の単位面積あたりの製造コストが高くなるという問題がある。 However, the manufacturing process of cold crystallization silicon TFT, a laser crystallization step, a thermal annealing process, since to include complicated steps such as ion doping step, the cost of production per unit area of ​​the substrate is higher is there. よって、低温結晶化シリコンTFTは、主に中型及び小型の液晶パネルに対して用いられることが多い。 Therefore, low-temperature crystallization silicon TFT is mainly often used for medium and small liquid crystal panel.

一方、アモルファスシリコンTFTは、低温結晶化シリコンTFTに比べてオン電流が低いという欠点があるものの、アモルファスシリコン膜の形成が比較的容易であるため、大面積を必要とする装置のアクティブマトリクス基板に適している。 On the other hand, the amorphous silicon TFT, although there is a disadvantage that a low ON current than cold crystallization silicon TFT, since the formation of the amorphous silicon film is relatively easy, the active matrix substrate of the device that requires a large area Are suitable. したがって、液晶テレビのアクティブマトリクス基板の多くにアモルファスシリコンTFTが用いられている。 Thus, an amorphous silicon TFT is used in many of the active matrix substrate of a liquid crystal television.

近年、液晶テレビ等の液晶表示装置には、大型化の要求に加え、高画質化及び低消費電力化が強く求められている。 In recent years, the liquid crystal display device such as a liquid crystal television, in addition to the demand for large, high image quality and low power consumption has been strongly demanded. そのためには、液晶表示装置の様々な部位に対して改良がなされ、その一つとしてアクティブマトリックス基板のTFTの高性能化も必要となってきている。 For this purpose, the liquid crystal display improvements to various sites of the device is made, it has become necessary also the performance of the active matrix substrate TFT as one. しかしながら、アモルファスシリコンTFTでは高性能化が難しく、課題となっている。 However, the amorphous silicon TFT performance is difficult, has become a problem.

TFTの性能向上を目指して、以前より、TFTの半導体層の材料として、アモルファスシリコンや低温結晶化シリコン以外の材料を用いる試みがなされている。 Aiming to improve the performance of the TFT, than before, as the material of the semiconductor layer of the TFT, attempts to use amorphous silicon or low-temperature crystallized silicon material other than have been made. 特許文献1及び非特許文献1には、そのようなTFTの例として、微結晶シリコン(μc−Si)層を含む半導体層を備えたTFTが記載されている。 Patent Document 1 and Non-Patent Document 1, as an example of such a TFT, TFT having a semiconductor layer comprising a microcrystalline silicon (μc-Si) layer is described. また、特許文献2には、半導体材料に酸化亜鉛(ZnO x )を用いたTFTが記載されている。 Further, Patent Document 2, the TFT using a zinc oxide (ZnO x) is described in the semiconductor material.

微結晶シリコンは微結晶相を有するシリコンであり、微結晶シリコン膜は、一般に、プラズマCVD法などアモルファスシリコン膜の形成方法と同様の方法を用いて作製される。 Microcrystalline silicon is silicon having a fine crystalline phase, the microcrystalline silicon film are generally manufactured using the same method as the method for forming the amorphous silicon film such as a plasma CVD method. その原料ガスには、水素ガスで希釈したシランガスを用いるのが一般的である。 Its raw material gas, to use a silane gas diluted with hydrogen gas is generally used. 微結晶シリコンに含まれる結晶粒の粒径は数nmから数100nm程度と小さく、微結晶シリコンは結晶粒とアモルファスシリコンとの混合状態として形成されることが多い。 Crystal grains having a grain size in the microcrystalline silicon is as small as several 100nm approximately several nm, often microcrystalline silicon is formed as a mixture with crystal grains and amorphous silicon. また、低温結晶化シリコン膜を形成する場合、まずアモルファスシリコンを成膜し、その後レーザーや熱による結晶化が必要であるが、微結晶シリコンは、CVD装置等によって成膜が完了したときに、既に基本的な結晶粒を含んでいるという特徴がある。 Further, when the case of forming a low-temperature crystallizing silicon film, the amorphous silicon is deposited first, it is necessary then crystallized by laser or heat, microcrystalline silicon, which film has been completed by the CVD apparatus or the like, there are already characterized and contains the basic grain. したがって、成膜後に、レーザーや熱によるアニール処理を施して結晶粒を形成する工程を省くことも可能である。 Thus, after the deposition, it is also possible to omit the step of forming the crystal grains annealed by laser or heat. よって、微結晶シリコンTFTは、低温結晶化シリコンTFTを作成するために必要とされる工程数よりも少ない工程数で作成可能であり、アモルファスシリコンTFTと同程度の工程数とコストで作製され得る。 Therefore, the microcrystalline silicon TFT is possible to create a smaller number of steps than the number of steps needed to create a low-temperature crystallized silicon TFT, it may be made of amorphous silicon TFT about the same number of steps and cost .

特許文献1には、TFTの半導体層に微結晶シリコンを用いることにより、アモルファスシリコンTFTの1.5倍の大きなオン電流が得られたことが記載されている。 Patent Document 1, by using a microcrystalline silicon semiconductor layer of TFT, a large on-current 1.5 times the amorphous silicon TFT is described that were obtained. また、非特許文献1には、微結晶シリコン及びアモルファスシリコン層からなる半導体層を用いることにより、ON/OFF電流比が10 6 、移動度が約1cm 2 /Vs、閾値が約5VのTFTが得られたとされている。 Further, Non-Patent Document 1, by using a semiconductor layer made of microcrystalline silicon and amorphous silicon layers, ON / OFF current ratio of 10 6, the mobility of about 1 cm 2 / Vs, the TFT threshold of about 5V there is a resultant. この移動度は、アモルファスシリコンTFTと同等かそれ以上の値を示すものである。 This mobility shows the amorphous silicon TFT is equal to or more values. なお、非特許文献1に記載のTFTでは、微結晶シリコン層の上にアモルファスシリコン層が形成されているが、この構造はOFF電流を低減するために採用したとされている。 In the Non-Patent Document 1 TFT, but the amorphous silicon layer is formed over the microcrystalline silicon layer, this structure is that employed in order to reduce OFF current.

一方、特許文献2では、シリコンに代わる新たな材料として、酸化亜鉛(ZnO x )を半導体層に用いる試みがなされており、それによって、ON/OFF電流比が4.5×10 5 、移動度が150cm 2 /Vs、閾値が1.3VのTFTが得られたとされている。 On the other hand, in Patent Document 2, as a new material to replace silicon, attempts have been made to use a zinc oxide (ZnO x) in the semiconductor layer, whereby, ON / OFF current ratio is 4.5 × 10 5, the mobility There 150 cm 2 / Vs, which is the threshold was obtained 1.3V of the TFT. この移動度は、アモルファスシリコンTFTよりも遥かに高い移動度である。 This mobility is much higher mobility than an amorphous silicon TFT.
特開平6−196701号公報 JP-6-196701 discloses 特開2002−76356号公報 JP 2002-76356 JP

しかし、特許文献1や非特許文献1に示されるような微結晶シリコンを用いたTFTには、半導体層とその下地となるゲート絶縁層(窒化シリコン膜、酸化シリコン膜等)との間の付着力が充分に得られず、層剥離が発生するという問題があった。 However, with between the TFT using microcrystalline silicon as shown in Patent Document 1 and Non-Patent Document 1, the semiconductor layer and the gate insulating layer serving as an underlying (silicon nitride film, a silicon oxide film or the like) adhesive strength can not be obtained sufficiently, there is a problem that delamination occurs.

図21(a)に示すように、ガラス基板201上における微結晶シリコン層202の下部にはアモルファスシリコン主体の層であるインキュベーション層203が形成されやすく、このインキュベーション層203が層剥離を引き起こす原因になっているとも考えられる。 As shown in FIG. 21 (a), the lower portion of the microcrystalline silicon layer 202 on the glass substrate 201 is easily formed incubation layer 203 is a layer of amorphous silicon entities, causing the incubation layer 203 to cause delamination It is also believed to be. すなわち、インキュベーション層203の存在により膜厚方向に組成及び結晶含有率が変化し、それに起因して層に亀裂や剥離が発生しやすくなるものと考えられる。 That is, composition and crystal content is changed in the film thickness direction by the presence of the incubation layer 203, cracks or peeling is believed that tends to occur in the layer due to it. さらに、層自体の強度が弱く、結晶粒界204を境として亀裂が発生しやすいため、その亀裂が層剥離の原因になっているとも考えられる。 Moreover, weak strength of the layer itself, since a crack is likely to occur as a boundary grain boundaries 204, also considered that cracks are caused delamination.

このようなインキュベーション層203や結晶粒界204は、図21(b)に示すように、アモルファスシリコン層205においては殆ど発生することがない。 Such incubation layer 203 and the crystal grain boundaries 204, as shown in FIG. 21 (b), almost does not occur in the amorphous silicon layer 205. また図21(c)に示すように、低温多結晶化シリコン層206においては、ある程度の結晶粒界は発生するものの、インキュベーション層は発生しにくい。 Also as shown in FIG. 21 (c), in the low-temperature polycrystalline silicon layer 206, although some degree of grain boundaries occurs, the incubation layer is less likely to occur.

さらに、微結晶シリコンを用いたTFTには、結晶粒界に発生した亀裂を伝わって不純物が半導体層内に染み込み、これによってTFTの特性が劣化されるという問題があることもわかった。 Further, the TFT using microcrystalline silicon, impurities transmitted the grain boundaries Cracking soaks in the semiconductor layer, it was found that this way there is a problem that the characteristics of the TFT are degraded. 特に、半導体層の形成後、ソース金属膜等をエッチングするときにエッチャント中に溶け出した金属や、エッチャント自体に含まれる不純物の染み込みが特性劣化を引き起こす。 In particular, after formation of the semiconductor layer, a metal or which melts in the etchant when etching the source metal film or the like, permeation of impurities in the etchant itself causes characteristic degradation. ここで言う不純物には、酸素、炭素、金属イオンなどが含まれる。 The impurities here, oxygen, carbon, and the like metal ions. 一般的にシリコン膜中に取り込まれた不純物の含有量が1%以下であったとしてもTFTの特性を劣化させ得るため、結晶粒界における亀裂の発生は深刻な問題となる。 Since the content of the general impurities incorporated into the silicon film may degrade the characteristics of the TFT even when 1% or less, occurrence of cracks in the grain boundary becomes a serious problem.

また、特許文献2に示されるような酸化亜鉛を半導体層に用いたTFTの場合、酸化亜鉛が両性元素であり、酸にもアルカリにも溶解しやすいため、ソース金属膜等をエッチングするときのオーバーエッチングやエッチャントの染み込みにより、酸化亜鉛の一部が消失し、これによってTFTの特性が劣化するという問題もある。 Also, when the TFT using zinc oxide as described in Patent Document 2 in the semiconductor layer, the zinc oxide is an amphoteric element, and is easily dissolved in an alkali to acid, when etching the source metal film or the like the penetration of over-etching and an etchant, a portion of the zinc oxide disappeared, whereby there is a problem that characteristics of the TFT are deteriorated.

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、半導体層の膜剥、汚染、消失等が防止され、良好な半導体特性を維持することができる半導体素子を提供することにある。 The present invention has been made in view of the above problems, and an object, peeling of the semiconductor layer, contamination, loss or the like is prevented, to provide a semiconductor device capable of maintaining good semiconductor characteristics It lies in the fact.

本発明による半導体素子は、基板の上に形成されたゲート電極と、前記ゲート電極の上に形成された絶縁層と、前記絶縁層の上に形成された半導体層と、前記半導体層の上に形成されたソース電極及びドレイン電極と、を備え、前記半導体層は、第1半導体層と、前記第1半導体層の側壁部の少なくとも一部を覆うように形成された第2半導体層とを含む。 Semiconductor device according to the present invention includes a gate electrode formed on the substrate, an insulating layer formed on the gate electrode, a semiconductor layer formed on the insulating layer, on the semiconductor layer includes a source electrode and a drain electrode formed, wherein the semiconductor layer includes a first semiconductor layer, a second semiconductor layer formed to cover at least part of the side wall portion of said first semiconductor layer .

ある実施形態では、前記第2半導体層は、前記第1半導体層の上面を覆っている。 In some embodiments, the second semiconductor layer covers the upper surface of the first semiconductor layer.

ある実施形態では、前記第2半導体層は、前記第1半導体層の上面を覆い、前記絶縁層に接する部分を有している。 In some embodiments, the second semiconductor layer covers the upper surface of the first semiconductor layer has a portion in contact with the insulating layer.

ある実施形態では、前記第2半導体層は、前記第1半導体層よりも結晶粒界が少ない材料、あるいは結晶粒界が実質的に発生しない材料を主成分とする。 In some embodiments, the second semiconductor layer, the crystal grain boundary is less material than the first semiconductor layer, or the crystal grain boundaries mainly composed of substantially not generated material.

ある実施形態では、前記第1半導体層の主成分が微結晶シリコンである。 In some embodiments, the main component of the first semiconductor layer is a microcrystalline silicon.

ある実施形態では、前記第1半導体層の主成分が酸化亜鉛である。 In some embodiments, the main component of the first semiconductor layer is zinc oxide.

ある実施形態では、前記第2半導体層の主成分がアモルファスシリコンである。 In some embodiments, the main component of the second semiconductor layer is amorphous silicon.

ある実施形態では、前記第1半導体層の前記側壁部の全部が前記第2半導体層によって覆われている。 In some embodiments, all of the side wall portion of the first semiconductor layer is covered with the second semiconductor layer.

ある実施形態では、前記第1半導体層の前記側壁部の一部が前記第2半導体層によって覆われており、前記側壁部の他の部分が前記ソース電極及び前記ドレイン電極によって覆われている。 In certain embodiments, the portion of the side wall portion of the first semiconductor layer is covered by the second semiconductor layer, the other part of the side wall portion is covered with the source electrode and the drain electrode.

ある実施形態では、基板面に垂直な方向から見た場合、前記第1半導体層の周囲全てが前記第2半導体層の前記絶縁層に接する部分によって囲まれている。 In certain embodiments, when viewed from a direction perpendicular to the substrate surface, all around the first semiconductor layer is surrounded by a portion in contact with the insulating layer of the second semiconductor layer.

ある実施形態では、基板面に垂直な方向から見た場合、前記第1半導体層の周囲が前記第2半導体層の前記絶縁層に接する部分と前記ソース電極及び前記ドレイン電極の前記絶縁層に接する部分とによって囲まれている。 In certain embodiments, when viewed from a direction perpendicular to the substrate surface, the periphery of the first semiconductor layer is in contact with the insulating layer of the contact with the insulating layer portion and the source electrode and the drain electrode of the second semiconductor layer It has been surrounded by the part.

本発明による半導体素子の製造方法は、ゲート電極の上に絶縁層を形成する工程と、 The method of manufacturing a semiconductor device according to the present invention includes the steps of forming an insulating layer on the gate electrode,
前記絶縁層の上に第1半導体層を形成する工程と、前記第1半導体層の上に第2半導体層を形成する工程と、前記第2半導体層の上にフォトリソグラフィ法によってソース電極及びドレイン電極を形成する工程とを含み、前記第2半導体層を形成する工程において、前記第2半導体層は前記第1半導体層を覆うと共に、前記第1半導体層の側壁部の少なくとも一部を覆うように形成される。 Forming a first semiconductor layer on the insulating layer, wherein forming a second semiconductor layer on the first semiconductor layer, a source electrode and a drain by photolithography on the second semiconductor layer and forming an electrode, in the step of forming the second semiconductor layer, with said second semiconductor layer covering the first semiconductor layer, so as to cover at least a portion of the side wall portion of said first semiconductor layer It is formed on.

ある実施形態は、前記第2半導体層の上にn +型シリコン層を形成する工程と、前記n +型シリコン層にエッチング処理を施してコンタクト層を形成する工程とを含む。 Certain embodiments include a step of forming an n + -type silicon layer on the second semiconductor layer, and forming a contact layer by etching the n + -type silicon layer.

ある実施形態において、前記ソース電極及びドレイン電極を形成する工程は、レジスト膜を形成する工程を含み、前記コンタクト層は、前記レジスト膜を用いたパターニングによって形成される。 In certain embodiments, the step of forming the source electrode and the drain electrode includes a step of forming a resist film, wherein the contact layer is formed by patterning using the resist film.

ある実施形態は、前記コンタクト層を形成した後、剥離液を用いてレジスト膜を除去する工程を含む。 Some embodiments, after forming the contact layer, comprising the step of removing the resist film by using a stripping solution.

ある実施形態において、前記第1半導体層を形成する工程は、前記絶縁層の上に前記第1半導体層の材料からなる第1半導体材料膜を形成する工程と、前記第1半導体材料膜の上にフォトレジスト膜を形成する工程と、前記ゲート電極をマスクとして前記フォトレジスト膜を露光する工程とを含む。 In certain embodiments, the step of forming the first semiconductor layer includes forming a first semiconductor material film made of the material of the first semiconductor layer on the insulating layer, on the first semiconductor material layer to and forming a photoresist film, and exposing the photoresist film using the gate electrode as a mask.

ある実施形態では、前記第2半導体層は、前記第1半導体層よりも結晶粒界が少ない材料、あるいは結晶粒界が実質的に発生しない材料によって形成される。 In some embodiments, the second semiconductor layer, said first semiconductor layer crystal grain boundary is less material than, or crystal grain boundary is formed by a substantially no-generating material.

ある実施形態では、前記第1半導体層の主成分が微結晶シリコンである。 In some embodiments, the main component of the first semiconductor layer is a microcrystalline silicon.

ある実施形態では、前記第1半導体層の主成分が酸化亜鉛である。 In some embodiments, the main component of the first semiconductor layer is zinc oxide.

ある実施形態では、前記第2半導体層の主成分がアモルファスシリコンである。 In some embodiments, the main component of the second semiconductor layer is amorphous silicon.

本発明による表示装置は、上述した半導体素子を備えた表示装置である。 The display device according to the present invention is a display device including a semiconductor element described above.

なお、上述した本発明による半導体素子を有する回路基板も本願発明に含まれ、本発明による製造方法によって製造された半導体素子を有する回路基板も本願発明に含まれる。 The circuit board having the semiconductor device according to the present invention described above are also included in the present invention, the circuit board having the semiconductor device manufactured by the manufacturing method according to the present invention are also included in the present invention. また、そのような回路基板を有する表示装置及び撮像装置も本願発明に含まれる。 The display apparatus and an imaging apparatus having such a circuit board is also included in the present invention. また、本願発明の表示装置は、液晶表示装置又は有機エレクトロルミネセンス表示装置であり得る。 The display device of the present invention may be a liquid crystal display device or an organic electroluminescent display device.

本発明によれば、第1半導体層の上部に形成される第2半導体層が、第1半導体層の上面及び側壁部を覆うように形成されるため、第1半導体層への不純物の染み込みが防止される。 According to the present invention, the second semiconductor layer formed on the first semiconductor layer, to be formed so as to cover the upper surface and the side wall portion of the first semiconductor layer, penetration of impurities into the first semiconductor layer It is prevented. これにより、第1半導体層と絶縁層との間の膜剥がれを効果的に防止することができる。 Thus, it is possible to prevent the peeling layer between the first semiconductor layer and the insulating layer effectively. また、製造過程において第1半導体層が不純物によって汚染されることがなく、第1半導体層自身が消失することも防止されるので、品質の高い半導体素子を得ることができる。 Also, without first semiconductor layer in the manufacturing process it is contaminated by impurities, so is also prevented that the first semiconductor layer itself disappears, it is possible to obtain a high quality semiconductor device. さらに、第1半導体層と絶縁層との間の膜剥がれが効果的に防止される。 Further, peeling layer between the first semiconductor layer and the insulating layer is effectively prevented. 特に、第1半導体層のみならず第2半導体層も絶縁層に接して形成された場合においては、第1半導体層と絶縁層との間の膜剥がれがより効果的に防止される。 In particular, in the case where the second semiconductor layer not only the first semiconductor layer is also formed in contact with the insulating layer, peeling layer between the first semiconductor layer and the insulating layer can be prevented more effectively. また、本発明によれば、そのような半導体素子を低コストで製造できるという利点も得られる。 Further, according to the present invention, also the advantage that such a semiconductor device can be manufactured at low cost.

(実施形態1) (Embodiment 1)
以下、図面を参照しながら、本発明による実施形態の半導体素子について説明する。 Hereinafter, with reference to the accompanying drawings, a description will be given of a semiconductor device according to an embodiment of the present invention.

図1は、第1実施形態による半導体素子101の構成を模式的に表した図であり、図1(a)は半導体素子101の平面図を、図1(b)は図1(a)のA−A'断面における半導体素子101の構成を、図1(c)は図1(a)のB−B'断面における半導体素子101の構成をそれぞれ示している。 Figure 1 is a diagram schematically showing the configuration of a semiconductor device 101 according to the first embodiment, a plan view of FIG. 1 (a) is a semiconductor element 101, FIG. 1 (b) Figure 1 (a) 'the structure of the semiconductor device 101 in cross section, FIG. 1 (c) B-B in FIG. 1 (a)' a-a respectively show a structure of a semiconductor device 101 in cross-section.

本実施形態の半導体素子101はボトムゲート構造を有する逆スタガーチャネルエッチング型TFTであり、図に示すように、ガラス基板1と、ガラス基板1の上に形成されたゲート電極2と、ガラス基板1の上にゲート電極2を覆うように形成されたゲート絶縁層3と、ゲート絶縁層3の上に形成された微結晶シリコン層4(第1半導体層)と、微結晶シリコン層4の上面11及び側壁部(側面)12を覆うと共に、ゲート絶縁層3に接する部分を有するアモルファスシリコン層5(第2半導体層)と、アモルファスシリコン層5の上に形成されたソース電極7及びドレイン電極8と、を備えている。 The semiconductor device 101 of this embodiment is an inverted staggered channel etch type TFT having a bottom gate structure, as shown in FIG., A glass substrate 1, a gate electrode 2 formed on the glass substrate 1, a glass substrate 1 a gate insulating layer 3 formed to cover the gate electrode 2 on the, the microcrystalline silicon layer formed on the gate insulating layer 3 4 (first semiconductor layer), the upper surface 11 of the microcrystalline silicon layer 4 and it covers the side wall portion (side) 12, an amorphous silicon layer 5 having a portion in contact with the gate insulating layer 3 (second semiconductor layer), a source electrode 7 and drain electrode 8 formed on the amorphous silicon layer 5 , and a. アモルファスシリコン層5とソース電極7及びドレイン電極8との間には、コンタクト層6が形成されている。 Between the amorphous silicon layer 5 and the source electrode 7 and drain electrode 8, the contact layer 6 is formed.

ここで、微結晶シリコン層4及びアモルファスシリコン層5は、半導体素子101の半導体層9として機能する。 Here, the microcrystalline silicon layer 4 and the amorphous silicon layer 5 functions as a semiconductor layer 9 of the semiconductor device 101. このうち、ソース電極7とドレイン電極8との間に流れる電流は主に微結晶シリコン層4を経由して流れるため、本実施形態の半導体素子101は従来のアモルファスシリコンTFTに比べて高い移動度を有する。 Among them, to flow through the current mainly microcrystalline silicon layer 4 which flows between the source electrode 7 and the drain electrode 8, the semiconductor device 101 of this embodiment is higher than the conventional amorphous silicon TFT mobility having.

コンタクト層6は、この半導体層9とソース電極7及びドレイン電極8との間の電気的接続を良好にするために設けられており、本実施形態においてその材質にはn +型シリコンが採用されている。 Contact layer 6 is provided in order to improve the electrical connection between the semiconductor layer 9 and the source electrode 7 and drain electrode 8, the the material is employed n + -type silicon in this embodiment ing. なお、コンタクト層6は、多結晶シリコン、微結晶シリコン、或いはアモルファスシリコンの単層構造で形成してもよく、また、これらの材料を複数用いた積層構造として形成してもよい。 The contact layer 6, polycrystalline silicon, microcrystalline silicon, or may be formed in a single-layer structure of the amorphous silicon, or may be formed as a layered structure using a plurality of these materials.

本実施形態の半導体素子101では、図に示すように、微結晶シリコン層4の上面11と側壁部12がアモルファスシリコン層5に接して覆われている。 In the semiconductor device 101 of the present embodiment, as shown in FIG., The upper surface 11 and the side wall portion 12 of the microcrystalline silicon layer 4 is covered in contact with the amorphous silicon layer 5. この側壁部12は、微結晶シリコン層4がパターニングによって形成されるときにできたパターン端縁部(テーパー部)に相当する。 The side wall portion 12 corresponds to the pattern edge portions made when the microcrystalline silicon layer 4 is formed by patterning (tapered portion). また、アモルファスシリコン層5は微結晶シリコン層4の側壁部12を越えて形成された周辺領域13を有しており、この周辺領域13においてアモルファスシリコン層5はゲート絶縁層3と接している。 Further, the amorphous silicon layer 5 has a peripheral region 13 formed over a side wall 12 of the microcrystalline silicon layer 4, an amorphous silicon layer 5 is in contact with the gate insulating layer 3 in the peripheral region 13.

なお、本実施形態の半導体素子101においても、一般的なTFTと同様、ソース電極7及びドレイン電極8の上部に、ギャップ部15を覆うように保護膜が設けられ得る。 Also in the semiconductor device 101 of this embodiment, similar to a general TFT, the upper portion of the source electrode 7 and drain electrode 8 may protective film is provided to cover the gap portion 15. この保護膜は、窒化シリコン等の無機材料による膜、あるいはアクリル樹脂等の有機膜であってもよく、これらの積層物であってもよい。 The protective film, film of an inorganic material such as silicon nitride, or may be an organic film such as an acrylic resin, may be laminates thereof. 本実施形態及び以下に述べる実施形態には、そのような保護膜を有していない半導体素子を例として用いているが、保護膜を設けた半導体素子も本発明の半導体素子に含まれる。 The present embodiment and embodiments described below, although a semiconductor device that does not have such a protective film as an example, a semiconductor device having the protective film is also included in the semiconductor device of the present invention.

また、本実施形態及び以下に述べる実施形態では、微結晶シリコン層(第1半導体層)及びその上面あるいは側壁部がアモルファスシリコン層(第2半導体層)に接して覆われるものとして説明しているが、微結晶シリコン層とアモルファスシリコン層とは必ずしも接している必要はなく、両層の間に他の層が形成されていてもよい。 Further, in the present embodiment and embodiments described below, has been described as a microcrystalline silicon layer (first semiconductor layer) and the upper surface or the side wall is covered in contact with the amorphous silicon layer (second semiconductor layer) but the microcrystalline silicon layer and the amorphous silicon layer not necessarily need to be in contact, or may be another layer is formed between the two layers. そのような形態の半導体素子も本願発明の半導体素子に含まれる。 The semiconductor device of such forms are also included in the semiconductor device of the present invention.

また、本実施形態のゲート絶縁層3には、ゲート電極2に所定の電圧等の電気信号を入力するための開口部を設けていないが、フォトリソグラフィ等の手法によってそのような開口部を設けた半導体素子も本発明の半導体素子に含まれる。 Further, the gate insulating layer 3 of the present embodiment is not provided with opening for the gate electrode 2 and inputs the electric signal such as a predetermined voltage, provided such openings by a technique such as photolithography the semiconductor element is also included in the semiconductor device of the present invention. ゲート電極2、ソース電極7及びドレイン電極8は、開口部や配線によって適切に接続され、外部から電気信号を入力できるようにして良い。 A gate electrode 2, the source electrode 7 and drain electrode 8 are suitably connected by the opening and the wiring, it may be able to enter the electrical signal from the outside.

次に、図2〜6を用いて本実施形態による半導体素子101の製造方法を説明する。 Next, a method of manufacturing the semiconductor device 101 will be described according to the present embodiment with reference to Figures 2-6.

図2に示すように、半導体素子101の製造方法は、ゲート電極形成工程21、ゲート絶縁層・半導体層形成工程22、ソース・ドレイン電極形成工程23、及びチャネルエッチング工程24を含む。 As shown in FIG. 2, a method of manufacturing a semiconductor device 101 includes a gate electrode formation step 21, a gate insulating layer, the semiconductor layer formation step 22, the source and drain electrode formation step 23, and the channel etching process 24. 以下、工程毎に詳しく説明する。 It will be described below in detail for each step.

(1)ゲート電極形成工程21 (1) step of forming a gate electrode 21
図3は、ゲート電極形成工程21が完了した状態を表した図である。 Figure 3 is a diagram showing a state in which the gate electrode formation step 21 has been completed. 図3(a)はこの状態での平面図を示しており、図3(b)は図3(a)のA−A'断面における層構成を、また図3(c)は図3(a)のB−B'断面における層構成をそれぞれ表している。 Figure 3 (a) shows a plan view of this state, and FIG. 3 (b) also a layer structure, in A-A 'cross section of the FIG. 3 (a) FIG. 3 (c) FIG. 3 (a represent respectively a layer structure in cross section B-B ') of.

ゲート電極形成工程21では、まず、ガラス基板1の上にアルゴン(Ar)ガスを用いたスパッタ法により、基板温度200〜300°Cで、モリブデン(Mo)、アルミニウム(Al)、及びモリブデンが、それぞれ0.1μm、0.3μm、及び0.1μmの厚さで成膜され、これらの金属積層膜からなるゲート金属膜を形成した。 In the gate electrode formation step 21, first, by a sputtering method using argon (Ar) gas on a glass substrate 1, at a substrate temperature of 200 to 300 [° C, molybdenum (Mo), aluminum (Al), and molybdenum, each 0.1 [mu] m, is deposited by 0.3 [mu] m, and 0.1 [mu] m thick, to form a gate metal film made of these metal laminated film.

続いて、ゲート金属膜の上にフォトレジスト材料によるレジストパターン膜を形成し、このレジストパターン膜をマスクとしてパターニングを行う、いわゆるフォトリソグラフィ工程を行って、ゲート電極2を形成した。 Subsequently, a resist pattern film was formed by a photoresist material on the metal gate layer is patterned using the resist pattern film as a mask, by performing a so-called photolithography step to form the gate electrode 2. このとき、ゲート金属膜のエッチングにはウェットエッチング法を用いた。 At this time, we are using the wet etching method for etching the gate metal film. エッチャントとしては、10〜80重量%の燐酸、1〜10重量%の硝酸、1〜10重量%の酢酸、及び残部水からなる溶液を用いた。 As an etchant, a 10 to 80 wt% phosphoric acid, 1 to 10 wt% of nitric acid, with a solution consisting of 1 to 10 wt% of acetic acid, and balance water. エッチング終了後、レジストパターン膜は有機アルカリを含む剥離液を用いて剥離除去した。 After the etching, the resist pattern film was peeled off using a peeling solution containing an organic alkali.

ゲート電極2を構成する金属は上記の金属に限定されることはなく、例えば、インジウム錫酸化物(ITO)や、タングステン(W)、銅(Cu)、クロム(Cr)、タンタル(Ta)、モリブデン(Mo)、チタン(Ti)等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料を用いて単層に形成してもよく、また、これらの材料を複数組み合わせた積層構造に形成してもよい。 The metal constituting the gate electrode 2 is not limited to the above metals, such as indium tin oxide (ITO) or tungsten (W), copper (Cu), chromium (Cr), tantalum (Ta), molybdenum (Mo), a single metal such as titanium (Ti) or nitrogen to, oxygen or other metal may be a single layer with was contained material, and also plural combinations of these materials and it may be formed in a laminated structure. すなわち、ゲート電極2は、チタンとアルミニウムによるTi/Al/Ti積層膜であってよく、チタンと銅によるTi/Cu/Ti積層膜、あるいは銅とモリブデンによるMo/Cu/Mo積層膜であってもよい。 That is, the gate electrode 2 may be a Ti / Al / Ti multilayer film by titanium and aluminum, a Mo / Cu / Mo multilayer film Ti / Cu / Ti layered film or with copper and molybdenum, by titanium and copper it may be.

ゲート金属膜の成膜方法には、スパッタ法の他、蒸着法等を用いることもできる。 The method of forming the gate metal layer, in addition to sputtering, it is also possible to use an evaporation method, or the like. ゲート金属膜の膜厚も特に上記のものに限定される必要はない。 The film thickness of the gate metal layer need not be particularly limited to the above also. また、ゲート金属膜のエッチング方法も特に上記のものに限定されず、塩素(Cl 2 )ガス及び三塩化ホウ素(BCl 3 )ガス、CF4(四フッ化炭素)ガス等を組み合わせたドライエッチング法等を用いることもできる。 The etching process of the gate metal film is not particularly limited to the above, chlorine (Cl 2) gas and boron trichloride (BCl 3) gas, CF4 (carbon tetrafluoride) dry etching method that combines gas, etc. It can also be used.

(2)ゲート絶縁層・半導体層形成工程22 (2) the gate insulating layer, the semiconductor layer formation step 22
図4は、ゲート絶縁層・半導体層形成工程22において微結晶シリコン層4が形成された状態を表した図である。 Figure 4 is a diagram showing a state in which the microcrystalline silicon layer 4 is formed in the gate insulating layer, the semiconductor layer formation step 22. 図4(a)はこの状態での平面図であり、図4(b)は図4(a)のA−A'断面における層構成を、また図4(c)は図4(a)のB−B'断面における層構成をそれぞれ表している。 Figure 4 (a) is a plan view of this state, and FIG. 4 (b) also a layer structure, in A-A 'cross section of the FIG. 4 (a) and FIG. 4 (c) of FIG. 4 (a) represent respectively a layer structure in cross section B-B '.

この工程では、まず、前工程であるゲート電極形成工程21を経た基板に、まず、プラズマ化学的気相成長(PECVD)法により、窒化シリコン(SiN x )からなるゲート絶縁層3を成膜した。 In this step, first, the substrate after the step of forming a gate electrode 21 is pre-step, first, by a plasma chemical vapor deposition (PECVD), it was formed a gate insulating layer 3 made of silicon nitride (SiN x) . ここで、ゲート絶縁層3の膜厚は0.4μmとした。 Here, the film thickness of the gate insulating layer 3 was 0.4 .mu.m. 成膜は、成膜装置における平行平板型(容量結合型)の電極構造をもつ成膜チャンバーを用いて、基板温度300°C、圧力50〜300Pa、電力密度10〜20mW/cm 2の条件下で行った。 Deposition, using the deposition chamber having an electrode structure of a parallel plate type (capacitively coupled) in the film forming apparatus, a substrate temperature of 300 ° C, pressure 50~300Pa, under the conditions of the power density 10~20mW / cm 2 It was carried out in. 成膜用のガスにはシラン(SiH 4 )、アンモニア(NH 3 )、及び窒素(N 2 )の混合ガスを用いた。 The film forming gas silane (SiH 4), ammonia (NH 3), and using a mixture gas of nitrogen (N 2).

続いて、同一成膜装置の別成膜チャンバーを用いて、微結晶シリコン膜(第1半導体材料膜)を成膜した。 Then, using a separate deposition chamber of the same deposition apparatus, the microcrystalline silicon film (first semiconductor material film) was formed. このときの微結晶シリコン膜の膜厚は0.05μmとした。 The thickness of the microcrystalline silicon film at this time was set to 0.05μm. より詳細には、平行平板型(容量結合型)の電極構造をもつ成膜チャンバーを用いて、基板温度300°C、圧力50〜300Pa、電力密度5〜15mW/cm 2という条件で、成膜用のガスとしてシラン(SiH 4 )、水素(H 2 )を用いて成膜を行った。 More particularly, using a film forming chamber having an electrode structure of a parallel plate type (capacitively coupled), a substrate temperature of 300 ° C, pressure 50~300Pa, on condition that a power density 5~15mW / cm 2, the film formation silane as gas use (SiH 4), the film formation was carried out using hydrogen (H 2). シランと水素の流量比は1:50〜1:100とし、水素希釈条件下で成膜した。 Flow ratio of silane and hydrogen is 1: 50-1: 100 and was deposited by hydrogen dilution conditions.

続いて、フォトリソグラフィによりパターニングを行って、微結晶シリコン膜による微結晶シリコン層4を得た。 Subsequently, by patterning by photolithography, to obtain a microcrystalline silicon layer 4 due to the microcrystalline silicon film. このときのエッチング方法には、塩素(Cl 2 )ガスを用いたドライエッチング法を採用した。 The etching method at this time, adopted a dry etching method using chlorine (Cl 2) gas. その後、レジストパターン膜を、有機アルカリを含む剥離液を用いて剥離除去した。 Thereafter, the resist pattern film was peeled off using a peeling solution containing an organic alkali.

図5は、ゲート絶縁層・半導体層形成工程22において、微結晶シリコン層4が形成された後、n +型シリコン層31が形成された状態を表した図である。 Figure 5 is the gate insulating layer, the semiconductor layer forming step 22, after the microcrystalline silicon layer 4 is formed, is a diagram showing a state in which the n + -type silicon layer 31 is formed. 図5(a)はこの状態を表した平面図であり、図5(b)は図5(a)のA−A'断面における層構成を、また図5(c)は図5(a)のB−B'断面における層構成をそれぞれ表している。 5 (a) is a plan view showing the state, Fig. 5 (b) 5 a layer structure of A-A 'cross section of the (a), and FIG. 5 (c) FIGS. 5 (a) represent respectively a layer structure in the cross section B-B '.

まず先の工程と同様のPECVD法により、基板上にアモルファスシリコン膜(第2半導体材料膜)とn +型シリコン膜を連続成膜した。 First by the previous step and similar PECVD method, an amorphous silicon film (second semiconductor material film) and n + -type silicon film was continuously deposited on a substrate. 成膜は、平行平板型(容量結合型)の電極構造をもつ成膜チャンバーを用いて、基板温度300°C、圧力50〜300Pa、電力密度10〜20mW/cm 2の条件下で行った。 Deposition, using the deposition chamber having an electrode structure of a parallel plate type (capacitively coupled), was performed a substrate temperature of 300 ° C, pressure 50~300Pa, under the conditions of the power density 10~20mW / cm 2. アモルファスシリコン膜の成膜にはシラン(SiH 4 )と水素(H 2 )との混合ガスを、またn +型シリコン膜の成膜にはシラン(SiH 4 )と水素(H 2 )とホスフィン(PH 3 )との混合ガスをそれぞれ用いた。 Silane to the deposition of the amorphous silicon film (SiH 4) and hydrogen mixed gas of (H 2), also a silane to the deposition of the n + -type silicon film (SiH 4) and hydrogen (H 2) phosphine ( PH 3) gas mixture of were used, respectively. 膜厚は、それぞれ0.03μmおよび0.05μmとしたが、膜厚はこの厚さに限定されなくてもよい。 The film thickness is set to 0.03μm and 0.05μm, respectively, the film thickness may not be limited to this thickness.

続いてフォトリソグラフィによりパターニングを行い、それぞれの膜からアモルファスシリコン層5と、n +型シリコン層31を得た。 Then patterning is performed by photolithography, from each film and the amorphous silicon layer 5, to obtain a n + -type silicon layer 31. このときのエッチング方法には、塩素(Cl 2 )ガスを用いたドライエッチング法を採用した。 The etching method at this time, adopted a dry etching method using chlorine (Cl 2) gas. その後、レジストパターン膜を、有機アルカリを含む剥離液を用いて剥離除去した。 Thereafter, the resist pattern film was peeled off using a peeling solution containing an organic alkali.

このゲート絶縁層・半導体層形成工程22が完了した状態においては、平面図で見た場合、微結晶シリコン層4がアモルファスシリコン層5よりも内側にあり、微結晶シリコン層4の側壁部12はアモルファスシリコン層5に接して覆われている。 In a state in which the gate insulating layer, the semiconductor layer formation step 22 has been completed, when viewed in plan view, the microcrystalline silicon layer 4 is located inside the amorphous silicon layer 5, the side wall portion 12 of the microcrystalline silicon layer 4 is It is covered by the contact amorphous silicon layer 5. また、アモルファスシリコン層5の上層にはn +型シリコン層31が形成されているので、微結晶シリコン層はアモルファスシリコン層5とn +型シリコン層31とによって2重に覆われていることになる。 Further, since the upper layer of the amorphous silicon layer 5 n + -type silicon layer 31 is formed, the microcrystalline silicon layer that is covered doubly by the amorphous silicon layer 5 and the n + -type silicon layer 31 Become. 従って、これ以降の工程において、微結晶シリコン層4の表面及び側壁部12は露出することなくアモルファスシリコン層5によって保護される。 Accordingly, in the subsequent step, the surface and the side wall 12 of the microcrystalline silicon layer 4 is protected by the amorphous silicon layer 5 without being exposed. アモルファスシリコンは緻密な膜を形成するため、エッチャント、剥離液等が微結晶シリコン層4まで染み込むことがない。 Since amorphous silicon to form a dense film, etchant, peeling solution or the like is not soak it until the microcrystalline silicon layer 4.

また、たとえ微結晶シリコン層4のゲート絶縁層3に対する付着力が低かったとしても、ゲート絶縁層3に対する付着力が強いアモルファスシリコン層5が、その周辺領域13(微結晶シリコン層4の外部周辺)においてゲート絶縁層3に付着しているため、微結晶シリコン層4の剥離が防止される。 Further, even if the adhesion is low with respect to the gate insulating layer 3 of the microcrystalline silicon layer 4, the adhesive force with respect to the gate insulating layer 3 is stronger amorphous silicon layer 5, the external periphery of the peripheral region 13 (the microcrystalline silicon layer 4 since attached to the gate insulating layer 3 in), peeling of the microcrystalline silicon layer 4 can be prevented.

(3)ソース・ドレイン電極形成工程23 (3) the source and drain electrode formation step 23
図6は、ソース・ドレイン電極形成工程23が完了した状態を表した図である。 Figure 6 is a diagram showing a state in which the source and drain electrode formation step 23 has been completed. 図6(a)はこの状態を表した平面図であり、図6(b)は図6(a)のA−A'断面における層構成を、また図6(c)は図6(a)のB−B'断面における層構成をそれぞれ表している。 6 (a) is a plan view showing the state, Fig. 6 (b) A-A 'of the layer structure in cross-section, and FIG. 6 in FIGS. 6 (a) (c) is FIGS. 6 (a) represent respectively a layer structure in the cross section B-B '.

この工程では、まず、ゲート絶縁層・半導体層形成工程22を経た基板上に、アルゴン(Ar)ガスを用いたスパッタ法により、基板温度200〜300°Cで、モリブデン(Mo)、アルミニウム(Al)、モリブデンをそれぞれ0.1μm、0.3μm、0.1μmの膜厚に成膜してソース・ドレイン金属膜を形成した。 In this step, first, on the substrate after the gate insulating layer, the semiconductor layer formation step 22, by a sputtering method using argon (Ar) gas at a substrate temperature of 200 to 300 [° C, molybdenum (Mo), aluminum (Al ) to form a source-drain metal film is deposited molybdenum 0.1 [mu] m, respectively, 0.3 [mu] m, the film thickness of 0.1 [mu] m.

続いて、フォトリソグラフィによってソース・ドレイン金属膜をパターニングして、ソース電極7及びドレイン電極8を得た。 Subsequently, by patterning the source-drain metal layer by photolithography to obtain a source electrode 7 and drain electrode 8. このとき、ソース・ドレイン金属膜のエッチングにはウェットエッチング法を用いた。 At this time, we are using the wet etching method for etching the source-drain metal film. エッチャントには、10〜80重量%の燐酸、1〜10重量%の硝酸、1〜10重量%の酢酸、及び残部水からなる溶液を用いた。 The etchant of 10 to 80 wt% phosphoric acid, 1 to 10 wt% of nitric acid, with a solution consisting of 1 to 10 wt% of acetic acid, and balance water. なお、ソース電極7及びドレイン電極8上のレジストパターン膜32は、エッチング終了後も除去することなく次工程まで残した。 The resist pattern film 32 on the source electrode 7 and drain electrode 8, leaving the next step without also after etching is removed.

なお、ソース電極7及びドレイン電極8を構成する金属は特に上記のものに限定される必要はなく、例えば、インジウム錫酸化物(ITO)や、タングステン(W)、銅(Cu)、クロム(Cr)、タンタル(Ta)、モリブデン(Mo)、チタン(Ti)等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料によって単層に形成してもよく、これらの金属材料を複数組み合わせた積層構造としてもよい。 The metal constituting the source electrode 7 and drain electrode 8 need not be particularly limited to the above, for example, indium tin oxide (ITO) or tungsten (W), copper (Cu), chromium (Cr ), tantalum (Ta), molybdenum (Mo), a single metal such as titanium (Ti) or nitrogen to, oxygen or a material which contains other metals may be formed on a single layer, these metals material or a stacked structure in which a combination of a plurality of. すなわち、ゲート電極2は、チタンとアルミニウムによるTi/Al/Ti積層膜であってよく、チタンと銅によるTi/Cu/Ti積層膜、あるいは銅とモリブデンによるMo/Cu/Mo積層膜であってもよい。 That is, the gate electrode 2 may be a Ti / Al / Ti multilayer film by titanium and aluminum, a Mo / Cu / Mo multilayer film Ti / Cu / Ti layered film or with copper and molybdenum, by titanium and copper it may be.

また、ソース・ドレイン金属膜の成膜方法も上記のものに限定される必要はなく、スパッタ法の他、蒸着法等を用いることもできる。 The method of forming the source-drain metal film also need not be limited to those described above, other sputtering, it is also possible to use an evaporation method, or the like. ソース・ドレイン金属膜の膜厚も特に上記のものに限定される必要はない。 The film thickness of the source-drain metal layer need not be particularly limited to the above also.

(4)チャネルエッチング工程24 (4) channels etching process 24
この工程では、n +型シリコン層31のうち、ソース電極7及びドレイン電極8に覆われていない部分に対してエッチング処理を施すことによりコンタクト層6を形成した。 In this process, among the n + -type silicon layer 31, to form a contact layer 6 by an etching process is performed to the portion which is not covered with the source electrode 7 and drain electrode 8. 続いてレジストパターン膜32を除去して、図1(a)〜(c)に示す半導体素子101を得た。 Then the resist pattern film 32 is removed, to obtain a semiconductor device 101 shown in FIG. 1 (a) ~ (c).

+型シリコン層31のエッチングには、塩素(Cl 2 )ガスを用いたドライエッチング法を用いた。 the etching of the n + -type silicon layer 31, using a dry etching method using chlorine (Cl 2) gas. レジストパターン膜32は、エッチング終了後に有機アルカリを含む剥離液を用いて剥離除去した。 Resist pattern film 32 was peeled off by using a peeling solution containing an organic alkali after completion of the etching.

上述の工程において、ソース電極7及びドレイン電極8の形成にはウェットエッチングを用いている。 In the above process, and wet etching to form the source electrode 7 and drain electrode 8. ウェットエッチングを行う場合、ソース・ドレイン金属膜の膜厚が基板面内で部分的に異なる、あるいはエッチングレートが部分的に異なる等の理由により、残膜を完全に除去するためにオーバーエッチングを行うことが多い。 Case of wet etching, the film thickness of the source-drain metal film is partially different in the substrate surface, or because, for example etching rate partially different, overetching to completely remove the remaining film in many cases. オーバーエッチング段階では、ソース電極7及びドレイン電極8は、そのパターニングがほぼ完了しており、ほぼ図6(a)〜(c)に示した状態で、エッチャントに浸漬される。 The over-etching step, the source electrode 7 and drain electrode 8 is completed the patterning almost in the state shown generally in FIG. 6 (a) ~ (c), is immersed in an etchant.

このとき、本実施形態の構造によれば、微結晶シリコン層4の上面11及び側壁部12がアモルファスシリコン層5によって接して覆われているため、基板をエッチャントに浸漬させたとしても微結晶シリコン層4がエッチャントに触れることがない。 In this case, according to the structure of this embodiment, since the upper surface 11 and the side wall portion 12 of the microcrystalline silicon layer 4 is covered in contact with the amorphous silicon layer 5, also microcrystalline silicon as was dipping the substrate in an etchant there is no possibility that the layer 4 is exposed to the etchant. さらに側壁部12の表面から結晶粒界を伝わってエッチャントが微結晶シリコン中に染み込むことがない。 It does not soak in the microcrystalline silicon etchant further transmitted grain boundaries from the surface of the side wall portion 12. したがって、微結晶シリコン層4に対するエッチャントの接触が防止され、それに起因する微結晶シリコン層4の膜剥がれや汚染が防止される。 Therefore, the contact of the etchant is prevented for the microcrystalline silicon layer 4, film peeling and contamination of the microcrystalline silicon layer 4 is prevented due to it.

また、本実施形態の構造によれば、微結晶シリコン層4の上面11及び側壁部12がアモルファスシリコン層5によって接して覆われているため、基板をレジスト剥離のための剥離液に浸漬させたとしても微結晶シリコン層4が剥離液に触れることがない。 Further, according to the structure of this embodiment, the upper surface 11 and the side wall portion 12 of the microcrystalline silicon layer 4 because it is covered in contact with the amorphous silicon layer 5 was immersed the substrate in a stripping solution for photoresist stripping also never microcrystalline silicon layer 4 is exposed to a stripping solution as. さらに側壁部12の表面から結晶粒界を伝わって剥離液が微結晶シリコン中に染み込むことがない。 Further stripping solution conveyed grain boundaries from the surface of the side wall portion 12 do not soak in the microcrystalline silicon. したがって、微結晶シリコン層4に対する剥離液の接触が防止され、それに起因する微結晶シリコン層4の膜剥がれや汚染が防止される。 Therefore, the contact of the stripping liquid is prevented for the microcrystalline silicon layer 4, film peeling and contamination of the microcrystalline silicon layer 4 is prevented due to it.

したがって、微結晶シリコン層4の膜剥がれが抑えられるとともに、微結晶シリコン層4が不純物に汚染されることなく、半導体層の機能低下が防止される。 Therefore, the film of the microcrystalline silicon layer 4 peel off can be suppressed, the microcrystalline silicon layer 4 without being contaminated by impurities, depression of the semiconductor layer is prevented. また、微結晶シリコン層4に用いる微結晶シリコン材料の選択範囲も広がり、より高性能の半導体素子が形成できるようになる。 Further, selection of a microcrystalline silicon material used for the microcrystalline silicon layer 4 is also spread, so higher performance of the semiconductor device can be formed.

次に、本実施形態の特徴を、参考例の半導体素子200と比較しながら説明する。 Next, the features of this embodiment will be described in comparison with the semiconductor device 200 of the reference example.

図7は、参考例の半導体素子200の構成を模式的に示した図である。 Figure 7 is a diagram schematically showing the structure of a semiconductor device 200 of the reference example. 図7(a)は参考例の半導体素子200の平面図であり、図7(b)は図7(a)のA−A'断面における半導体素子200の構成を、また図7(c)は図7(a)のB−B'断面における半導体素子200の構成をそれぞれ表している。 7 (a) is a plan view of the semiconductor device 200 of the reference example, the structure of the semiconductor device 200 in the A-A 'cross section of the FIG. 7 (b) FIGS. 7 (a), and FIG. 7 (c) represent respectively the configuration of a semiconductor device 200 in the cross section B-B 'in FIG. 7 (a). なお、半導体素子200の構成要素のうち、図1に示した半導体素子101の構成要素と同じ構成要素には同じ参照番号を付し、その説明を省略する。 Among the components of the semiconductor device 200, the same reference numerals the same components as those of the semiconductor device 101 shown in FIG. 1, the description thereof is omitted.

参考例の半導体素子200はボトムゲート構造を有する逆スタガーチャネルエッチング型TFTであり、図に示すように、ガラス基板1と、ガラス基板1の上に形成されたゲート電極2と、ガラス基板1の上にゲート電極2を覆うように形成されたゲート絶縁層3と、ゲート絶縁層3の上に形成された微結晶シリコン層4と、微結晶シリコン層4の上面の上に形成されたアモルファスシリコン層5'と、アモルファスシリコン層5'の上に形成されたソース電極7及びドレイン電極8とを備えている。 The semiconductor device 200 of the reference example is an inverted staggered channel etch type TFT having a bottom gate structure, as shown in FIG., A glass substrate 1, a gate electrode 2 formed on the glass substrate 1, a glass substrate 1 a gate insulating layer 3 formed to cover the gate electrode 2 above, a microcrystalline silicon layer 4 formed on the gate insulating layer 3, an amorphous silicon formed on the top surface of the microcrystalline silicon layer 4 'and, the amorphous silicon layer 5' layer 5 and a source electrode 7 and drain electrode 8 formed on the. アモルファスシリコン層5'とソース電極7及びドレイン電極8との間には、コンタクト層6'が形成されている。 'Between the source electrode 7 and drain electrode 8, the contact layer 6' amorphous silicon layer 5 is formed.

半導体素子200において、半導体層9'のアモルファスシリコン層5'は微結晶シリコン層4の上面11の上にのみ形成され、側壁部12を覆うこともなく、またゲート絶縁層3に接してもいない。 In the semiconductor device 200, the semiconductor layer 9 'amorphous silicon layer 5' is formed only on the upper surface 11 of the microcrystalline silicon layer 4, without covering the side wall portion 12, also not be in contact with the gate insulating layer 3 . そして、図7(c)に示した断面図でわかるように、微結晶シリコン層の側壁部12のうち、ソース電極7或いはドレイン電極8に覆われない部分は露出している。 Then, as seen in a sectional view shown in FIG. 7 (c), the one of the side wall portion 12 of the microcrystalline silicon layer, a portion not covered with the source electrode 7 or the drain electrode 8 is exposed.

このような従来の半導体素子200の構造では、上述したように、微結晶シリコン層4のゲート絶縁層3に対する付着力が弱いため、半導体素子200においては半導体層9'とゲート絶縁層3との間で剥がれが起きやすい。 In the structure of such a conventional semiconductor device 200, as described above, since adhesion is weak with respect to the gate insulating layer 3 of the microcrystalline silicon layer 4, the semiconductor layer 9 'and the gate insulating layer 3 in the semiconductor device 200 It is likely to occur peeling between. また、製造段階においてソース電極7及びドレイン電極8の金属膜をエッチングによって形成する場合、微結晶シリコン層4の側壁部12が直接エッチャントに触れるため、エッチャントが結晶粒界に沿って微結晶シリコン層4の内部に染み込むという問題も発生しやすい。 In the case of forming a metal film of the source electrode 7 and drain electrode 8 by etching in the manufacturing stage, since the side wall portion 12 of the microcrystalline silicon layer 4 is exposed to the etchant directly etchant along grain boundaries microcrystalline silicon layer also it tends to occur a problem that soaks into the interior of 4. このようなエッチャントの染み込みが発生すると、エッチャント自身の成分やエッチャントに溶け込んだ金属成分が微結晶シリコン層4の中に残り、半導体素子の性能低下を引き起こし得る。 When such etchant penetration occurs, metal components melted into components and etchant etchant itself remain in the microcrystalline silicon layer 4, may cause performance degradation of the semiconductor device.

さらに、金属膜のエッチングが終了した後のレジスト剥離工程において、微結晶シリコン層4の側壁部12が剥離液に直接触れるため、剥離液中の成分が微結晶シリコン層4の内部に取り込まれ、半導体素子の性能低下を引き起こすという問題もあった。 Furthermore, in the resist stripping step after the etching of the metal film is completed, since the side wall portion 12 of the microcrystalline silicon layer 4 is directly touching the stripping solution, components in the stripping solution is taken into the microcrystalline silicon layer 4, there is a problem that causes a decrease in performance of the semiconductor device.

本実施形態の半導体素子101では、微結晶シリコン層4がゲート絶縁層3と接するのみならず、よりゲート絶縁層3との接着力が強いアモルファスシリコン層5の周辺領域13もゲート絶縁層3と接している。 In the semiconductor device 101 of this embodiment, not only the microcrystalline silicon layer 4 is in contact with the gate insulating layer 3, and the peripheral area 13 also the gate insulating layer 3 of the adhesive force is stronger amorphous silicon layer 5 with more gate insulating layers 3 We are in contact with each other. したがって、半導体層9とゲート絶縁層3との接着力が強固となり、層間剥がれが発生しにくいという利点が得られる。 Therefore, adhesion between the semiconductor layer 9 and the gate insulating layer 3 is firmly, advantage interlayer peeling is unlikely to occur is obtained. また、半導体層9形成後の製造工程において微結晶シリコン層4の側壁部12が露出することがないので、エッチャントや剥離液が微結晶シリコン層4内に染み込むことがない。 Since it is not possible to the side wall portion 12 of the microcrystalline silicon layer 4 is exposed in the manufacturing process after the semiconductor layer 9 formed, etchant and remover solution do not soak in the microcrystalline silicon layer 4. よって、微結晶シリコン層4への不純物混入による半導体素子の性能低下が防止される。 Thus, performance degradation of the semiconductor device due to impurities mixing into the microcrystalline silicon layer 4 can be prevented.

(実施形態2) (Embodiment 2)
以下、図面を参照しながら、本発明による第2の実施形態の半導体素子について説明する。 Hereinafter, with reference to the accompanying drawings, a description will be given of a semiconductor device of the second embodiment according to the present invention.

図8は、本実施形態の半導体素子102の構成を模式的に示した図であり、図8(a)は半導体素子102の平面図を、図8(b)は図8(a)のA−A'断面における半導体素子102の構成を、図8(c)は図8(a)のB−B'断面における半導体素子102の構成をそれぞれ示している。 8, the structure of the semiconductor device 102 of this embodiment is a diagram schematically showing a plan view of FIG. 8 (a) semiconductor devices 102, A of FIG. 8 (b) 8 (a) 'the structure of the semiconductor device 102 in cross section, FIG. 8 (c) B-B in FIG. 8 (a)' -A respectively show a structure of a semiconductor device 102 in cross-section. なお、本明細書において説明する全ての実施形態において、半導体素子の同じ構成要素には同じ参照番号を付し、その説明を省略している。 In all of the embodiments described herein, the same reference numerals and the same components of a semiconductor element, and the description is omitted.

本実施形態の半導体素子102は、実施形態1と同様、ボトムゲート構造を有する逆スタガーチャネルエッチング型TFTであり、図に示すように、ガラス基板1と、ガラス基板1の上に形成されたゲート電極2と、ガラス基板1の上にゲート電極2を覆うように形成されたゲート絶縁層3と、ゲート絶縁層3の上に形成された微結晶シリコン層4(第1半導体層)と、微結晶シリコン層4の上面11及び側壁部(側面)12を覆い、かつゲート絶縁層3に接するように形成されたアモルファスシリコン層5(第2半導体層)と、アモルファスシリコン層5の上に形成されたソース電極37及びドレイン電極38とを備えている。 The semiconductor device 102 of this embodiment, as in Embodiment 1, an inverse staggered channel etch type TFT having a bottom gate structure, as shown in FIG., A glass substrate 1 was formed on a glass substrate 1 a gate an electrode 2, a gate insulating layer 3 formed to cover the gate electrode 2 on a glass substrate 1, the microcrystalline silicon layer 4 formed on the gate insulating layer 3 (first semiconductor layer), the fine upper surface 11 and the side wall portions of the crystalline silicon layer 4 (side surface) 12 covers and amorphous silicon layer formed in contact with the gate insulating layer 35 (second semiconductor layer) is formed on the amorphous silicon layer 5 and a source electrode 37 and drain electrode 38. アモルファスシリコン層5とソース電極37及びドレイン電極38との間には、コンタクト層36が形成されている。 Between the amorphous silicon layer 5 and the source electrode 37 and drain electrode 38, the contact layer 36 is formed.

本実施形態の半導体素子102は、実施形態1の半導体素子101と比べて、コンタクト層36、ソース電極37、及びドレイン電極38の形状、及びそれらのゲート電極2等に対する位置関係が異なるのみであり、その他の構成は同じである。 The semiconductor device 102 of this embodiment is different from the semiconductor device 101 of Embodiment 1, the contact layer 36, only the shape of the source electrode 37 and drain electrode 38, and positional relationship to those of the gate electrode 2 and the like are different , other configurations are the same. また、実施形態2の半導体素子102は、実施形態1と同様の製造方法で作製でき、得られる効果も同様である。 Further, the semiconductor device 102 of the second embodiment, can be manufactured by the same manufacturing method as in Embodiment 1, the effect obtained is similar.

(実施形態3) (Embodiment 3)
以下、図面を参照しながら、本発明による第3の実施形態の半導体素子について説明する。 Hereinafter, with reference to the accompanying drawings, a description will be given of a semiconductor device of the third embodiment according to the present invention.

図9は、本実施形態の半導体素子103の構成を模式的に示した図であり、図9(a)は半導体素子103の平面図を、図9(b)は図9(a)のA−A'断面における半導体素子103の構成を、図9(c)は図9(a)のB−B'断面における半導体素子103の構成をそれぞれ示している。 Figure 9 is a diagram schematically showing the configuration of a semiconductor device 103 of this embodiment, the plan view of FIG. 9 (a) semiconductor devices 103, A of FIG. 9 (b) 9 (a) 'the structure of the semiconductor device 103 in cross section, FIG. 9 (c) B-B in FIG. 9 (a)' -A respectively show a structure of a semiconductor device 103 in cross-section. なお、半導体素子103の構成要素のうち、図1に示した半導体素子101及び図8に示した半導体素子102の構成要素と同じ構成要素には同じ参照番号を付し、その説明を省略する。 Among the components of the semiconductor device 103, the same reference numerals the same components as those of the semiconductor device 102 shown in the semiconductor device 101 and FIG. 8 shown in FIG. 1, the description thereof is omitted.

本実施形態の半導体素子103は、図に示すように、ガラス基板1と、ガラス基板1の上に形成されたゲート電極2と、ガラス基板1の上にゲート電極2を覆うように形成されたゲート絶縁層3と、ゲート絶縁層3の上に形成された微結晶シリコン層34(第1半導体層)と、微結晶シリコン層34の上面11全体及び側壁部の一部82を覆い、かつゲート絶縁層3に接するように形成されたアモルファスシリコン層5(第2半導体層)と、アモルファスシリコン層5の上に形成されたソース電極37及びドレイン電極38とを備えている。 The semiconductor device 103 of this embodiment, as shown in FIG., A glass substrate 1, a gate electrode 2 formed on the glass substrate 1, which is formed to cover the gate electrode 2 on a glass substrate 1 a gate insulating layer 3, a microcrystalline silicon layer 34 formed on the gate insulating layer 3 (first semiconductor layer), covers the upper surface 11 a portion 82 of the total and the side wall portion of the microcrystalline silicon layer 34, and gate It includes a dielectric layer 3 amorphous silicon layer 5 formed so as to contact the (second semiconductor layer), a source electrode 37 and drain electrode 38 formed on the amorphous silicon layer 5. アモルファスシリコン層5とソース電極37及びドレイン電極38との間には、コンタクト層36が形成されている。 Between the amorphous silicon layer 5 and the source electrode 37 and drain electrode 38, the contact layer 36 is formed.

本実施形態の半導体素子103においては、実施形態1の半導体素子101と比べて、微結晶シリコン層、コンタクト層、ソース電極、及びドレイン電極の形状、及びこれらのゲート電極2等に対する位置関係が異なる。 In the semiconductor device 103 of this embodiment, as compared with the semiconductor device 101 of Embodiment 1, the microcrystalline silicon layer, a contact layer, source electrode, and the shape of the drain electrode, and the positional relationship between the gate electrodes 2 and the like different . また、半導体素子103の微結晶シリコン層34は、実施形態1及び2の微結晶シリコン層4に比べて、その形状が異なる。 Further, the microcrystalline silicon layer 34 of the semiconductor element 103, as compared with Embodiment 1 and 2 of the microcrystalline silicon layer 4, the shape is different. すなわち、微結晶シリコン層34の側壁部の一部82(図9(b)に示す側壁部)はアモルファスシリコン層5によって覆われるが、他の側壁部92(図9(c)に示す側壁部)はアモルファスシリコン層5によっては覆われることなく、ソース電極37及びドレイン電極38のどちらかに接して覆われる。 That is, a portion 82 (side wall portion shown in FIG. 9 (b)) of the side wall portion of the microcrystalline silicon layer 34 is covered by the amorphous silicon layer 5, the other side wall portion 92 (the side wall portion shown in FIG. 9 (c) ) it is not covered by the amorphous silicon layer 5 are covered against either the source electrode 37 and drain electrode 38.

本実施形態の半導体素子103によっても、実施形態1と同様の効果が得られる。 Also by the semiconductor device 103 of this embodiment, the same effect as Embodiment 1 can be obtained. また、本実施形態の半導体素子103は、図2に示した工程フローに従って作製でき、実施形態1と同様の製造方法によっても作製できる。 Further, the semiconductor device 103 of this embodiment can produce according to the process flow shown in FIG. 2, it can be produced by the same manufacturing method as in Embodiment 1. なお、本実施形態の半導体素子103は、図2に示したゲート絶縁層・半導体層形成工程22におけるパターニング工程において裏面露光法を活用することが可能であり、その場合、工程が簡略化され、製造コストおよび設備投資費用の削減が可能となる。 The semiconductor device 103 of this embodiment, it is possible to take advantage of the back surface exposure method in the patterning step of the gate insulating layer, the semiconductor layer formation step 22 shown in FIG. 2, in which case the process can be simplified, reduction in the manufacturing cost and equipment investment cost is possible.

この裏面露光法を活用した場合のゲート絶縁層・半導体層形成工程22を、図10〜12を用いて詳細に説明する。 A gate insulating layer, the semiconductor layer forming step 22 in the case of utilizing this backside exposure method will be described in detail with reference to Figures 10-12.

図10は、ゲート絶縁層・半導体層形成工程における第1工程を表した図である。 Figure 10 is a view showing a first step in the gate insulating layer, the semiconductor layer formation step. 図10(a)はこの工程で形成された層構成を表した平面図であり、図10(b)は図10(a)のA−A'断面における層構成を、また図10(c)は図10(a)のB−B'断面における層構成をそれぞれ表している。 10 (a) is a plan view showing a layer structure formed by this process, and FIG. 10 (b) also a layer structure, in A-A 'cross section of the FIG. 10 (a) FIG. 10 (c) represent respectively a layer structure in cross section B-B 'in FIG. 10 (a).

この第1工程では、前工程であるゲート電極形成工程21を完了した基板にゲート絶縁層3及び微結晶シリコン膜28が成膜され、その後レジスト膜の塗布、裏面露光、及び現像工程が実施されて、図に示すように、微結晶シリコン膜28の上にレジストパターン膜29を形成した。 In the first step, is a gate electrode formation step 21 the gate insulating layer 3 on the substrate after the and the microcrystalline silicon film 28 is deposited a previous step, and subsequently the resist film coating of the back surface exposure, and implementation development process Te, as shown in FIG., to form a resist pattern film 29 on the microcrystalline silicon film 28.

ここで、裏面露光は、裏面露光装置を用いて、基板の裏面側(デバイス形成面と反対の側、ガラス基板1側)から光を照射し、基板上に既に形成されているゲート電極2をマスクパターンの遮光領域として用いることによって行った。 Here, the back surface exposure, using a backside exposure apparatus (the side opposite to the device forming surface, the glass substrate 1 side) rear side of the substrate was irradiated with light from the gate electrode 2 which has already been formed on a substrate It was carried out by using as the light shielding region of the mask pattern. 従って、レジストパターン膜29の平面形状は、ゲート電極2等の平面形状を反映している。 Therefore, the planar shape of the resist pattern film 29 reflects the plane shape such as a gate electrode 2. ただし、露光時における裏面からの光の回り込みや、現像時にレジストパターン膜29の端部がシフトすることにより、ゲート電極2よりもやや細い線幅で(やや内側に入った形状で)形成される。 However, wraparound and the light from the back side at the time of exposure, by the end of the resist pattern film 29 at the time of development is shifted, is (slightly inside the entered shape) formed slightly narrow line width than the gate electrode 2 . このときのシフト量は条件に応じて制御することができるが、この例ではシフト量を3μmに設定した。 This shift amount of time can be controlled depending on the condition, in this example was set a shift amount of the 3 [mu] m.

次に、この工程に続く工程を図11を用いて説明する。 Next, a step that follows the step will be described with reference to FIG. 11.

図11は、ゲート絶縁層・半導体層形成工程22における第2工程を表した図である。 Figure 11 is a view showing a second step in the gate insulating layer, the semiconductor layer formation step 22. 図11(a)はこの工程で形成された層構成を表した平面図であり、図11(b)は図11(a)のA−A'断面における層構成を、また図11(c)は図11(a)のB−B'断面における層構成をそれぞれ表している。 11 (a) is a plan view showing a layer structure formed by this process, and FIG. 11 (b) also a layer structure, in A-A 'cross section of the FIG. 11 (a) FIG. 11 (c) represent respectively a layer structure in cross section B-B 'in FIG. 11 (a).

この第2工程では、まず、第1工程で形成された微結晶シリコン膜28を、ドライエッチング法によってレジストパターン膜29と同じ平面形状に加工することにより、微結晶シリコン層40を形成した。 In the second step, first, a microcrystalline silicon film 28 formed in the first step, by processing in the same plane shape as the resist pattern film 29 by a dry etching method to form a microcrystalline silicon layer 40. さらにレジストを剥離した後、アモルファスシリコン膜41及びn +型シリコン膜42を成膜し、さらにレジスト膜の塗布形成、露光、現像を行って、n +型シリコン膜42の上に図に示す形状のレジストパターン膜43を形成した。 After further removing the resist, the shape of the amorphous silicon film 41 and the n + -type silicon layer 42 is deposited, the further resist film coating formation, exposure, development is performed, shown in FIG on the n + -type silicon layer 42 the resist pattern film 43 is formed of. このときの露光には、裏面露光装置ではなくフォトマスクを用いた投影露光装置を用いた。 The exposure at this time, using the projection exposure apparatus using the photomask instead of backside exposure apparatus.

次に、図12を用いて、第2工程に続く第3工程を説明する。 Next, with reference to FIG. 12, illustrating a third step following the second step.

図12は、ゲート絶縁層・半導体層形成工程における第3工程を表した図である。 Figure 12 is a view showing a third step in the gate insulating layer, the semiconductor layer formation step. 図12(a)はこの工程で形成された層構成を表した平面図であり、図12(b)は図12(a)のA−A'断面における層構成を、また図12(c)は図12(a)のB−B'断面における層構成をそれぞれ表している。 12 (a) is a plan view showing a layer structure formed by this process, and FIG. 12 (b) also a layer structure, in A-A 'cross section of the FIG. 12 (a) FIG. 12 (c) represent respectively a layer structure in cross section B-B 'in FIG. 12 (a).

第3工程では、第2工程で形成されたレジストパターン膜43をマスクとして、n +型シリコン膜42、アモルファスシリコン膜41、及び微結晶シリコン層40をパターニングし、引き続いてレジストパターン膜43を除去した。 In the third step, the resist pattern film 43 formed in the second step as a mask, n + -type silicon layer 42, an amorphous silicon film 41, and a microcrystalline silicon layer 40 is patterned, the resist pattern film 43 subsequently removed did. このようにして、n +型シリコン層44、アモルファスシリコン層5、及び微結晶シリコン層34を形成した。 In this manner, n + -type silicon layer 44, an amorphous silicon layer 5, and forming a microcrystalline silicon layer 34.

この第3工程によって、ゲート絶縁層・半導体層形成工程が完了した。 This third step, the gate insulating layer, the semiconductor layer forming step is completed. その後は、図2に示したソース・ドレイン電極形成工程23及びチャネルエッチング工程24を実施して、図9に示したような実施形態3の半導体素子103を得た。 Then, by implementing the source and drain electrode formation step 23 and the channel etch step 24 shown in FIG. 2, to obtain a semiconductor device 103 of Embodiment 3 as shown in FIG.

このゲート絶縁層・半導体層形成工程を用いた製造方法では、微結晶シリコン層4のパターニングを、フォトマスクを用いた投影露光機(ステッパー等)ではなく裏面露光機を用いて行った。 In the gate insulating layer, the semiconductor layer forming step manufacturing method using the patterning of the microcrystalline silicon layer 4, was performed using the back exposure machine rather than a projection exposure apparatus (stepper and the like) using a photomask. 裏面露光機は、複雑な機構をもつ投影露光機よりも遥かに安価であるので、この製造方法によれば、設備投資費用の削減が可能である。 Backside exposure apparatus are the much less expensive than the projection exposure apparatus having a complicated mechanism, according to this manufacturing method, it is possible to reduce capital costs. また、裏面露光装置によるパターニングでは、微細パターンを得る場合に投影露光機に用いられるような高価なフォトマスクが必要とされない。 Further, in patterning by back exposure apparatus it is not required expensive photomasks as used in the projection exposure apparatus in the case of obtaining a fine pattern. したがって、フォトマスク費用も削減することができ、これによっても製造コストを削減することができる。 Thus, photomask costs can also be reduced, which also can reduce the manufacturing cost. また、この製造方法によれば、必要とされる投影露光機の台数が、裏面露光機を用いない製造方法に必要とされる台数よりも少ないため、既存のラインへの導入が容易となる他、製造コストが安価になるというメリットも得られる。 Further, other According to this manufacturing method, the number of projection exposure apparatus is required which is less than the number required for the manufacturing method not using the back exposure apparatus, which becomes easy introduction into existing line , benefit is also obtained that the manufacturing cost decreases.

(実施形態4) (Embodiment 4)
以下、図面を参照しながら、本発明による第4の実施形態の半導体素子について説明する。 Hereinafter, with reference to the accompanying drawings, a description will be given of a semiconductor device of the fourth embodiment according to the present invention.

図13は、本実施形態の半導体素子104の構成を模式的に示した図であり、図13(a)は半導体素子104の平面図を、図13(b)は図13(a)のA−A'断面における半導体素子104の構成を、図13(c)は図13(a)のB−B'断面における半導体素子104の構成をそれぞれ示している。 Figure 13 is a diagram of the structure of a semiconductor device 104 of this embodiment shown schematically the plan view of FIG. 13 (a) semiconductor devices 104, A of FIG. 13 (b) 13 (a) 'the structure of the semiconductor device 104 in cross section, FIG. 13 (c) B-B in FIG. 13 (a)' -A respectively show a structure of a semiconductor device 104 in cross-section.

本実施形態の半導体素子104は逆スタガーチャネル保護型TFTであり、図に示すように、ガラス基板1と、ガラス基板1の上に形成されたゲート電極2と、ガラス基板1の上にゲート電極2を覆うように形成されたゲート絶縁層3と、ゲート絶縁層3の上に形成された微結晶シリコン層4(第1半導体層)と、微結晶シリコン層4の上面11及び側壁部(側面)12を覆い、かつゲート絶縁層3に接するように形成されたアモルファスシリコン層5(第2半導体層)と、アモルファスシリコン層5の上に形成されたチャネル保護層51、ソース電極7、及びドレイン電極8と、を備えている。 The semiconductor device 104 of this embodiment is an inverted staggered channel protective type TFT, and as shown in the figure, the glass substrate 1, a gate electrode 2 formed on the glass substrate 1, a gate electrode on a glass substrate 1 a gate insulating layer 3 formed so as to cover 2, a microcrystalline silicon layer formed on the gate insulating layer 3 4 (first semiconductor layer), microcrystalline upper surface 11 and a side wall portion of the silicon layer 4 (side surface ) 12 covers and amorphous silicon layer 5 which is formed in contact with the gate insulating layer 3 (second semiconductor layer), the channel protective layer 51 is formed on the amorphous silicon layer 5, the source electrode 7, and the drain It includes an electrode 8. アモルファスシリコン層5とソース電極7及びドレイン電極8との間には、コンタクト層6が形成されている。 Between the amorphous silicon layer 5 and the source electrode 7 and drain electrode 8, the contact layer 6 is formed.

本実施形態においても、実施形態1と同様、微結晶シリコン層4の上面11及び側壁部(側面)12がアモルファスシリコン層5によって覆われているので、実施形態1と同様の効果が得られる。 In this embodiment, as in Embodiment 1, the upper surface 11 and a side wall portion of the microcrystalline silicon layer 4 (side surfaces) 12 is covered by the amorphous silicon layer 5, the same effect as Embodiment 1 can be obtained.

次に、図14〜17を用いて本実施形態による半導体素子104の製造方法を説明する。 Next, a method of manufacturing the semiconductor device 104 will be described according to the present embodiment with reference to FIG. 14 to 17.

図14に示すように、半導体素子104の製造方法は、ゲート電極形成工程121、ゲート絶縁層・半導体層形成工程122、ソース・ドレイン電極形成工程123、及びn +型シリコンエッチング工程124を含む。 As shown in FIG. 14, a method of manufacturing a semiconductor device 104 includes a gate electrode forming step 121, the gate insulating layer, the semiconductor layer forming step 122, the source-drain electrode forming step 123 and the n + -type silicon etching step 124. 以下、工程毎に詳しく説明する。 It will be described below in detail for each step.

(1)ゲート電極形成工程121 (1) step of forming a gate electrode 121
図15は、ゲート電極形成工程121が完了した状態を表した図である。 Figure 15 is a diagram showing a state in which the gate electrode forming step 121 is completed. 図15(a)はこの状態での平面図を示しており、図15(b)は図15(a)のA−A'断面における層構成を、また図15(c)は図15(a)のB−B'断面における層構成をそれぞれ表している。 FIG. 15 (a) shows a plan view of this state, Fig. 15 (b) 15 a layer structure of A-A 'cross section of the (a), and FIG. 15 (c) is FIG. 15 (a represent respectively a layer structure in cross section B-B ') of.

ゲート電極形成工程121では、まず、ガラス基板1の上にアルゴン(Ar)ガスを用いたスパッタ法により、基板温度200〜300°Cで、モリブデン(Mo)、アルミニウム(Al)、及びモリブデンが、それぞれ0.1μm、0.3μm、及び0.1μmの厚さで成膜され、これらの金属積層膜からなるゲート金属膜を形成した。 In the gate electrode formation step 121, first, by a sputtering method using argon (Ar) gas on a glass substrate 1, at a substrate temperature of 200 to 300 [° C, molybdenum (Mo), aluminum (Al), and molybdenum, each 0.1 [mu] m, is deposited by 0.3 [mu] m, and 0.1 [mu] m thick, to form a gate metal film made of these metal laminated film.

続いて、ゲート金属膜の上にフォトレジスト材料によるレジストパターン膜を形成し、このレジストパターン膜をマスクとしてパターニングを行う、いわゆるフォトリソグラフィ工程を行って、ゲート電極2を形成した。 Subsequently, a resist pattern film was formed by a photoresist material on the metal gate layer is patterned using the resist pattern film as a mask, by performing a so-called photolithography step to form the gate electrode 2. このとき、ゲート金属膜のエッチングにはウェットエッチング法を用いた。 At this time, we are using the wet etching method for etching the gate metal film. エッチャントとしては、10〜80重量%の燐酸、1〜10重量%の硝酸、1〜10重量%の酢酸、及び残部水からなる溶液を用いた。 As an etchant, a 10 to 80 wt% phosphoric acid, 1 to 10 wt% of nitric acid, with a solution consisting of 1 to 10 wt% of acetic acid, and balance water. エッチング終了後、レジストパターン膜は有機アルカリを含む剥離液を用いて剥離除去した。 After the etching, the resist pattern film was peeled off using a peeling solution containing an organic alkali.

ゲート電極2を構成する金属は上記の金属に限定されることはなく、例えば、インジウム錫酸化物(ITO)や、タングステン(W)、銅(Cu)、クロム(Cr)、タンタル(Ta)、モリブデン(Mo)、チタン(Ti)等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料を用いて単層に形成してもよく、また、これらの材料を複数組み合わせた積層構造に形成してもよい。 The metal constituting the gate electrode 2 is not limited to the above metals, such as indium tin oxide (ITO) or tungsten (W), copper (Cu), chromium (Cr), tantalum (Ta), molybdenum (Mo), a single metal such as titanium (Ti) or nitrogen to, oxygen or other metal may be a single layer with was contained material, and also plural combinations of these materials and it may be formed in a laminated structure. すなわち、ゲート電極2は、チタンとアルミニウムによるTi/Al/Ti積層膜であってよく、チタンと銅によるTi/Cu/Ti積層膜、あるいは銅とモリブデンによるMo/Cu/Mo積層膜であってもよい。 That is, the gate electrode 2 may be a Ti / Al / Ti multilayer film by titanium and aluminum, a Mo / Cu / Mo multilayer film Ti / Cu / Ti layered film or with copper and molybdenum, by titanium and copper it may be.

ゲート金属膜の成膜方法には、スパッタ法の他、蒸着法等を用いることもできる。 The method of forming the gate metal layer, in addition to sputtering, it is also possible to use an evaporation method, or the like. ゲート金属膜の膜厚も特に上記のものに限定される必要はない。 The film thickness of the gate metal layer need not be particularly limited to the above also. また、ゲート金属膜のエッチング方法も特に上記のものに限定されず、塩素(Cl 2 )ガス及び三塩化ホウ素(BCl 3 )ガス、CF4(四フッ化炭素)ガス等を組み合わせたドライエッチング法等を用いることもできる。 The etching process of the gate metal film is not particularly limited to the above, chlorine (Cl 2) gas and boron trichloride (BCl 3) gas, CF4 (carbon tetrafluoride) dry etching method that combines gas, etc. It can also be used.

(2)ゲート絶縁層・半導体層形成工程122 (2) the gate insulating layer, the semiconductor layer forming step 122
図16は、本実施形態のゲート絶縁層・半導体層形成工程の完了状態を表した図である。 Figure 16 is a diagram showing the completion state of the gate insulating layer, the semiconductor layer formation step of this embodiment. 図16(a)はこの工程で形成された層構成を表した平面図であり、図16(b)は図16(a)のA−A'断面における層構成を、また図16(c)は図16(a)のB−B'断面における層構成をそれぞれ表している。 16 (a) is a plan view showing a layer structure formed by this process, FIG. 16 (b) 16 a layer structure of A-A 'cross section of the (a), and FIG. 16 (c) represent respectively a layer structure in cross section B-B 'in FIG. 16 (a).

この工程では、まず、前工程であるゲート電極形成工程121を経た基板において、ゲート電極2の上にゲート絶縁層3及び微結晶シリコン膜を形成し、この微結晶シリコン膜を第1回目のフォトリソグラフィ工程によりパターニングして微結晶シリコン層4を得た。 In this process, first, in substrate after the step of forming a gate electrode 121 is before step, a gate insulating layer 3 and the microcrystalline silicon film on the gate electrode 2, the photo of the microcrystalline silicon film of the first round to obtain a microcrystalline silicon layer 4 is patterned by a lithography process. その後フォトリソグラフィ工程で使用したレジストパターン膜を剥離除去した。 And the resist pattern film peeling removal was used in the subsequent photolithography process.

続いて、基板上にアモルファスシリコン膜と窒化シリコン膜とを成膜し、成膜した窒化シリコン膜を第2回目のフォトリソグラフィ工程によってパターニングしてチャネル保護層51を得た。 Subsequently, the amorphous silicon film and a silicon nitride film is formed on the substrate, to obtain a channel protective layer 51 and the formed silicon nitride film is patterned by a second photolithography process. このとき、エッチングには、バッファードフッ酸(フッ化水素及びフッ化アンモニウムの混合水溶液)を用いて、窒化シリコン膜を選択的にエッチングした。 At this time, the etching using the buffered hydrofluoric acid (a mixed aqueous solution of hydrogen fluoride and ammonium fluoride), and selectively etching the silicon nitride film. その後、第2回目のフォトリソグラフィ工程で使用したレジストパターン膜を剥離除去した。 Thereafter, the resist pattern film used in the second photolithography process peeled off.

続いて、n +型シリコン膜を成膜し、成膜されたn +型シリコン膜を第3回目のフォトリソグラフィ工程によりパターニングしてn +型シリコン層53を得た。 Subsequently, by forming a n + -type silicon layer, to obtain a n + -type silicon layer 53 to the formed n + -type silicon film is patterned by the third photolithography process. このとき同時に、アモルファスシリコン膜のエッチングも行い、アモルファスシリコン膜からアモルファスシリコン層5を得た。 At the same time, also performs the etching of the amorphous silicon film to obtain an amorphous silicon layer 5 of an amorphous silicon film. その後、第3回目のフォトリソグラフィ工程で使用したレジストパターン膜を剥離除去した。 Thereafter, the resist pattern film used in the third photolithography step peeled off.

微結晶シリコン膜、n +型シリコン膜、及びアモルファスシリコン膜のエッチングには実施形態1の製造方法で用いたものと同様のドライエッチング法を用いた。 Microcrystalline silicon film, n + -type silicon layer, and etching the amorphous silicon film was used similar dry etching method as that used in the production method of Embodiment 1. また、レジストパターン膜の剥離除去も実施形態1と同様な方法を用いた。 Further, using the same method as peel removed even the first embodiment of the resist pattern film. 但し、これらの方法は、これに限定されなくてもよい。 However, these methods may not be limited thereto.

ゲート絶縁層3、微結晶シリコン層4、及びアモルファスシリコン層5の成膜条件は、実施形態1の製造工程で用いた条件と同様であって、それぞれの膜厚は、0.4μm、0.05μm、0.03μmとした。 The gate insulating layer 3, the film forming conditions of the microcrystalline silicon layer 4, and the amorphous silicon layer 5 is a similar to the conditions used in the process of manufacturing the first embodiment, each of the film thickness, 0.4 .mu.m, 0. 05μm, it was 0.03μm. チャネル保護層51の成膜条件はゲート絶縁層3の成膜条件と同じとし、膜厚は0.15μmとした。 Conditions for forming the channel protective layer 51 is the same city as the film formation conditions of the gate insulating layer 3, the film thickness was set to 0.15 [mu] m. これらの条件及び膜厚は、ここに記載したものに限られる必要はない。 These conditions and the film thickness need not be limited to those described herein.

(3)ソース・ドレイン電極形成工程123 (3) the source and drain electrode formation step 123
図17は、本実施形態のソース・ドレイン電極形成工程123が完了した状態を表した図である。 Figure 17 is a diagram showing a state in which the source and drain electrode formation step 123 of the present embodiment is completed. 図17(a)はこの工程で形成された層構成を表した平面図であり、図17(b)は図17(a)のA−A'断面における層構成を、また図17(c)は図17(a)のB−B'断面における層構成をそれぞれ表している。 Figure 17 (a) is a plan view showing a layer structure formed by this process, FIG. 17 (b) 17 a layer structure of A-A 'cross section of the (a), and FIG. 17 (c) represent respectively a layer structure in cross section B-B 'in FIG. 17 (a).

この工程では、まず、ゲート絶縁層・半導体層形成工程122を経た基板上に、アルゴン(Ar)ガスを用いたスパッタ法により、基板温度200〜300°Cで、モリブデン(Mo)、アルミニウム(Al)、モリブデンをそれぞれ0.1μm、0.3μm、0.1μmの膜厚に成膜してソース・ドレイン金属膜を形成した。 In this step, first, on the substrate after the gate insulating layer, the semiconductor layer forming step 122, by a sputtering method using argon (Ar) gas at a substrate temperature of 200 to 300 [° C, molybdenum (Mo), aluminum (Al ) to form a source-drain metal film is deposited molybdenum 0.1 [mu] m, respectively, 0.3 [mu] m, the film thickness of 0.1 [mu] m.

続いて、フォトリソグラフィによってソース・ドレイン金属膜をパターニングして、ソース電極7及びドレイン電極8を得た。 Subsequently, by patterning the source-drain metal layer by photolithography to obtain a source electrode 7 and drain electrode 8. このとき、ソース・ドレイン金属膜のエッチングにはウェットエッチング法を用いた。 At this time, we are using the wet etching method for etching the source-drain metal film. エッチャントには、10〜80重量%の燐酸、1〜10重量%の硝酸、1〜10重量%の酢酸、及び残部水からなる溶液を用いた。 The etchant of 10 to 80 wt% phosphoric acid, 1 to 10 wt% of nitric acid, with a solution consisting of 1 to 10 wt% of acetic acid, and balance water. なお、ソース電極7及びドレイン電極8上のレジストパターン膜32は、エッチング終了後も除去することなく次工程まで残した。 The resist pattern film 32 on the source electrode 7 and drain electrode 8, leaving the next step without also after etching is removed.

なお、ソース電極7及びドレイン電極8を構成する金属は特に上記のものに限定される必要はなく、例えば、インジウム錫酸化物(ITO)や、タングステン(W)、銅(Cu)、クロム(Cr)、タンタル(Ta)、モリブデン(Mo)、チタン(Ti)等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料によって単層に形成してもよく、これらの金属材料を複数組み合わせた積層構造としてもよい。 The metal constituting the source electrode 7 and drain electrode 8 need not be particularly limited to the above, for example, indium tin oxide (ITO) or tungsten (W), copper (Cu), chromium (Cr ), tantalum (Ta), molybdenum (Mo), a single metal such as titanium (Ti) or nitrogen to, oxygen or a material which contains other metals may be formed on a single layer, these metals material or a stacked structure in which a combination of a plurality of. すなわち、ゲート電極2は、チタンとアルミニウムによるTi/Al/Ti積層膜であってよく、チタンと銅によるTi/Cu/Ti積層膜、あるいは銅とモリブデンによるMo/Cu/Mo積層膜であってもよい。 That is, the gate electrode 2 may be a Ti / Al / Ti multilayer film by titanium and aluminum, a Mo / Cu / Mo multilayer film Ti / Cu / Ti layered film or with copper and molybdenum, by titanium and copper it may be.

また、ソース・ドレイン金属膜の成膜方法も上記のものに限定される必要はなく、スパッタ法の他、蒸着法等を用いることもできる。 The method of forming the source-drain metal film also need not be limited to those described above, other sputtering, it is also possible to use an evaporation method, or the like. ソース・ドレイン金属膜の膜厚も特に上記のものに限定される必要はない。 The film thickness of the source-drain metal layer need not be particularly limited to the above also.

(4)n +型シリコンエッチング工程124 (4) n + -type silicon etching step 124
この工程では、n +型シリコン層53のうち、ソース電極7及びドレイン電極8に覆われていない部分に対してエッチング処理を施すことによりコンタクト層6を形成した。 In this process, among the n + -type silicon layer 53, to form a contact layer 6 by an etching process is performed to the portion which is not covered with the source electrode 7 and drain electrode 8. 続いてレジストパターン膜32を除去して、図13に示す半導体素子104を得た。 Then the resist pattern film 32 is removed, to obtain a semiconductor device 104 shown in FIG. 13.

+型シリコン層53のエッチングには、塩素(Cl 2 )ガスを用いたドライエッチング法を用いた。 the etching of the n + -type silicon layer 53, using a dry etching method using chlorine (Cl 2) gas. レジストパターン膜32は、エッチング終了後に有機アルカリを含む剥離液を用いて剥離除去した。 Resist pattern film 32 was peeled off by using a peeling solution containing an organic alkali after completion of the etching.

上述の工程において、ソース電極7及びドレイン電極8の形成にはウェットエッチングを用いている。 In the above process, and wet etching to form the source electrode 7 and drain electrode 8. ウェットエッチングを行う場合、ソース・ドレイン金属膜の膜厚が基板面内で部分的に異なる、あるいはエッチングレートが部分的に異なる等の理由により、残膜を完全に除去するためにオーバーエッチングを行うことが多い。 Case of wet etching, the film thickness of the source-drain metal film is partially different in the substrate surface, or because, for example etching rate partially different, overetching to completely remove the remaining film in many cases. オーバーエッチング段階では、ソース電極7及びドレイン電極8は、そのパターニングがほぼ完了しており、ほぼ図17(a)〜(c)に示した状態で、エッチャントに浸漬される。 The over-etching step, the source electrode 7 and drain electrode 8 is completed the patterning approximately, in the state shown in nearly FIG 17 (a) ~ (c), is immersed in an etchant.

このとき、本実施形態の構造によれば、微結晶シリコン層4の上面11及び側壁部12がアモルファスシリコン層5によって接して覆われているため、基板をエッチャントに浸漬させたとしても微結晶シリコン層4がエッチャントに触れることがない。 In this case, according to the structure of this embodiment, since the upper surface 11 and the side wall portion 12 of the microcrystalline silicon layer 4 is covered in contact with the amorphous silicon layer 5, also microcrystalline silicon as was dipping the substrate in an etchant there is no possibility that the layer 4 is exposed to the etchant. さらに側壁部12の表面から結晶粒界を伝わってエッチャントが微結晶シリコン中に染み込むことがない。 It does not soak in the microcrystalline silicon etchant further transmitted grain boundaries from the surface of the side wall portion 12. したがって、微結晶シリコン層4に対するエッチャントの接触が防止され、それに起因する微結晶シリコン層4の膜剥がれや汚染が防止される。 Therefore, the contact of the etchant is prevented for the microcrystalline silicon layer 4, film peeling and contamination of the microcrystalline silicon layer 4 is prevented due to it.

また、本実施形態の構造によれば、微結晶シリコン層4の上面11及び側壁部12がアモルファスシリコン層5によって接して覆われているため、基板を剥離液に浸漬させたとしても微結晶シリコン層4が剥離液に触れることがない。 Further, according to the structure of this embodiment, since the upper surface 11 and the side wall portion 12 of the microcrystalline silicon layer 4 is covered in contact with the amorphous silicon layer 5, also microcrystalline silicon as was immersed the substrate in a stripping solution never layers 4 touches the stripping solution. さらに側壁部12の表面から結晶粒界を伝わって剥離液が微結晶シリコン中に染み込むことがない。 Further stripping solution conveyed grain boundaries from the surface of the side wall portion 12 do not soak in the microcrystalline silicon. したがって、微結晶シリコン層4に対する剥離液の接触が防止され、それに起因する微結晶シリコン層4の膜剥がれや汚染が防止される。 Therefore, the contact of the stripping liquid is prevented for the microcrystalline silicon layer 4, film peeling and contamination of the microcrystalline silicon layer 4 is prevented due to it.

したがって、微結晶シリコン層4の膜剥がれが抑えられるとともに、微結晶シリコン層4が不純物に汚染されることなく、半導体層の機能低下が防止される。 Therefore, the film of the microcrystalline silicon layer 4 peel off can be suppressed, the microcrystalline silicon layer 4 without being contaminated by impurities, depression of the semiconductor layer is prevented. また、微結晶シリコン層4に用いる微結晶シリコン材料の選択範囲も広がり、より高性能の半導体素子が形成できるようになる。 Further, selection of a microcrystalline silicon material used for the microcrystalline silicon layer 4 is also spread, so higher performance of the semiconductor device can be formed.

(実施形態5) (Embodiment 5)
以下、図面を参照しながら、本発明による第5の実施形態の半導体素子について説明する。 Hereinafter, with reference to the accompanying drawings, a description will be given of a semiconductor device of the fifth embodiment according to the present invention.

図18は、本実施形態の半導体素子105の構成を模式的に示した図であり、図18(a)は半導体素子105の平面図を、図18(b)は図18(a)のA−A'断面における半導体素子105の構成を、図18(c)は図18(a)のB−B'断面における半導体素子105の構成をそれぞれ示している。 18, the configuration of the semiconductor device 105 of this embodiment is a diagram schematically showing a plan view of FIG. 18 (a) semiconductor devices 105, A of FIG. 18 (b) 18 (a) 'the structure of the semiconductor device 105 in cross-section, and FIG. 18 (c) is B-B in FIG. 18 (a)' -A respectively show a structure of a semiconductor device 105 in cross-section. 本実施形態の半導体素子105は、実施形態4と同様、逆スタガーチャネル保護型TFTであり、実施形態2の構成にチャネル保護層51が加えられた構成を有する。 The semiconductor device 105 of this embodiment, as in Embodiment 4, an inverse staggered channel protective type TFT, and has a structure in which the channel protective layer 51 is applied to the configuration of the second embodiment.

図に示すように、半導体素子105は、ガラス基板1と、ガラス基板1の上に形成されたゲート電極2と、ガラス基板1の上にゲート電極2を覆うように形成されたゲート絶縁層3と、ゲート絶縁層3の上に形成された微結晶シリコン層4(第1半導体層)と、微結晶シリコン層4の上面11及び側壁部(側面)12を覆い、かつゲート絶縁層3に接するように形成されたアモルファスシリコン層5(第2半導体層)と、アモルファスシリコン層5の上に形成されたチャネル保護層51、ソース電極56、及びドレイン電極57とを備えている。 As shown, the semiconductor device 105 includes a glass substrate 1, a gate electrode 2 formed on the glass substrate 1, a gate insulating layer 3 formed to cover the gate electrode 2 on a glass substrate 1 When a microcrystalline silicon layer 4 formed on the gate insulating layer 3 (first semiconductor layer), covering the top surface 11 and a side wall portion (side surface) 12 of the microcrystalline silicon layer 4, and in contact with the gate insulating layer 3 an amorphous silicon layer 5 formed so as to (second semiconductor layer), the channel protective layer 51 is formed on the amorphous silicon layer 5, and a source electrode 56 and drain electrode 57. アモルファスシリコン層5とソース電極56及びドレイン電極57との間には、コンタクト層55が形成されている。 Between the amorphous silicon layer 5 and the source electrode 56 and drain electrode 57, the contact layer 55 is formed.

本実施形態の半導体素子105においては、実施形態4の半導体素子104と比べて、コンタクト層55、ソース電極37、及びドレイン電極38の形状、及びこれらのゲート電極4等に対する位置関係が異なるのみであり、その他の構成は同じである。 In the semiconductor device 105 of this embodiment is different from the semiconductor device 104 of Embodiment 4, the contact layer 55, the shape of the source electrode 37 and drain electrode 38, and differ only in the positional relation 4, etc. The gate electrode Yes, other configurations are the same. また、本実施形態の半導体素子105は、実施形態4と同様の製造方法で作製することができ、実施形態1〜4と同様の効果が得られる。 The semiconductor device 105 of this embodiment can be produced by the same manufacturing method as in Embodiment 4, the same effects as the first to fourth embodiments can be obtained.

(実施形態6) (Embodiment 6)
以下、図面を参照しながら、本発明による第6の実施形態の半導体素子について説明する。 Hereinafter, with reference to the accompanying drawings, a description will be given of a semiconductor device of a sixth embodiment according to the present invention.

図19は、本実施形態の半導体素子106の構成を模式的に示した図であり、図19(a)は半導体素子106の平面図を、図19(b)は図19(a)のA−A'断面における半導体素子106の構成を、図19(c)は図19(a)のB−B'断面における半導体素子106の構成をそれぞれ示している。 Figure 19 is a diagram schematically showing the configuration of a semiconductor device 106 of this embodiment, the plan view of FIG. 19 (a) semiconductor devices 106, A of FIG. 19 (b) 19 (a) 'the structure of the semiconductor device 106 in cross section, FIG. 19 (c) is B-B in FIG. 19 (a)' -A respectively show a structure of a semiconductor device 106 in cross-section. 本実施形態の半導体素子106は、実施形態4と同様、逆スタガーチャネル保護型TFTであり、実施形態3の構成にチャネル保護層51が加えられた構成を有する。 The semiconductor device 106 of this embodiment, as in Embodiment 4, an inverse staggered channel protective type TFT, and has a structure in which the channel protective layer 51 is applied to the configuration of the third embodiment.

本実施形態の半導体素子106は、図に示すように、ガラス基板1と、ガラス基板1の上に形成されたゲート電極2と、ガラス基板1の上にゲート電極2を覆うように形成されたゲート絶縁層3と、ゲート絶縁層3の上に形成された微結晶シリコン層54(第1半導体層)と、微結晶シリコン層54の上面11全体及び側壁部の一部82を覆い、かつゲート絶縁層3に接するように形成されたアモルファスシリコン層5(第2半導体層)と、アモルファスシリコン層5の上に形成されたチャネル保護層51、ソース電極56、及びドレイン電極57とを備えている。 The semiconductor device 106 of this embodiment, as shown in FIG., A glass substrate 1, a gate electrode 2 formed on the glass substrate 1, which is formed to cover the gate electrode 2 on a glass substrate 1 a gate insulating layer 3, a microcrystalline silicon layer 54 formed on the gate insulating layer 3 (first semiconductor layer), covers the upper surface 11 a portion 82 of the total and the side wall portion of the microcrystalline silicon layer 54, and gate includes an amorphous silicon layer 5 which is formed in contact with the insulating layer 3 (second semiconductor layer), the channel protective layer 51 is formed on the amorphous silicon layer 5, the source electrode 56, and a drain electrode 57 . アモルファスシリコン層5とソース電極56及びドレイン電極57との間には、コンタクト層55が形成されている。 Between the amorphous silicon layer 5 and the source electrode 56 and drain electrode 57, the contact layer 55 is formed.

本実施形態の半導体素子106においては、実施形態4の半導体素子104と比べて、微結晶シリコン層54、コンタクト層55、ソース電極56、及びドレイン電極57の形状及びゲート電極2等に対する位置関係が異なる。 In the semiconductor device 106 of this embodiment, as compared with the semiconductor device 104 of Embodiment 4, a microcrystalline silicon layer 54, the contact layer 55, the positional relationship on the shape of the source electrode 56, and the drain electrode 57 and the gate electrode 2, etc. different. また、半導体素子106の微結晶シリコン層54は、実施形態4及び5の微結晶シリコン層4と比べて、その形状が異なる。 Further, the microcrystalline silicon layer 54 of the semiconductor device 106, as compared to the microcrystalline silicon layer 4 in Embodiment 4 and 5, the shape is different. すなわち、微結晶シリコン層54の側壁部の一部82(図19(b)に示す側壁部)はアモルファスシリコン層5によって覆われるが、他の側壁部92(図19(c)に示す側壁部)はアモルファスシリコン層5によっては覆われることなく、ソース電極56及びドレイン電極57のどちらかに接して覆われる。 That is, the side wall part 82 (side wall portion shown in FIG. 19 (b)) of the microcrystalline silicon layer 54 is covered by the amorphous silicon layer 5, the other side wall portion 92 (the side wall portion shown in FIG. 19 (c) ) it is not covered by the amorphous silicon layer 5 are covered against either the source electrode 56 and drain electrode 57.

本実施形態の半導体素子106によっても、実施形態1〜5から得られる効果と同様の効果が得られる。 By the semiconductor device 106 of this embodiment, the same effect as the effect obtained from the first to fifth embodiments can be obtained. また、本実施形態の半導体素子106は、実施形態4の製造工程と同様の工程を用いて作製することができる。 Further, the semiconductor device 106 of this embodiment can be fabricated using the same steps as the manufacturing process of the embodiment 4. なお、本実施形態の半導体素子106は、実施形態3と同様、ゲート絶縁層・半導体層形成工程22のパターニング工程において裏面露光法を活用することが可能であり、その場合、工程が簡略化され、製造コストおよび設備投資費用の削減が可能となる。 The semiconductor device 106 of this embodiment, as in Embodiment 3, it is possible to take advantage of the back surface exposure method in the patterning process of the gate insulating layer, the semiconductor layer formation step 22, in which case the process can be simplified , it is possible to reduce the production cost and capital investment costs. 裏面露光の実施方法は、実施形態3の説明で述べたものと同じであるので、その説明を省略する。 Since implementation of the backside exposure is the same as that mentioned in the description of the third embodiment, description thereof is omitted.

(実施形態7) (Embodiment 7)
以下、図面を参照しながら、本発明による第7の実施形態の半導体素子について説明する。 Hereinafter, with reference to the accompanying drawings, a description will be given of a semiconductor device of the seventh embodiment according to the present invention.

図20は、本実施形態の半導体素子107の構成を模式的に示した図であり、図20(a)は半導体素子107の平面図を、図20(b)は図20(a)のA−A'断面における半導体素子107の構成を、図20(c)は図20(a)のB−B'断面における半導体素子107の構成をそれぞれ示している。 Figure 20 is a structure of a semiconductor device 107 of this embodiment is a diagram schematically showing, A of FIG. 20 (a) is a plan view of the semiconductor device 107, FIG. 20 (b) Fig. 20 (a) 'the structure of the semiconductor device 107 in cross section, FIG. 20 (c) is B-B in FIG. 20 (a)' -A respectively show a structure of a semiconductor device 107 in cross-section.

本実施形態の半導体素子107は、ボトムゲート構造を有する逆スタガーチャネルエッチング型TFTであり、実施形態1における微結晶シリコン層4の代わりに、例えば酸化亜鉛(ZnO x )による酸化亜鉛層をチャネル層に用いたTFTである。 The semiconductor device 107 of this embodiment is the reverse staggered channel etch type TFT having a bottom-gate structure, instead of the microcrystalline silicon layer 4 in Embodiment 1, for example, the channel layer of zinc oxide layer with zinc oxide (ZnO x) it is a TFT used for.

半導体素子107は、図に示すように、ガラス基板1と、ガラス基板1の上に形成されたゲート電極2と、ガラス基板1の上にゲート電極2を覆うように形成されたゲート絶縁層3と、ゲート絶縁層3の上に形成された酸化亜鉛層74(第1半導体層)と、酸化亜鉛層74の上面11及び側壁部(側面)12を覆い、かつゲート絶縁層3に接するように形成されたアモルファスシリコン層5(第2半導体層)と、アモルファスシリコン層5の上に形成されたソース電極7及びドレイン電極8とを備えている。 The semiconductor element 107, as shown in FIG., A glass substrate 1, a gate electrode 2 formed on the glass substrate 1, a gate insulating layer 3 formed to cover the gate electrode 2 on a glass substrate 1 When a zinc oxide layer 74 formed on the gate insulating layer 3 (first semiconductor layer), an upper surface 11 and a side wall portion of the zinc oxide layer 74 (on the side) 12 covers and in contact with the gate insulating layer 3 an amorphous silicon layer 5 formed (second semiconductor layer), and a source electrode 7 and drain electrode 8 formed on the amorphous silicon layer 5. アモルファスシリコン層5とソース電極7及びドレイン電極8との間には、コンタクト層6が形成されている。 Between the amorphous silicon layer 5 and the source electrode 7 and drain electrode 8, the contact layer 6 is formed.

ここで、酸化亜鉛層74及びアモルファスシリコン層5は、半導体素子101の半導体層9として機能する。 Here, the zinc oxide layer 74 and the amorphous silicon layer 5, which functions as a semiconductor layer 9 of the semiconductor device 101. このうち、ソース電極7とドレイン電極8との間に流れる電流は主に酸化亜鉛層74を経由して流れるため、本実施形態の半導体素子107は従来のTFTに比べて高い移動度を有する。 Among them, to flow through the primary zinc oxide layer 74 is a current flowing between the source electrode 7 and the drain electrode 8, the semiconductor device 107 of this embodiment has a higher mobility than the conventional of the TFT.

コンタクト層6は、この半導体層9とソース電極7及びドレイン電極8との間の電気的接続を良好にするために設けられており、本実施形態においてその材質にはn +型シリコンが採用されている。 Contact layer 6 is provided in order to improve the electrical connection between the semiconductor layer 9 and the source electrode 7 and drain electrode 8, the the material is employed n + -type silicon in this embodiment ing. なお、コンタクト層6は、多結晶シリコン、微結晶シリコン、或いはアモルファスシリコンの単層構造で形成してもよく、また、これらの材料を複数用いた積層構造として形成してもよい。 The contact layer 6, polycrystalline silicon, microcrystalline silicon, or may be formed in a single-layer structure of the amorphous silicon, or may be formed as a layered structure using a plurality of these materials.

本実施形態の半導体素子107では、図に示すように、酸化亜鉛層74の上面11と側壁部12がアモルファスシリコン層5に接して覆われている。 In the semiconductor device 107 of the present embodiment, as shown in FIG., The upper surface 11 and the side wall portion 12 of the zinc oxide layer 74 is covered in contact with the amorphous silicon layer 5. この側壁部12は、酸化亜鉛層74がパターニングによって形成されるときにできたパターン端縁部(テーパー部)に相当する。 The side wall portion 12 corresponds to the pattern edge portions made when the zinc oxide layer 74 is formed by patterning (tapered portion). また、アモルファスシリコン層5は酸化亜鉛層74の端部を越えて形成された周辺領域13を有しており、この周辺領域13においてアモルファスシリコン層5はゲート絶縁層3と接している。 Further, the amorphous silicon layer 5 has a peripheral region 13 formed beyond the end of the zinc oxide layer 74, the amorphous silicon layer 5 is in contact with the gate insulating layer 3 in the peripheral region 13.

なお、一般的なTFTと同様、本実施形態の半導体素子107においても、ソース電極7及びドレイン電極8の上部に、ギャップ部15を覆うように保護膜が設けられ得る。 As in the general TFT, also in the semiconductor device 107 of this embodiment, the upper portion of the source electrode 7 and drain electrode 8 may protective film is provided to cover the gap portion 15. この保護膜は、窒化シリコン等の無機材料による膜、あるいはアクリル樹脂等の有機膜であってもよく、これらの積層物であってもよい。 The protective film, film of an inorganic material such as silicon nitride, or may be an organic film such as an acrylic resin, may be laminates thereof. 本実施形態及び以下に述べる実施形態には、そのような保護膜を有していない半導体素子を例として用いているが、保護膜を設けた半導体素子も本発明の半導体素子に含まれる。 The present embodiment and embodiments described below, although a semiconductor device that does not have such a protective film as an example, a semiconductor device having the protective film is also included in the semiconductor device of the present invention.

また、本実施形態のゲート絶縁層3には、ゲート電極2に所定の電圧等の電気信号を入力するための開口部を設けていないが、フォトリソグラフィ等の手法によってそのような開口部を設けた半導体素子も本発明の半導体素子に含まれる。 Further, the gate insulating layer 3 of the present embodiment is not provided with opening for the gate electrode 2 and inputs the electric signal such as a predetermined voltage, provided such openings by a technique such as photolithography the semiconductor element is also included in the semiconductor device of the present invention.

次に、本実施形態による半導体素子107の製造方法を説明する。 Next, a method of manufacturing the semiconductor device 107 according to this embodiment.

半導体素子107の製造方法は、ゲート絶縁層・半導体層形成工程以外は図2に示した実施形態101の製造方法と同じである。 The method of manufacturing a semiconductor device 107, other than the gate insulating layer, the semiconductor layer forming step is the same as the manufacturing method of the embodiment 101 shown in FIG. よって、ここではゲート絶縁層・半導体層形成工程についてのみ説明し、他の工程は説明を省略する。 Therefore, be described here and the gate insulating layer, the semiconductor layer forming step, other steps will be omitted.

本実施形態のゲート絶縁層・半導体層形成工程では、図2のゲート電極形成工程21を経た基板に、まず、プラズマ化学的気相成長(PECVD)法により、窒化シリコン(SiN x )からなるゲート絶縁層3が成膜される。 The gate insulating layer, the semiconductor layer formation step of this embodiment, the substrate after the step of forming a gate electrode 21 of FIG. 2, firstly, by a plasma chemical vapor deposition (PECVD) method, the gate comprising silicon nitride (SiN x) insulating layer 3 is deposited. ここで、ゲート絶縁層3の膜厚は0.4μmとした。 Here, the film thickness of the gate insulating layer 3 was 0.4 .mu.m. 成膜は、成膜装置における平行平板型(容量結合型)の電極構造をもつ成膜チャンバーを用いて、基板温度300°C、圧力50〜300Pa、電力密度10〜20mW/cm 2の条件下で行い、成膜用のガスにはシラン(SiH 4 )、アンモニア(NH 3 )、及び窒素(N 2 )の混合ガスを用いた。 Deposition, using the deposition chamber having an electrode structure of a parallel plate type (capacitively coupled) in the film forming apparatus, a substrate temperature of 300 ° C, pressure 50~300Pa, under the conditions of the power density 10~20mW / cm 2 performed in, the film forming gas silane (SiH 4), ammonia (NH 3), and using a mixture gas of nitrogen (N 2).

続いて、同一成膜装置の別成膜チャンバーを用いて、スパッタ法により酸化亜鉛膜を成膜した。 Then, using a separate deposition chamber of the same deposition apparatus, thereby forming a zinc oxide film by a sputtering method. このときの酸化亜鉛の膜厚は0.1μmとした。 The film thickness of the zinc oxide at this time was set to 0.1 [mu] m. より詳細には、基板温度200°Cで、成膜用ガスにアルゴンと酸素の混合ガスを用いて成膜を行った。 More specifically, at a substrate temperature of 200 ° C, a film was formed by using argon and oxygen mixed gas to the film forming gas. アルゴンガスと酸素ガスの流量比は10:1とし、スパッタターゲットには酸化亜鉛の焼結体からなるターゲットを用いた。 Flow ratio of argon gas and oxygen gas 10: 1, and the sputter target using a target made of a sintered body of zinc oxide.

続いて、フォトリソグラフィにより酸化亜鉛膜をパターニングして酸化亜鉛層74を得た。 Subsequently, by patterning the zinc oxide film by photolithography to obtain a zinc oxide layer 74. このとき、酸化亜鉛膜のエッチングにはウェットエッチング法を用いた。 At this time, we are using the wet etching method for etching a zinc oxide film. エッチャントには、10〜80重量%の燐酸、1〜10重量%の硝酸、1〜10重量%の酢酸、及び残部水からなる溶液を用いた。 The etchant of 10 to 80 wt% phosphoric acid, 1 to 10 wt% of nitric acid, with a solution consisting of 1 to 10 wt% of acetic acid, and balance water. なお、これらのスパッタリング及びエッチングの条件は、上述したものに限られることはなく、他の条件を用いてもよい。 The conditions of sputtering and etching is not limited to those described above, it may be other conditions.

次に、PECVD法により、基板上にアモルファスシリコン膜とn +型シリコン膜が連続成膜されるが、これ以降の工程は、図5を用いて説明した実施形態1における製造工程と同じであるので、その説明を省略する。 Then, by PECVD, but the amorphous silicon film and the n + -type silicon film on the substrate is continuously formed, it is the subsequent step is the same as the manufacturing process in the first embodiment described with reference to FIG. 5 since, the description thereof is omitted.

上述した酸化亜鉛層74の形成工程では、図6を用いて説明したソース・ドレイン電極形成工程23でエッチングに用いたものと同じかそれに近いエッチャントが用いられる。 In the step of forming the zinc oxide layer 74 described above, the etchant or close to the same as that used for etching the source and drain electrode formation step 23 described with reference to FIG. 6 is used. したがって、仮に本実施形態のようにアモルファスシリコン層5によって酸化亜鉛層74を覆っていなければ、ソース・ドレイン電極形成工程23で用いるエッチャントによって、酸化亜鉛層74が容易にオーバーエッチングされてしまう。 Therefore, unless over the zinc oxide layer 74 if the amorphous silicon layer 5 as in the present embodiment, the etchant used in the source and drain electrode formation step 23, the zinc oxide layer 74 would be easily over-etched. 酸化亜鉛膜は耐薬品性が非常に劣るため、たとえソース・ドレイン電極形成工程23で用いるエッチャントを変えたとしても、酸化亜鉛層74に対するオーバーエッチングを防止することは困難である。 Zinc oxide film because the chemical resistance very poor, even if changing the etchant used in the source and drain electrode formation step 23, it is difficult to prevent the over-etching of the zinc oxide layer 74.

本実施形態の構造及び製造方法によれば、酸化亜鉛層74の上面11及び側壁部12がアモルファスシリコン層5に接して覆われているため、ソース・ドレイン電極形成工程23で用いるエッチャントが酸化亜鉛層74に触れることがない。 According to the structure and the manufacturing method of this embodiment, since the upper surface 11 and the side wall portion 12 of the zinc oxide layer 74 is covered in contact with the amorphous silicon layer 5, the etchant zinc oxide used in the source and drain electrode formation step 23 there is no touching the layer 74. また、アモルファスシリコン層5形成以降に用いられる剥離液等が酸化亜鉛層74に触れることもない。 Further, the stripping solution used in the amorphous silicon layer 5 formed later and the like never touch the zinc oxide layer 74. したがって、エッチャントや剥離液との接触あるいはそれらの染み込みに起因する酸化亜鉛層74の膜剥がれ及び性能低下が防止される。 Therefore, film peeling and degradation of the etchant and stripping solution in contact with or zinc oxide layer 74 due to the penetration of them is prevented. また、エッチャントや剥離液に含まれる金属などの不純物が酸化亜鉛層74の中に取り込まれることもないので、半導体層の機能低下が防止される。 Further, since it no impurities such as metal contained in the etchant or stripping solution is incorporated into the zinc oxide layer 74, hypofunction of the semiconductor layer is prevented.

なお、ここでは、半導体層9のチャネル層として酸化亜鉛層74を用いたが、チャネル層の材料には、例えば、酸化カドミウム(CdO)など他の材料も用いることができる。 Here, although using zinc oxide layer 74 as a channel layer of the semiconductor layer 9, the material of the channel layer, for example, can also be used other materials such as cadmium oxide (CdO). また、これらの材料にドープする不純物としては、3d遷移金属元素の他、希土類等のドープ材料を用いることができる。 Further, as the impurity to be doped in these materials, other 3d transition metal elements, can be used doping material such as rare earth. 本実施形態の半導体素子107は上述の構成を有しているので、チャネル層にこのような他の材料を用いたとしても膜剥がれや性能低下を防止することができる。 The semiconductor device 107 of this embodiment since it has the above-described configuration, it is possible to prevent the film peeling and degradation in the channel layer as with such other materials. したがって、チャネル層に適用する材料の範囲を大きく広げることができる。 Therefore, it is possible to greatly expand the range of materials to be applied to the channel layer.

また、実施形態2から6の各半導体素子における微結晶シリコン層の代わりに、本実施形態の酸化亜鉛層74を用いることも可能であり、そのような構成の半導体素子によっても上述した本願発明の効果が得られる。 Further, instead of the microcrystalline silicon layer in the semiconductor devices of embodiments 2 6, the use of the zinc oxide layer 74 of this embodiment are possible, the present invention described above also by a semiconductor element such configuration effect can be obtained. そのような構成の半導体素子も本願発明の実施形態に含まれる。 The semiconductor device of such a configuration is also included in the embodiment of the present invention. また、実施形態3及び6の構成を採用する場合には、ゲート絶縁層・半導体層形成工程におけるパターニング工程において、実施形態3及び6で述べた裏面露光法を用いることも可能であり、その場合、工程がより簡略化され、製造コストおよび設備投資費用の削減が可能となる。 Further, when employing the structure of Embodiment 3 and 6, in the patterning step of the gate insulating layer, the semiconductor layer forming step, it is also possible to use a back exposure method described in Embodiment 3 and 6, when the , process can be more simplified, it is possible to reduce the manufacturing costs and capital investment costs.

本発明によれば、その半導体層の構造により、半導体層と下部層との付着力が強いので、半導体層とゲート絶縁層との間の膜剥がれが効果的に防止される。 According to the present invention, the structure of the semiconductor layer, the adhesion between the semiconductor layer and the lower layer is strong, peeling layer between the semiconductor layer and the gate insulating layer is effectively prevented. また、半導体層自身への不純物の染み込みが防止されるとともに、半導体層とその下部層との間に不純物が侵入することも防止されるので、半導体層自身の膜剥がれ、及び半導体層とその下部層との間の膜剥がれを効果的に防ぐことができる。 Further, the penetration of impurities into the semiconductor layer itself is prevented, since also prevented from entering impurities between the semiconductor layer and the lower layer, the semiconductor layer itself film peeling, and the semiconductor layer and the lower film between the layers peeling can be effectively prevented. また、半導体層が不純物によって汚染されることがなく、半導体層自身の消失も防止されるので、品質の高い半導体素子を得ることができる。 Also, without the semiconductor layer is contaminated by impurities, so also prevented loss of the semiconductor layer itself, it is possible to obtain a high quality semiconductor device. また、本発明によれば、そのような半導体素子を低コストで製造できるという利点も得ることができる。 Further, according to the present invention, it is possible to obtain an advantage that such a semiconductor device can be manufactured at low cost.

本発明は、半導体素子を有するアクティブマトリクス基板を備えた液晶表示装置、有機エレクトロルミネッセンス(EL)表示装置、無機エレクトロルミネッセンス表示装置等の表示装置、フラットパネル型X線イメージセンサー装置等の撮像装置、及び密着型画像入力装置、指紋読み取り装置等の画像入力装置に好適に用いられる。 The present invention relates to a liquid crystal display device including the active matrix substrate having a semiconductor element, an organic electroluminescence (EL) display device, a display device such as an inorganic electroluminescent display device, a flat panel X-ray image sensor device imaging apparatus such as, and contact-type image input device is suitably used for an image input device such as a fingerprint reader.

本発明による実施形態1の半導体素子101の構成を模式的に示した図である。 The structure of the semiconductor device 101 of Embodiment 1 according to the present invention is a diagram schematically showing. 図1(a)は半導体素子101の平面図であり、図1(b)は図1(a)のA−A'断面における半導体素子101の構成を、図1(c)は図1(a)のB−B'断面における半導体素子101の構成をそれぞれ示している。 1 (a) is a plan view of the semiconductor device 101, FIG. 1 (b) the structure of the semiconductor device 101 in the A-A 'cross section of the FIG. 1 (a), FIG. 1 (c) Fig. 1 (a respectively show a structure of a semiconductor device 101 in cross section B-B ') of. 実施形態1の製造方法を表した図である。 It is a diagram showing a production method of Embodiment 1. 実施形態1の製造方法におけるゲート電極形成工程21が完了した状態を表した図である。 It is a diagram showing a state in which the gate electrode formation step 21 has been completed in the manufacturing method of Embodiment 1. 図3(a)はこの状態での平面図を示しており、図3(b)は図3(a)のA−A'断面における層構成を、また図3(c)は図3(a)のB−B'断面における層構成をそれぞれ表している。 Figure 3 (a) shows a plan view of this state, and FIG. 3 (b) also a layer structure, in A-A 'cross section of the FIG. 3 (a) FIG. 3 (c) FIG. 3 (a represent respectively a layer structure in cross section B-B ') of. 実施形態1の製造方法におけるゲート絶縁層・半導体層形成工程22において、微結晶シリコン層4が形成された状態を表した図である。 In the gate insulating layer, the semiconductor layer forming step 22 in the manufacturing method of Embodiment 1 is a diagram showing a state in which the microcrystalline silicon layer 4 is formed. 図4(a)はこの状態での平面図であり、図4(b)は図4(a)のA−A'断面における層構成を、また図4(c)は図4(a)のB−B'断面における層構成をそれぞれ表している。 Figure 4 (a) is a plan view of this state, and FIG. 4 (b) also a layer structure, in A-A 'cross section of the FIG. 4 (a) and FIG. 4 (c) of FIG. 4 (a) represent respectively a layer structure in cross section B-B '. ゲート絶縁層・半導体層形成工程22において、微結晶シリコン層4が形成された後、n +型シリコン層31が形成された状態を表した図である。 In the gate insulating layer, the semiconductor layer formation step 22, a diagram showing a state in which the microcrystalline silicon layer 4 is then formed, n + -type silicon layer 31 is formed. 図5(a)はこの状態を表した平面図であり、図5(b)は図5(a)のA−A'断面における層構成を、また図5(c)は図5(a)のB−B'断面における層構成をそれぞれ表している。 5 (a) is a plan view showing the state, Fig. 5 (b) 5 a layer structure of A-A 'cross section of the (a), and FIG. 5 (c) FIGS. 5 (a) represent respectively a layer structure in the cross section B-B '. 実施形態1の製造方法におけるソース・ドレイン電極形成工程23が完了した状態を表した図である。 It is a diagram showing a state in which the source and drain electrode formation step 23 has been completed in the manufacturing method of Embodiment 1. 図6(a)はこの状態を表した平面図であり、図6(b)は図6(a)のA−A'断面における層構成を、また図6(c)は図6(a)のB−B'断面における層構成をそれぞれ表している。 6 (a) is a plan view showing the state, Fig. 6 (b) A-A 'of the layer structure in cross-section, and FIG. 6 in FIGS. 6 (a) (c) is FIGS. 6 (a) represent respectively a layer structure in the cross section B-B '. 参考例の半導体素子200の構成を模式的に示した図である。 The structure of the semiconductor device 200 of the reference example is a diagram schematically showing. 図7(a)は参考例の半導体素子200の平面図であり、図7(b)は図7(a)のA−A'断面における半導体素子200の構成を、図7(c)は図7(a)のB−B'断面における半導体素子200の構成をそれぞれ表している。 7 (a) is a plan view of the semiconductor device 200 of the reference example, the structure of the semiconductor device 200 in the A-A 'cross section of the FIG. 7 (b) FIGS. 7 (a), FIG. 7 (c) FIG. represent respectively the configuration of a semiconductor device 200 in the cross section B-B 'of 7 (a). 実施形態2による半導体素子102の構成を模式的に示した図である。 The structure of the semiconductor device 102 according to Embodiment 2 is a diagram schematically showing. 図8(a)は半導体素子102の平面図を、図8(b)は図8(a)のA−A'断面における半導体素子102の構成を、図8(c)は図8(a)のB−B'断面における半導体素子102の構成をそれぞれ示している。 8 (a) is a plan view of the semiconductor device 102, and FIG. 8 (b) the structure of the semiconductor device 102 in A-A 'cross section of the FIG. 8 (a), the FIG. 8 (c) Figure 8 (a) It shows the B-B 'of the structure of a semiconductor device 102 in a cross section, respectively. 実施形態3による半導体素子103の構成を模式的に示した図であり、図9(a)は半導体素子103の平面図を、図9(b)は図9(a)のA−A'断面における半導体素子103の構成を、図9(c)は図9(a)のB−B'断面における半導体素子103の構成をそれぞれ示している。 Is a diagram schematically showing the structure of a semiconductor device 103 according to Embodiment 3, the plan view of FIG. 9 (a) semiconductor devices 103, A-A 'cross section in FIG. 9 (b) FIG. 9 (a) the structure of the semiconductor device 103, FIG. 9 (c) respectively show a structure of a semiconductor device 103 in cross section B-B 'shown in FIG. 9 (a) in the. 実施形態3の製造方法におけるゲート絶縁層・半導体層形成工程における第1工程を表した図である。 Is a diagram showing a first step in the gate insulating layer, the semiconductor layer forming step in the manufacturing method of Embodiment 3. 図10(a)はこの工程で形成された層構成を表した平面図であり、図10(b)は図10(a)のA−A'断面における層構成を、また図10(c)は図10(a)のB−B'断面における層構成をそれぞれ表している。 10 (a) is a plan view showing a layer structure formed by this process, and FIG. 10 (b) also a layer structure, in A-A 'cross section of the FIG. 10 (a) FIG. 10 (c) represent respectively a layer structure in cross section B-B 'in FIG. 10 (a). 実施形態3の製造方法におけるゲート絶縁層・半導体層形成工程22における第2工程を説明するための図である。 Is a diagram for explaining a second step in the gate insulating layer, the semiconductor layer forming step 22 in the manufacturing method of Embodiment 3. 図11(a)はこの工程で形成された層構成を表した平面図であり、図11(b)は図11(a)のA−A'断面における層構成を、また図11(c)は図11(a)のB−B'断面における層構成をそれぞれ表している。 11 (a) is a plan view showing a layer structure formed by this process, and FIG. 11 (b) also a layer structure, in A-A 'cross section of the FIG. 11 (a) FIG. 11 (c) represent respectively a layer structure in cross section B-B 'in FIG. 11 (a). 実施形態3の製造方法におけるゲート絶縁層・半導体層形成工程の第3工程を説明するための図である。 Is a diagram for explaining a third step of the gate insulating layer, the semiconductor layer forming step in the manufacturing method of Embodiment 3. 図12(a)はこの工程で形成された層構成を表した平面図であり、図12(b)は図12(a)のA−A'断面における層構成を、また図12(c)は図12(a)のB−B'断面における層構成をそれぞれ表している。 12 (a) is a plan view showing a layer structure formed by this process, and FIG. 12 (b) also a layer structure, in A-A 'cross section of the FIG. 12 (a) FIG. 12 (c) represent respectively a layer structure in cross section B-B 'in FIG. 12 (a). 実施形態4の半導体素子104の構成を模式的に示した図である。 The structure of the semiconductor device 104 of Embodiment 4 is a diagram schematically showing. 図13(a)は半導体素子104の平面図を、図13(b)は図13(a)のA−A'断面における半導体素子104の構成を、図13(c)は図13(a)のB−B'断面における半導体素子104の構成をそれぞれ示している。 13 (a) shows a plan view of the semiconductor device 104, FIG. 13 (b) the structure of the semiconductor device 104 in A-A 'cross section of the FIG. 13 (a), the FIG. 13 (c) Fig. 13 (a) It shows the B-B 'of the structure of a semiconductor device 104 in a cross section, respectively. 実施形態4の製造方法を表した図である。 It is a diagram showing a production method of Embodiment 4. 実施形態4の製造方法におけるゲート電極形成工程の完了状態を表した図である。 Is a diagram showing the completion state of the gate electrode forming step in the manufacturing method of the fourth embodiment. 図15(a)はこの工程で形成された層構成を表した平面図であり、図15(b)は図15(a)のA−A'断面における層構成を、また図15(c)は図15(a)のB−B'断面における層構成をそれぞれ表している。 15 (a) is a plan view showing a layer structure formed by this process, FIG. 15 (b) 15 a layer structure of A-A 'cross section of the (a), and FIG. 15 (c) represent respectively a layer structure in cross section B-B 'in FIG. 15 (a). 実施形態4の製造方法におけるゲート絶縁層・半導体層形成工程の完了状態を表した図である。 Is a diagram showing the completion state of the gate insulating layer, the semiconductor layer forming step in the manufacturing method of the fourth embodiment. 図16(a)はこの工程で形成された層構成を表した平面図であり、図16(b)は図16(a)のA−A'断面における層構成を、また図16(c)は図16(a)のB−B'断面における層構成をそれぞれ表している。 16 (a) is a plan view showing a layer structure formed by this process, FIG. 16 (b) 16 a layer structure of A-A 'cross section of the (a), and FIG. 16 (c) represent respectively a layer structure in cross section B-B 'in FIG. 16 (a). 実施形態4の製造方法におけるソース・ドレイン電極形成工程を表した図である。 It is a diagram showing a source-drain electrode forming step in the manufacturing method of the fourth embodiment. 図17(a)はこの工程で形成された層構成を表した平面図であり、図17(b)は図17(a)のA−A'断面における層構成を、また図17(c)は図17(a)のB−B'断面における層構成をそれぞれ表している。 Figure 17 (a) is a plan view showing a layer structure formed by this process, FIG. 17 (b) 17 a layer structure of A-A 'cross section of the (a), and FIG. 17 (c) represent respectively a layer structure in cross section B-B 'in FIG. 17 (a). 実施形態5の半導体素子105の構成を模式的に示した図である。 The structure of the semiconductor device 105 of Embodiment 5 is a diagram schematically showing. 図18(a)は半導体素子105の平面図を、図18(b)は図18(a)のA−A'断面における半導体素子105の構成を、図18(c)は図18(a)のB−B'断面における半導体素子105の構成をそれぞれ示している。 FIG. 18 (a) is a plan view of the semiconductor device 105, FIG. 18 (b) the structure of the semiconductor device 105 in A-A 'cross section of the FIG. 18 (a), the FIG. 18 (c) Fig. 18 (a) It shows the B-B 'of the structure of a semiconductor device 105 in a cross section, respectively. 実施形態6の半導体素子106の構成を模式的に示した図である。 The structure of the semiconductor device 106 of Embodiment 6 is a diagram schematically showing. 図19(a)は半導体素子106の平面図を、図19(b)は図19(a)のA−A'断面における半導体素子106の構成を、図19(c)は図19(a)のB−B'断面における半導体素子106の構成をそれぞれ示している。 FIG. 19 (a) is a plan view of the semiconductor device 106, FIG. 19 (b) the structure of the semiconductor device 106 in the A-A 'cross section of the FIG. 19 (a), the FIG. 19 (c) Fig. 19 (a) It shows the B-B 'of the structure of a semiconductor device 106 in a cross section, respectively. 実施形態7の半導体素子107の構成を模式的に示した図である。 The structure of the semiconductor device 107 of Embodiment 7 is a diagram schematically showing. 図20(a)は半導体素子107の平面図を、図20(b)は図20(a)のA−A'断面における半導体素子107の構成を、図20(c)は図20(a)のB−B'断面における半導体素子107の構成をそれぞれ示している。 FIG. 20 (a) is a plan view of the semiconductor device 107, FIG. 20 (b) the configuration of a semiconductor device 107 in the A-A 'cross section of the FIG. 20 (a), the FIG. 20 (c) Fig. 20 (a) It shows the B-B 'of the structure of a semiconductor device 107 in a cross section, respectively. 微結晶シリコン層、アモルファスシリコン層および低温多結晶シリコン層の断面構造を模式的に示す図である。 Microcrystalline silicon layer, the cross-sectional structure of an amorphous silicon layer and the low-temperature polycrystalline silicon layer is a diagram schematically illustrating. 図21(a)は微結晶シリコン層の断面を、図21(b)はアモルファスシリコン層の断面を、また図21(c)は低温多結晶シリコン層の断面をそれぞれ表している。 Figure 21 (a) shows the cross section of the microcrystalline silicon layer, FIG. 21 (b) the cross-section of an amorphous silicon layer, and FIG. 21 (c) represents the cross section of the low-temperature poly silicon layer, respectively.

符号の説明 DESCRIPTION OF SYMBOLS

1 ガラス基板 2 ゲート電極 3 ゲート絶縁層 4、34、40、54 微結晶シリコン層 5、5' アモルファスシリコン層 6、6'、36、55 コンタクト層 7、37、56 ソース電極 8、38、57 ドレイン電極 9、9' 半導体層 11 上面 12 側壁部 13 周辺領域 15 ギャップ部 21 ゲート電極形成工程 22 ゲート絶縁膜・半導体層形成工程 23 ソース・ドレイン電極形成工程 24 チャネルエッチング工程 28 微結晶シリコン膜 29 レジストパターン膜 31、44、53 n +型シリコン層 32、43 レジストパターン膜 41 アモルファスシリコン膜 42 n +型シリコン膜 51 チャネル保護層 74 酸化亜鉛層 82、92 側壁部 101、102、103、104、105、106、107 半導体素子 121 ゲート電 1 glass substrate 2 gate electrode 3 gate insulating layer 4,34,40,54 microcrystalline silicon layer 5, 5 'amorphous silicon layer 6, 6', 36,55 contact layer 7,37,56 source electrode 8,38,57 drain electrodes 9, 9 'semiconductor layer 11 top surface 12 side wall portion 13 surrounding region 15 gap portion 21 gate electrode formation step 22 the gate insulating film, the semiconductor layer formation step 23 the source and drain electrode formation step 24 channel etching process 28 microcrystalline silicon film 29 resist pattern film 31,44,53 n + -type silicon layer 32, 43 resist pattern film 41 amorphous silicon film 42 n + -type silicon layer 51 channel protective layer 74 of zinc oxide layer 82, 92 side wall portion 101, 102, 103, 104, 105, 106, 107 semiconductor devices 121 gate electrode 形成工程 122 ゲート絶縁膜・半導体層形成工程 123 ソース・ドレイン電極形成工程 124 n +型シリコンエッチング工程 200 半導体素子 201 ガラス基板 202 微結晶シリコン層 203 インキュベーション層 204 結晶粒界 205 アモルファスシリコン層 206 低温多結晶化シリコン層 Formation step 122 a gate insulating film, the semiconductor layer forming step 123 the source and drain electrode formation step 124 n + -type silicon etching step 200 the semiconductor device 201 glass substrate 202 microcrystalline silicon layer 203 incubation layer 204 grain boundaries 205 amorphous silicon layer 206 LTPS crystallized silicon layer

Claims (21)

  1. 基板の上に形成されたゲート電極と、 A gate electrode formed on a substrate,
    前記ゲート電極の上に形成された絶縁層と、 An insulating layer formed on the gate electrode,
    前記絶縁層の上に形成された半導体層と、 A semiconductor layer formed on the insulating layer,
    前記半導体層の上に形成されたソース電極及びドレイン電極と、を備え、 And a source electrode and a drain electrode formed on the semiconductor layer,
    前記半導体層は、 The semiconductor layer,
    第1半導体層と、 A first semiconductor layer,
    前記第1半導体層の側壁部の少なくとも一部を覆うように形成された第2半導体層と、を含む半導体素子。 Semiconductor device and a second semiconductor layer formed to cover at least part of the side wall portion of the first semiconductor layer.
  2. 前記第2半導体層は、前記第1半導体層の上面を覆うことを特徴とする、請求項1に記載の半導体素子。 It said second semiconductor layer is characterized by covering the upper surface of the first semiconductor layer, a semiconductor device according to claim 1.
  3. 前記第2半導体層は、前記第1半導体層の上面を覆い、前記絶縁層に接する部分を有することを特徴とする、請求項1に記載の半導体素子。 Said second semiconductor layer, the first covering the upper surface of the semiconductor layer, and having a portion in contact with the insulating layer, the semiconductor device according to claim 1.
  4. 前記第2半導体層は、前記第1半導体層よりも結晶粒界が少ない材料、あるいは結晶粒界が実質的に発生しない材料を主成分とする、請求項1から3のいずれかに記載の半導体素子。 Said second semiconductor layer, said first semiconductor layer crystal grain boundary is less material than, or grain boundaries mainly composed of substantially no generating material, a semiconductor according to any one of claims 1 to 3 element.
  5. 前記第1半導体層の主成分が微結晶シリコンである、請求項1から4のいずれかに記載の半導体素子。 The main component of the first semiconductor layer is a microcrystalline silicon semiconductor device according to any one of claims 1 to 4.
  6. 前記第1半導体層の主成分が酸化亜鉛である、請求項1から4のいずれかに記載の半導体素子。 The main component of the first semiconductor layer is zinc oxide, semiconductor device according to any one of claims 1 to 4.
  7. 前記第2半導体層の主成分がアモルファスシリコンである、請求項1から6のいずれかに記載の半導体素子。 The main component of the second semiconductor layer is an amorphous silicon semiconductor device according to any one of claims 1 to 6.
  8. 前記第1半導体層の前記側壁部の全部が前記第2半導体層によって覆われている、請求項1から7のいずれかに記載の半導体素子。 Wherein all of said side wall portion of the first semiconductor layer is covered with the second semiconductor layer, a semiconductor device according to any one of claims 1 to 7.
  9. 前記第1半導体層の前記側壁部の一部が前記第2半導体層によって覆われており、前記側壁部の他の部分が前記ソース電極及び前記ドレイン電極によって覆われている、請求項1から7のいずれかに記載の半導体素子。 Wherein which portion of the side wall portion of the first semiconductor layer is covered with the second semiconductor layer, the other part of the side wall portion is covered with the source electrode and the drain electrode, of claims 1 to 7 the semiconductor device according to any one of.
  10. 基板面に垂直な方向から見た場合、前記第1半導体層の周囲全てが前記第2半導体層の前記絶縁層に接する部分によって囲まれている、請求項1から8のいずれかに記載の半導体素子。 When viewed from a direction perpendicular to the substrate surface, the entire periphery of the first semiconductor layer is surrounded by the portion in contact with the insulating layer of the second semiconductor layer, a semiconductor according to any one of claims 1 to 8 element.
  11. 基板面に垂直な方向から見た場合、前記第1半導体層の周囲が前記第2半導体層の前記絶縁層に接する部分と前記ソース電極及び前記ドレイン電極の前記絶縁層に接する部分とによって囲まれている、請求項1から7のいずれかに記載の半導体素子。 When viewed from a direction perpendicular to the substrate surface, surrounded by the said portion in contact with the insulating layer of the first semiconductor layer wherein said portion in contact with the insulating layer around said second semiconductor layer source electrode and the drain electrode of the and that, the semiconductor device according to any one of claims 1 to 7.
  12. ゲート電極の上に絶縁層を形成する工程と、 Forming an insulating layer on the gate electrode,
    前記絶縁層の上に第1半導体層を形成する工程と、 Forming a first semiconductor layer on the insulating layer,
    前記第1半導体層の上に第2半導体層を形成する工程と、 Forming a second semiconductor layer on the first semiconductor layer,
    前記第2半導体層の上にフォトリソグラフィ法によってソース電極及びドレイン電極を形成する工程と、を含み、 And forming a source electrode and a drain electrode by photolithography on the second semiconductor layer,
    前記第2半導体層を形成する工程において、前記第2半導体層は前記第1半導体層を覆うと共に、前記第1半導体層の側壁部の少なくとも一部を覆うように形成される半導体素子の製造方法。 In the step of forming the second semiconductor layer, the manufacturing method of the with the second semiconductor layer covering the first semiconductor layer, a semiconductor element formed so as to cover at least a portion of the side wall portion of said first semiconductor layer .
  13. 前記第2半導体層の上にn +型シリコン層を形成する工程と、 Forming an n + -type silicon layer on the second semiconductor layer,
    前記n +型シリコン層にエッチング処理を施してコンタクト層を形成する工程と、を含む、請求項12に記載の製造方法。 And forming a contact layer by etching the n + -type silicon layer, the manufacturing method according to claim 12.
  14. 前記ソース電極及びドレイン電極を形成する工程は、レジスト膜を形成する工程を含み、 The step of forming the source electrode and the drain electrode includes a step of forming a resist film,
    前記コンタクト層は、前記レジスト膜を用いたパターニングによって形成される、請求項13に記載の製造方法。 The contact layer, the resist film is formed by patterning using a method according to claim 13.
  15. 前記コンタクト層を形成した後、剥離液を用いてレジスト膜を除去する工程を含む、請求項13または14に記載の製造方法。 After forming the contact layer, comprising the step of removing the resist film by using a stripping solution, the manufacturing method according to claim 13 or 14.
  16. 前記第1半導体層を形成する工程は、 The step of forming the first semiconductor layer,
    前記絶縁層の上に前記第1半導体層の材料からなる第1半導体材料膜を形成する工程と、 Forming a first semiconductor material film made of the material of the first semiconductor layer on the insulating layer,
    前記第1半導体材料膜の上にフォトレジスト膜を形成する工程と、 Forming a photoresist film on the first semiconductor material layer,
    前記ゲート電極をマスクとして前記フォトレジスト膜を露光する工程と、を含む請求項12から15のいずれかに記載の製造方法。 The process according to any one of claims 12 to 15 comprising a step of exposing the photoresist film using the gate electrode as a mask.
  17. 前記第2半導体層は、前記第1半導体層よりも結晶粒界が少ない材料、あるいは結晶粒界が実質的に発生しない材料によって形成される、請求項12から16のいずれかに記載の製造方法。 It said second semiconductor layer, said first semiconductor layer crystal grain boundary is less material than, or crystal grain boundary is formed by a substantially not generating material, the manufacturing method according to any of claims 12 16, .
  18. 前記第1半導体層の主成分が微結晶シリコンである、請求項12から17のいずれかに記載の製造方法。 The main component of the first semiconductor layer is a microcrystalline silicon, the manufacturing method according to any of claims 12 17.
  19. 前記第1半導体層の主成分が酸化亜鉛である、請求項12から17のいずれかに記載の製造方法。 The main component of the first semiconductor layer is zinc oxide, the production method according to any of claims 12 17.
  20. 前記第2半導体層の主成分がアモルファスシリコンである、請求項12から19のいずれかに記載の製造方法。 The main component of the second semiconductor layer is amorphous silicon, the manufacturing method according to any of claims 12 19.
  21. 請求項1から11のいずれかに記載の半導体素子を備えた表示装置。 Display device comprising the semiconductor device according to any one of claims 1 to 11.
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