JP2011054648A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】薄型化された半導体ウエハを接着部材に貼り付けた状態で、ダイシングした後、半導体ウエハから個別の半導体チップをピックアップする場合、接着部材に半導体チップに対応して1対1にピックアップ用孔を設ける必要があるため、当該接着部材を他の半導体ウエハのピックアップには利用できなかった。
【解決手段】ピックアップ用孔を有しない接着部材に、半導体ウエハを取り付け、半導体ウエハをダイシングにより半導体チップに個片化した後、接着部材に孔を開けて、半導体ウエハと前記接着部材との間に気体を送り込んで、各半導体チップをピックアップする半導体装置の製造方法が得られる。
【選択図】 図5

Description

本発明は、半導体装置の製造方法、特に、半導体ウエハをダイシングした後に、ダイシング装置から半導体チップをピックアップする方法に関するものである。
一般に、半導体ウエハには、多数の半導体チップが形成されており、近年、半導体ウエハは大口径化及び薄型化する傾向にある。半導体ウエハの大口径化及び薄型化と共に、当該半導体ウエハを半導体チップに分割するダイシング工程におけるハンドリングが難しくなりつつある。
薄型化した半導体チップのハンドリングを容易にするために、半導体ウエハの裏面に、ウエハシートを貼り付け、当該ウエハシートの周辺をウエハフレーム或いはウエハリングに取り付けた構造のウエハプレートが提案されている。
従来、この種、ウエハシート上に半導体ウエハを貼り付けた構造のウエハプレートとして、特許文献1に記載されたものがある。具体的に説明すると、特許文献1には、UVテープ、弱粘着性樹脂テープをウエハシートとして半導体ウエハの裏面に貼り付けた状態で、ダイシングを施すことにより、ウエハシート上の半導体チップを分割した後、目標となる半導体チップをウエハシート裏面から突き上げ針により押し上げて、半導体チップを個別にピックアップするダイレクトピックアップ方式が従来技術として記載されている。
また、特許文献1は、ダイレクトピックアップ方式による突き上げ針によるウエハシート等の破損等の問題を解決するために、半導体チップの中心部に対応するウエハシート位置に、ピックアップ孔を設けることを提案している。即ち、特許文献1は、半導体チップに対応した位置にピックアップ孔を設けたウエハシートを予め用意しておき、当該ウエハシートに半導体チップを貼り付けた状態でダイシングを行い、ウエハのダイシング後、ピックアップ孔を介して高圧の気体を目標の半導体チップに直接噴射することで、ウエハシートから目標の半導体チップを剥離することを開示している(段落0039−0041)。
一方、特許文献2は、ダイシング後の半導体チップの取扱を容易にするために、フィルム状の接着剤であって熱可塑性樹脂のダイアタッチフィルム(Die Attach Film)を半導体ウエハの裏面に貼付する技術を開示している。更に、特許文献2は、ダイアタッチフィルム上にウエハ保持材を接着、研磨した後、半導体ウエハをダイシングして、半導体チップに個片化することも記載している。
特開平8−181193号公報 特開2008−258412号公報
特許文献1に記載のピックアップ方法では、ウエハシートにダイシング前に、半導体ウエハ上の半導体チップに対応した位置に予めピックアップ孔を設けておく必要があり、ピックアップ孔の配置にはウエハの製品ピッチ等を考慮する必要がある。このため、特許文献1に記載のピックアップ方法では、半導体ウエハ仕様毎に、異なるウエハシートを作成、用意しなければならず、その結果、製造コストや手間が増加するという問題があった。
更に、ダイアタッチフィルムを用いた特許文献2のダイシング方法では、半導体ウエハ表面からダイシングするだけでなく、ウエハ保持材をダイアタッチフィルムが現われるまで研削する必要があるため、製造工程が複雑化すると云う欠点がある。
本発明は、半導体ウエハ仕様に依存せず、簡単に半導体チップを個片化できるダイシング方法を含む半導体装置の製造方法を得ることにある。
本発明は、更に、ダイシングの際に半導体ウエハ上の半導体チップに汚染が生じないピックアップ方法を含む半導体装置の製造方法を得ることにある。
本発明は、ダイアタッチフィルムを有効に利用したピックアップ方法を半導体装置の製造方法を得ることにある。
本発明の態様によれば、半導体ウエハをダイシングによって複数の半導体チップに分離し、ダイシング後、半導体ウエハと補強治具とを接着する第1の接着部材に孔を開け、この孔を介して各半導体チップと第1の接着部材との間に気体を供給することを特徴とする半導体装置の製造方法が得られる。
本発明の他の態様によれば、ピックアップ用孔を有していない第1の接着部材を含むウエハシートに、複数の半導体チップに分離できる半導体ウエハを貼り付け、前記半導体ウエハをダイシングにより、前記ウエハシート上で前記半導体チップに個片化した後、前記第1の接着部材にピックアップ用孔を開けて、前記半導体チップと前記第1の接着部材との間に気体を送り込み、前記半導体チップをピックアップすることを特徴とする半導体装置の製造方法が得られる。
本発明によれば、ダイシング後に、半導体チップと補強治具とを接着する接着部材(ダイシングテープ)に穴を開けることにより、ウエハ仕様毎に異なるダイシングテープを作成する必要がない半導体チップのピックアップ方法が得られる。このため、製造コストや手間が増加を抑制することができる。
本発明に係るピックアップ方法を適用できるウエハ部材のダイシング前の状態を示す断面図である。 図1に示されたウエハ部材の上面図である。 図1に示されたウエハ部材のダイシング後の状態を示す断面図である。 本発明に係るピックアップ方法を説明する断面図である。 図4の一部を拡大して示す断面図である。 本発明のピックアップ方法を適用することによって得られた半導体装置の一例を示す断面図である。 本発明に係る半導体装置の製造方法を説明するフローチャートである。 (A)は従来のダイシング方法に伴う欠点を説明するため断面図である。(B)は本発明に係るダイシング方法による効果を説明する断面図である。
図1及び図2を参照して、本発明に係る半導体装置の製造方法に用いられるピックアップ方法を説明する。ここでは、ピックアップに用いられるウエハ部材10のダイシング前における状態が示されている。図示されたウエハ部材10は、ダイシング前の半導体ウエハ12’、当該半導体ウエハ12’の裏面に貼り付けられたウエハシート14、及び、ウエハシート14の周辺を保持、補強する補強治具16によって構成されている。
半導体ウエハ12’の上面、即ち、表面には、多数の半導体チップが形成されており、且つ、半導体ウエハ12’の裏面は研削されることによって30〜100μm程度まで薄型化されている。図示されたウエハシート14は、薄型化された半導体ウエハ12’の裏面に貼り付けられたダイアタッチフィルム141’と、当該ダイアタッチフィルム141’の裏面に、即ち、半導体ウエハ12’とは反対側に貼り付けられたダイシングテープ142とを有している。図示された例では、ダイシングテープ142は、半導体ウエハ12’を補強治具16に接着するための第1の接着部材を形成しており、ダイアタッチフィルム141’は、ダイシング後の半導体チップを配線基板等に取り付けるための第2の接着部材を形成している。
ここで、ダイアタッチフィルム141’は有機系材料を含むフィルムであり、例えば、ポリイミド系やエポキシ系の材料を含む15〜40μm程度の膜厚をする接着シートである。図示されたダイアタッチフィルム141’は両面貼着型フィルムであり、このダイアタッチフィルム141’を半導体ウエハ12’と共に半導体チップとほぼ同じ大きさに切断することにより、そのままリードフレーム、或いは、他の半導体チップへボンディングすることができる。即ち、ダイアタッチフィルム141’は、ダイシング後、半導体チップと配線基板等とを接続するために用いることができる。
ダイアタッチフィルム141’は、一般に耐熱性が無く、80℃程度の温度で接着剤としての機能を失う材料によって形成されているのが普通である。
図示されたウエハ部材10には、ダイアタッチフィルム141’の裏面に、ダイシングテープ142が貼着されており、当該ダイシングテープ142には、ピックアップ用孔は設けられていない。このため、ダイシングテープ142は、半導体ウエハ12’上に形成された半導体チップのピッチ等を考慮する必要は無い。即ち、個別の半導体ウエハ12’に対応したダイシングテープ142を用意する必要は無い。
ダイシングテープ142はダイアタッチフィルム141’に比較して耐熱性を有するポリオレフィン系の樹脂等によって形成される。ダイシングテープ142は、例えば、紫外光の照射によって、ダイアタッチフィルム141との接着力が低下するようなUVフィルムによって形成されることが望ましい。
図3を参照すると、図1及び図2に示されたウエハ部材10のダイシング後の状態が示されている。図3に示されているように、ウエハ部材10を構成する半導体ウエハ12’がダイシングにより半導体チップ12に個片化されている。図示された例では、ダイシングによって、半導体ウエハ12’だけでなく、ダイアタッチフィルム141’も個片化され、各半導体チップ12の裏面には、個片化されたダイアタッチフィルム141が貼り付けられた状態となっている。
図3に示された状態で、紫外光がダイシングテープ142に照射され、その結果、ダイシングテープ142のダイアタッチフィルム141に対する接着力は低下する。
ダイシングテープ142の接着力が低下した状態で、個片化された半導体チップ12及びダイアタッチフィルム141がダイシングテープ142から剥離するように、ダイシングテープ142の接着力を低下させる。これによって、薄型化した半導体チップ12をダイシングテープ142から剥離する際における応力を低下させることができる。
図4及び図5を参照して、上記したピックアップ動作をより具体的に説明する。図4及び図5に示されているように、ダイシング後、突き上げ針18が半導体チップ12の裏面側から突き刺されている。図示された突き上げ針18は、図5に示されているように、円錐台形状の先端部を有し、突き上げ針18の内側にはエアー送り込み用貫通孔182が設けられている。換言すれば、突き上げ針18の貫通孔182は、ピックアップ用気体としてエアーを送り込むピックアップ機構部(図示せず)に接続されている。
図5に示すように、ピックアップの際、突き上げ針18は、ダイシングテープ142を貫通し、ダイアタッチフィルム141を貫通しないように、突き刺されており、この結果、ピックアップ用孔はダイシングテープ142にのみ形成されている。突き上げ針18の先端部は、図5に示されているように、ダイアタッチフィルム141の裏面と接触し、ダイアタッチフィルム141は突き上げ針18によって部分的に持ち上げられた状態になる。即ち、突き上げ針18の先端部は、ダイアタッチフィルム141に接触し、半導体チップ12には接触していない。この構成を採用することにより、半導体チップ12は突き上げ針18との接触によって生じる損傷を防止できる。
ダイシングテープ141上の半導体チップ12をピックアップする際、突き上げ針18が半導体チップ12の裏側に配置されると共に、図4及び図5に示すように、当該半導体チップ12の表面側には、ピックアップ治具20が配置される。この状態で、突き上げ針18の貫通孔182にエアーを送り込む一方、ピックアップ治具20は半導体チップ12を吸着する。
この結果、半導体チップ12は、その裏面に貼り付けられたダイアタッチフィルム141と共に、ダイシングテープ142から剥離され、ピックアップ治具20内に送りこまれる。ダイシングテープ142とダイアタッチフィルム141との間の接着力は、紫外光の照射及び突き上げ針18とダイアタッチフィルム141との接触により低下している。このため、ピックアップ時における半導体チップ12及びダイアタッチフィルム141に加わる応力は小さくなり、半導体チップ12のピックアップ時、半導体チップ12が破損する危険性を少なくできる。
図4及び図5に示された例では、ダイアタッチフィルム141がダイシングテープ142上に設けられている。この構成では、前述したように、突き上げ針18がダイシングテープ142を貫通して孔を形成した場合に、突き上げ針18が半導体チップ12に直接接触することによって生じる半導体チップ12の損傷を妨げることができる。一方、ダイアタッチフィルム141は、ダイシングテープ142を貫通した突き上げ針18によって損傷する可能性がある。しかしながら、ダイアタッチフィルム141は、多少傷がついても接着性を失わない程度の損傷であれば問題はない。
図6を参照すると、ピックアップされた半導体チップ12を2個積層することによって構成された半導体装置が示されている。図示された半導体装置では、半導体チップ12aがダイアタッチフィルム141aを用いて配線基板22上に搭載されており、当該半導体チップ12a上には、もう一つの半導体チップ12bがダイアタッチフィルム141bにより積層、搭載されている。更に、各半導体チップ12a、12bの電極は、配線基板22上の配線或いは他の半導体チップの電極とボンディングワイヤ23によって相互に電気的に接続されている。更に、半導体チップ12a,12b及びボンディングワイヤ23は樹脂によって形成された封止部材24により封止され、パッケージされた半導体装置を形成している。
また、図示された配線基板22の半導体チップ12a,12bとは反対側の面には、半田ボール26が設けられている。このように、ダイアタッチフィルム141a,141bは除去されることなく、接着に用いられている。
図7を参照して、図6に示された半導体装置の製造工程を説明する。まず、図1及び図2に示された半導体ウエハ12’を得るために、ステップS1において半導体ウエハの裏面が研削(グラインド)され、薄型化される。続いて、ステップS2において、半導体ウエハ12’の裏面に、ダイアタッチフィルム141’及びダイシングテープ142が貼り付けられ、補強部材16がダイシングテープ142の周辺に取り付けられる。
次に、半導体ウエハ12’及びダイアタッチフィルム141’がステップS3においてダイシングされ、その結果、図3に示された状態が得られる。この状態で、ダイシングフィルム142に紫外光(UV)が照射される(ステップS4)。紫外光の照射後、図4及び図5に示されたピックアップ動作が行なわれ、半導体チップ12及びダイアタッチフィルム141がダイシングテープ142から剥離され、個片化される(ステップS5)。個片化された半導体チップ12はダイアタッチフィルム141を用いて積層され、続いて、ステップS6に示すように、ワイヤーボンディングすることによって、図6に示された半導体装置が得られる。
ここで、図3では、ダイシングテープ142にピックアップ用孔を設けることなく、ダイシングを行うことによって得られたウエハ部材10が示されている。このように、ダイシングテープ142にピックアップ用孔を設けないでダイシングした場合、ピックアップ用孔を設けた場合に比較して、ダイアタッチフィルム141の汚染を防止できると言う利点がある。
図8を参照して、上記した利点について具体的に説明する。
まず、図8(A)に示すように、半導体ウエハ12’の切断前(ダイシング前)に、ダイシングテープ142’に予めピックアップ用孔30を開けておいた場合、ダイシング廃液によりダイアタッチフィルム141’表面が汚染されてしまい、ダイアタッチフィルム141’の接着性が損なわれる恐れがある。また、半導体チップを積層する場合には上層に配置する半導体チップが下層に配置する半導体チップを傷つける恐れがある。
即ち、図8(A)に示すように、ダイシング時には、ウエハ表面に水を噴きつけながら半導体ウエハ12’の切断を行なうことで、半導体(Si)屑を取り除いている。しかし、予めダイシングテープ142’にピックアップ用孔30が開けられていると、ダイシング廃液がこの孔30を介して図8(A)に示す経路で、ダイアタッチフィルム141’表面を汚染してしまう。このことにより、ダイアタッチフィルム141’の接着性の低下や、ダイアタッチフィルム141’表面へのSi屑の付着が起こる恐れがある。
これに対し、図8(B)に示すように、半導体ウエハ12’の切断時に、ダイシングテープ142にピックアップ用孔が形成されていないため、ダイシング廃液によりダイアタッチフィルム141’が汚染される恐れはない。
本発明に係るピックアップ方法を含む半導体装置の製造方法は、仕様の異なるDRAM等、各種半導体装置の製造に適用できる。また、本発明は積層型半導体装置に限定されることはなく、また、DRAM以外に各種半導体装置に適用可能である。
10 ウエハ部材
12 半導体チップ
12’ 半導体ウエハ
14 ウエハシート
141,141’ ダイアタッチフィルム(第2の接着部材)
142 ダイシングテープ
16 補強治具
18 突き上げ針
182 エアー送り込み用貫通孔
20 ピックアップ治具
22 配線基板
23 ボンディングワイヤ
24 封止部材

Claims (9)

  1. 半導体ウエハをダイシングによって複数の半導体チップに分離し、ダイシング後、半導体ウエハと補強治具とを接着する第1の接着部材に孔を開け、この孔を介して各半導体チップと第1の接着部材との間に気体を供給することを特徴とする半導体装置の製造方法。
  2. 請求項1において、気体送り込み用貫通孔を備えた突き上げ針を用いて、前記ダイシング後の前記第1の接着部材に孔を開け、当該突き上げ針の前記気体送り込み用貫通孔を介して、前記半導体チップと前記第1の接着部材との間に気体を供給することを特徴とする半導体装置の製造方法。
  3. 請求項1又は2において、前記半導体ウエハと前記第1の接着部材との間には、各半導体チップ取り付け用第2の接着部材が設けられており、前記第1の接着部材に開けられる前記孔は、前記第2の接着部材には達しないように開けられることを特徴とする半導体装置の製造方法。
  4. 請求項3において、前記半導体ウエハのダイシングの際、前記第1の接着部材は個片化されることなく、前記第2の接着部材が前記半導体ウエハと共に、各半導体チップに対応して個片化されることを特徴とする半導体装置の製造方法。
  5. 請求項3又は4において、前記第1の接着部材は紫外光の照射によって前記第2の接着部材に対する接着性が低下する材料によって形成されており、前記第1の接着部材には、前記ダイシング後、前記第1の接着部材に前記孔を開ける前に、紫外光が照射されることを特徴とする半導体装置の製造方法。
  6. ピックアップ用孔を有していない第1の接着部材を含むウエハシートに、複数の半導体チップに分離できる半導体ウエハを貼り付け、前記半導体ウエハをダイシングにより、前記ウエハシート上で前記半導体チップに個片化した後、前記第1の接着部材にピックアップ用孔を開けて、前記半導体チップと前記第1の接着部材との間に気体を送り込み、前記半導体チップをピックアップすることを特徴とする半導体装置の製造方法。
  7. 請求項6において、前記ウエハシートは前記第1の接着部材と前記半導体ウエハとの間に、第2の接着部材を有することを特徴とする半導体装置の製造方法。
  8. 請求項6又は7において、前記第1の接着部材にピックアップ用孔は、気体送り込み用貫通孔を有する突き上げ針を用いて形成されることを特徴とする半導体装置の製造方法。
  9. 請求項7又は8において、前記半導体ウエハのダイシングの際、前記第2の接着部材も前記半導体チップに対応して個片化され、前記第1の接着部材は個片化されないことを特徴とする半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012029402A1 (ja) * 2010-08-31 2012-03-08 東京エレクトロン株式会社 ピックアップ方法及びピックアップ装置
CN105575857A (zh) * 2013-03-22 2016-05-11 友达光电股份有限公司 制作可挠式基板的方法及其装置
CN113035766A (zh) * 2021-05-26 2021-06-25 广东阿达智能装备有限公司 一种MicroLED的巨量转移机构
KR20210108306A (ko) * 2020-02-25 2021-09-02 파스포드 테크놀로지 주식회사 다이 본딩 장치, 반도체 장치의 제조 방법, 및 박리 장치

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012029402A1 (ja) * 2010-08-31 2012-03-08 東京エレクトロン株式会社 ピックアップ方法及びピックアップ装置
JP2012054344A (ja) * 2010-08-31 2012-03-15 Tokyo Electron Ltd ピックアップ方法及びピックアップ装置
CN105575857A (zh) * 2013-03-22 2016-05-11 友达光电股份有限公司 制作可挠式基板的方法及其装置
KR20210108306A (ko) * 2020-02-25 2021-09-02 파스포드 테크놀로지 주식회사 다이 본딩 장치, 반도체 장치의 제조 방법, 및 박리 장치
JP2021136265A (ja) * 2020-02-25 2021-09-13 ファスフォードテクノロジ株式会社 ダイボンディング装置、半導体装置の製造方法および剥離装置
KR102490394B1 (ko) 2020-02-25 2023-01-19 파스포드 테크놀로지 주식회사 다이 본딩 장치, 반도체 장치의 제조 방법, 및 박리 장치
JP7412219B2 (ja) 2020-02-25 2024-01-12 ファスフォードテクノロジ株式会社 ダイボンディング装置、半導体装置の製造方法および剥離装置
CN113035766A (zh) * 2021-05-26 2021-06-25 广东阿达智能装备有限公司 一种MicroLED的巨量转移机构

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