JP2011022714A - データ処理装置 - Google Patents
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Abstract
【解決手段】本発明は、データ処理部に対するリセット信号をそれぞれ独立に設ける。これにより複数のプロセスのうち、デッドロックを引き起こしている要因となっているプロセスや、他のプロセスと比べて処理が進んでいないプロセスや、優先順位の低いプロセス等に関係するデータパスのみリセットを行い、通信路上に空きデータパケットを生成する。これにより、課題を解決する。
【選択図】図1
Description
一方、画像処理においては、一連の処理の順序を変えることで効率的に処理を実現できる。例えば、所定の画素数の出力装置に画像を出力する場合、画素数(解像度)を合わせるために解像度の変換が必要となる。入力画像の画素数が出力装置の画素数よりも多い場合は、処理の上流側で解像度を変換する。画素数を少なくしてから処理を行った方がよいが、入力画像の画素数が出力装置の画素数よりも少ない場合は、解像度の変換を行わずに画素数が少ない状態で処理行い、出力の直前(下流側)で解像度を変換した方がよい。
また、ある空間(例えば、入力デバイス空間)から標準的な空間(例えば、解像度600ppi、CIELAB色空間等)に変換して処理を行う。別の空間(例えば、出力デバイス空間)に変換する場合、入力側と出力側との空間変換部の処理順(1次元LUT、行列演算、3次元LUT等の処理の順序)は逆になる。つまり、処理の順序を変えることができれば、同じ処理モジュールを入力側と出力側とで共用することもできる。しかしながら、上記データ処理方法においては、処理の順序を変えることができないため、例えば、上記に示したような場合は、無駄なモジュールを(即ち、同じ機能のモジュールを複数)実装することで対応していた。
上記問題を解決するために、各処理モジュール間をリング状のネットワークで接続する方法が提案されている(例えば、特許文献1、特許文献2を参照)。これらの手法によれば、リング状のネットワークにてデータの接続先を変更することにより、処理順序の変更が可能である。なお、特許文献2に記載の技術おいては、各処理モジュールは、各々プロセッサにて実行されるので、各プロセッサのプログラムを変更することによっても変更可能である。
図1に、第1の実施形態に係るデータ処理装置の構成を示す。100は、入力データが格納されるメモリである。101は、メモリ100から入力データを読み出し、読み出した入力データをフォーマット成形した後述するデータパケットを入力するデータ入力部である。102から105までの各々は、データ処理を行うデータ処理部である。106は、データパケットからデータ処理後のデータを抽出してメモリに書き込むデータ出力部である。107は、データ処理後のデータが書き込まれるメモリである。
また、108から113までの各々は、データパケットの流れを制御する通信処理部である。114は、リングバスである。115は、データ処理装置全体を制御する制御部である。116は、制御部115からデータ入力部101に対して制御を行うための制御信号である。117は、制御部115から通信処理部108に対して制御を行うための制御信号である。118は、制御部115からデータ出力部106に対して制御を行うための制御信号である。119は、制御部115から通信処理部113に対して制御を行うための制御信号である。120は、データ処理部102及び通信処理部109をリセットするためのリセット信号である。121は、データ処理部103及び通信処理部110をリセットするためのリセット信号である。122は、データ処理部104及び通信処理部111をリセットするためのリセット信号である。123は、データ処理部105及び通信処理部112をリセットするためのリセット信号である。
203は、データパケットのデータを最後に処理したデータ処理部のIDを示す。後述するように、次に処理を行うデータ処理部に付随する通信処理部は、ID203と後述する待ち受けIDとを比較し(詳細は、図3の説明を参照のこと。)、IDが一致したデータに対して処理を行う。なお、データ処理部に付随する通信処理部は、通信処理部109から112までの通信処理部である。また、通信処理部(109,110,111,112)は、複数のデータ処理部(102,103,104,105)とリングバス114との間のデータの授受を制御する。204は、処理データである。
304は、データ処理部からのデータ要求信号(enable_in)である。enable_inの値が「1」であるときはデータ処理部へのデータが入力可能であることを示し、「0」であるときはデータ入力が不可能であることを示す。305は、データ処理部へのデータ出力が有効であることを示すための有効信号(valid_out)である。valid_outの値が「1」であるときは有効を示し、「0」であるときは無効を示す。306は、データ処理部へのデータ出力信号(data_out)である。
310は、データ処理部へのデータ要求信号(enable_out)である。enable_outの値が「1」であるときはデータ処理部からデータを受け取り可能であることを示し、「0」であるときはデータを受け取り不可能であることを示す。311は、データ処理部からのデータ入力が有効であることを示すための有効信号(valid_in)である。valid_inの値が「1」であるときは有効を示し、「0」であるときは無効を示す。312は、データ処理部からのデータ入力信号(data_in)である。
313は、出力制御部307からのデータパケットを格納するフリップフロップである。314は、データパケット出力端子である。315は、リセット信号(reset)である。リセット信号315(reset)の値が「1」であるときは有効であり、リセット信号315は、入力制御部301、入力カウンタ303、出力制御部307、出力カウンタ309に接続されている。
ステップS402では、入力制御部301は、データパケットのvalidフラグ201の評価を行う。validフラグ201の値が「1」である場合は、入力制御部301は、データパケットのデータが有効であると判断し、ステップS403の処理を行う。他方、validフラグ201の値が「0」である場合は、入力制御部301は、データが無効(例えば、データパケットが空)であると判断し、空のデータパケットを出力制御部307へ出力する(ステップS408)。
ステップS404では、入力制御部301は、データパケットの順序カウンタ200の値と、入力カウンタ303の値との比較を行い、値が一致した場合は、処理すべきデータであると判断し、ステップS405の処理を行う。他方、一致しない場合は、入力制御部301は、処理すべきデータではないと判断し、データパケットをそのまま出力制御部307へ出力する(ステップS408)。
ステップS406では、入力制御部301は、有効信号305(valid_out)の値を「1」として、データ出力信号306(data_out)にデータパケットのデータを出力し、データ処理部では処理が行われる。また、入力制御部301は、validフラグ201及びstallフラグ202の値を「0」にして(ステップS406)、出力制御部307に空のデータパケットを出力する(ステップS408)。このとき、入力制御部301は、入力カウンタ303のカウントアップを行う。
ステップS502では、出力制御部307は、データパケットのvalidフラグ201の評価を行う。validフラグ201の値が「0」である場合は、データパケットが空であると判断し、データ要求信号310(enable_out)を「1」に設定した後(ステップS503)、ステップS504の処理を行う。他方、validフラグ201の値が「1」である場合は、出力制御部307は、データパケットが空でないと判断し、データ要求信号310(enable_out)を「0」に設定する(ステップS507)。続いて、出力制御部307は、データパケットをそのままフリップフロップ313へ出力する(ステップS506)。
ステップS505では、出力制御部307は、出力するデータパケットの生成を行う。例えば、出力制御部307は、出力カウンタ309の値を順序カウンタ200の値として設定し、validフラグ201を「1」に設定し、stallフラグ202を「0」に設定する。また、出力制御部307は、ID203を出力IDレジスタ308の値に設定し、データ204にデータ入力信号312(data_in)の値を設定する。その後、出力制御部307は、生成したデータパケットをフリップフロップ313へ出力を行うとともに、出力カウンタ309の値を「1」カウントアップする(ステップS506)。
なお、フリップフロップ313に入力されたデータパケットは、1クロック遅延した後、データパケット出力端子314を介して後段の通信処理部へ出力される。
さらに、データ制御部601は、後述するパケットカウンタ609,612,615,618に対して夫々イネーブル信号を「1」として出力する。なお、この出力は、リングバス114から入力されたデータパケットのID203が後述する待ち受けIDレジスタ608,611,613,614に格納されているIDの値と等しく、かつstallカウンタ606の値が「6」の場合に行われる。ただし、データ制御部601は、リングバス114から入力されるデータパケットのID203及び順序カウンタ200の値を常に観測している。よって、データ制御部601は、stallカウンタ606の値が「6」になったときにデータ制御部601に入力されたデータパケットがリングバスを一周して再びデータ制御部601に戻ってくる間に関してのみ、イネーブル信号の値「1」を出力する。つまり、2周目以降に関しては、イネーブル信号の値は「0」となる。
606は、リングバス114から入力されたデータパケットのstallフラグ202の値「1」が複数のクロックサイクルの間連続している数を数えるためのstallカウンタである。stallカウンタ606は、データ制御部601からのイネーブル信号の値が「1」である間カウントアップが行われ、イネーブル信号の値が「0」のとき「0」値に(クリア)される。ただし、本実施形態の場合は、図1に示したようにリングバス114に格納することができるデータパケットの数は6個であるので、stallカウンタ606の値が「6」になった時点でカウントアップが停止される。また、607のカウンタ値出力信号を通して制御部115からカウンタ値が読み出される。さらに、カウンタ値出力信号607は、データ制御部601にも入力され、後述するパケットカウンタ609,612,615,618に対するイネーブル信号の生成に用いられる。
608,611,614,617は、待ち受けIDレジスタであり、本実施形態のデータ処理装置のデータ処理部の数だけ設けられる。609,612,615,618は、デッドロック時に待ち受けIDレジスタ608,611,613,614夫々に設定したIDと一致したデータパケットの数を数えるためのデータパケットカウンタである。前述したデータ制御部601からのイネーブル信号の値が「1」であるときにカウントアップが行われる。また、夫々のカウント値の読み出しは、610,613,616,619の制御信号を通して、制御部115により行われる。ここで、図1の制御信号117は、カウンタ値出力信号607、制御信号610,613,616,619等の詳細な信号群を簡略化して1本で表現したものである。
ステップS900では、データパケット入力端子800からデータパケットが入力される。このとき、通信処理部113は、データパケットのvalidフラグ201の評価を行い(ステップS901)、validフラグ201の値が「1」である場合は、データパケットのデータが有効であると判断し、ステップS902の処理を行う。また、validフラグ201の値が「0」である場合は、通信処理部113は、データが無効であると判断し、ステップS905の処理を行う。ステップS905では、通信処理部113は、フリップフロップ802を介してデータパケット出力端子803へデータパケット入力端子800から入力されたデータパケットをそのまま出力する。
ステップS902では、通信処理部113は、データパケットのID203と待ち受けIDレジスタ804,805の値の比較を行い、データパケットをデータパケット出力端子803へ出力すべきデータであるか否かを判断する。データパケットのID203と待ち受けIDレジスタの値が一致した場合は、通信処理部113は、出力すべきデータパケットであると判断し、データパケット出力端子803へ出力する(ステップS903)。また、通信処理部113は、データパケットのvalidフラグ201とstallフラグ202とを「0」に設定し(ステップS904)、空のデータパケットとしてフリップフロップ802を介してデータパケット出力端子803へ出力する(ステップS905)。他方、通信処理部113は、データパケットのID203と待ち受けIDレジスタとが一致しない場合は、ステップS905の処理を行う。ステップS905では、通信処理部113は、フリップフロップ802を介してデータパケット出力端子803へデータパケット入力端子800から入力されたデータパケットをそのまま出力する。
制御部115は、デッドロック状態を検出した場合は、データ入力部101からのデータパケットの入力を一旦停止し、プロセスを破棄するためにリセットを行うデータパスを決定する(ステップS1201)。リセットするデータパスの決定は、制御部115が通信処理部108のパケットカウンタ609,612,615,618の値を、制御信号610,613,616,619を介して夫々参照して行う。本実施形態では、制御部115は、カウント値が大きいID203に係るデータパケットが、デッドロックの主な要因となっていると判断する。そのID203に係るデータパケットを出力するプロセスを破棄するために該当するデータパスのリセットを行う。
ステップS1203では、制御部115は、リセット動作の解除を行う。ここで、リセット信号のアサートは、リングバス114上をデータパケットが1周するクロックサイクル行われ、本実施形態の場合は、6クロックサイクル以上行われる。
また、データパケットの入力を再開した後再びデッドロック状態に陥らないようにするために、制御部115は、データ入力部101に対してデータ入力部101から入力するデータパケットの数を制限する制御をする。また、制御部115は、データ入力部101に対してデッドロック状態を引き起こしたプロセスのデータパケットの数を制限する制御をしてもよい。
このような構成によれば、リングバス114でデッドロック状態が発生したとしても、全ての処理を破棄することなく、通常動作に復帰することが可能となる。また、処理時間のロスを極力(場合によっては最小限に)抑えることが可能となる。また、デッドロック状態の再発を防止することができる。
図13に、第2の実施形態に係るデータ処理装置の構成を示す。各部品に関して、第1の実施形態に係るデータ処理装置での機能と機能が同じものは、図1で用いた符号と同一とし、説明を省略する。主な違いは、1300から1304までのデータパケットの流れを制御する通信処理部、1305のデータ出力部、及び1306から1309までのリセット信号である。なお、第1の実施形態では、制御部115からのリセット信号が通信処理部にも入力されていたが、本実施形態では、データ処理部のみに入力される。データパケットのフォーマットは、第1の実施形態で示したもの(図2)と同一であるので、説明を省略する。
ここで、データ処理部のリセット動作時には、入力制御部301は、データを消去する動作として、ステップS405のenable_inが常に「1」としてデータを受け付け、後述するように処理後のデータを通信処理部に出力しない。また、入力制御部301は、次にステップS406の処理を行い、出力制御部307に対してvalidフラグ201及びstallフラグ202が「0」の空のデータパケットを出力して、データパケットの消去を行う。
ここで、データ処理部のリセット動作時には、出力制御部307は、データを消去する動作として、ステップS504のvalid_inが常に「0」としてデータの出力を行わない。また、出力制御部307は、次にステップS506の処理を行い、前述の入力側の動作とあわせて、validフラグ201及びstallフラグ202が「0」の空のデータパケットを、フリップフロップ313を介してデータパケット出力端子314に出力する。
また、カウンタ制御信号1802,1803を介して、カウンタ1800,1801が夫々値「0」に設定(クリア)される。その後、データ出力部1305は、データパケットが入力される度に、データ分離部1101で、データパケットからデータの分離と、データパケットのID203とプロセスa又はプロセスbとの対応付けを行う。
そして、データ出力部1305は、メモリ制御部1102にデータとプロセス名とをメモリ制御部1102へ出力する。このとき、カウンタ1800,1801は、夫々のプロセスのデータパケットが入力される度にカウントアップが行われる。また、制御部115は、カウンタ制御信号1802,1803を介して、カウンタ1800,1801の夫々の値を読み出すことが可能である。そして、メモリ制御部1102は、プロセス名に従って、メモリ107の所望のアドレス領域にデータを書き込む。
まず、ステップS1200では、制御部115は、デッドロック状態の検出を行う。検出方法としては、制御部115は、データ出力部1305のカウンタ1800,1801の値が制御部115内の図示していないタイマーで計測して、ある一定期間動かない場合は、デッドロック状態と判定する。
第1の実施形態と同様に、ステップS1200でデッドロック状態が検出された場合は、制御部115は、データ入力部101からのデータパケットの入力を一旦停止し、ステップS1201にて、プロセスを破棄するためにリセットを行うデータパスを決定する。
(1)データ入力部101から入力されたデータパケットの数とデータ出力部1305で出力されるデータパケットの数とが等しく、データ量の増減が無い場合、制御部115は、データ出力部1305内のカウンタ1800,1801の値を夫々参照する。そして、制御部115は、値の小さい、すなわち最も処理が進んでいないプロセスを破棄するために該当するデータパスの決定(リセット)を行う。なお、制御部115は、カウンタ制御信号1802,1803を介して夫々の値を参照する。
(2)拡大処理等、データ処理部によって前記データ量が増加する処理が含まれるプロセスがある場合は、制御部115は、そのプロセスがデッドロックの主な要因となっていると判断する。そして、制御部115は、該当する(出力データが増加する割合の最も大きいデータ処理部を含むプロセスの)データパスの決定(リセット)を行う。
また、ステップS1203以降の処理に関しては第1の実施形態と同一であるので、説明を省略する。
なお、第1の実施形態及び第2の実施形態で説明した、ステップS1201のリセットするデータパスの決定方法以外に、制御部115が優先度の低いプロセスに該当するデータパスのリセットを行うことにより、デッドロック状態からの復帰動作を行ってもよい。
また、第1の実施形態及び第2の実施形態では、2つのプロセスに関して処理する場合を説明したが、これに限られるものではない。例えば、3つ以上のプロセスに関しても、少なくとも1つのプロセスを破棄することによりデータ処理装置内のデータパケットの空きを生成し、デッドロック状態から復帰させることが可能である。
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア(プログラム)を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ(またはCPUやMPU等)がプログラムを読み出して実行する処理である。例えば、CPUが、記憶装置に格納されたプログラムの手順に従って処理を行うことによって、データ処理装置における機能及びフローチャートに係る処理が実現される。
Claims (5)
- リングバスにデータの入力を行うデータ入力手段と、
前記入力手段で入力されたデータの出力を行うデータ出力手段と、
前記リングバスへの前記データ入力手段によるデータの入力を制御するとともに、前記データ出力手段によるデータの出力を制御する第1の通信処理手段と、
データ処理を行う複数のデータ処理手段と、
前記複数のデータ処理手段と前記リングバスとの間のデータの授受を制御する複数の第2の通信処理手段と、
前記複数の第2の通信処理手段又は前記複数のデータ処理手段に対して、独立に初期化を行う制御手段と、
を備えることを特徴とするデータ処理装置。 - 前記複数のデータ処理手段は、複数のプロセスを実行することを特徴とする、請求項1記載のデータ処理装置。
- 前記複数のデータ処理手段の各々には、互いに異なるIDが割り振られていることを特徴とする、請求項1又は2記載のデータ処理装置。
- 前記制御手段は、前記初期化を、少なくとも前記リングバスをデータが一周する間、続けることを特徴とする、請求項1乃至3の何れか1項記載のデータ処理装置。
- 前記制御手段は、破棄されたプロセスに対する前記リングバスへのデータの入力の数を制限することにより、前記リングバスでのデッドロック状態を防止することを特徴とする、請求項1乃至4の何れか1項記載のデータ処理装置。
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