JP2011018719A

JP2011018719A - 半導体装置の製造方法

Info

Publication number: JP2011018719A
Application number: JP2009161510A
Authority: JP
Inventors: Kazuya Okubo; 和哉大久保; Shinichi Akiyama; 深一秋山
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-07-08
Filing date: 2009-07-08
Publication date: 2011-01-27

Abstract

【課題】半導体装置の製造方法に関し、シリサイドを構成する金属のサイドウォールの直下への潜り込みの影響を低減する。
【解決手段】シリコン基板上にゲート電極を形成する工程と、ゲート電極の側壁に、第１絶縁膜による第１サイドウォールと、第１サイドウォール上にあって、第１絶縁膜とはエッチング特性の異なる第２絶縁膜による第２サイドウォールを形成する工程と、シリコン基板および第２サイドウォールを含む表面に金属をスパッタリングにより堆積させ、金属の一部をシリコン基板に侵入させる工程と、シリコン基板上に堆積した金属を除去する工程と、金属の除去工程の後に熱処理を行って、スパッタリングによってシリコン基板に侵入した金属とシリコン基板中のシリコン原子とを反応させてシリサイド層を形成する工程とを備える。
【選択図】図１

Description

本発明は半導体装置の製造方法に関するものであり、例えば、電界効果型トランジスタのソース・ドレイン領域にシリサイド層を形成する際のシリサイドのサイドウォール下への潜り込みを低減するための構成に関するものである。

近年、電界効果型トランジスタのソース・ドレイン領域やゲート電極に対するコンタクト抵抗を低減するために、ソース・ドレイン領域やゲート電極の表面をＣｏやＮｉ等の金属を利用してシリサイド層を形成している。

テクノロジが進むにつれ、より浅いｐｎ接合の形成やそれに伴うソース・ドレイン電極部のシリサイド層の薄膜化も必要となる。加えて、サイドウォール薄膜化〔Ｔｈｉｎ（ｏｒＳｌｉｍｍｅｄ）ＳｉｄｅＷａｌｌ〕も世の中の動向として上げられる。

ここで、図８を参照して、従来のシリサイド電極の形成工程を説明する。ここでは、ｎチャネル型トランジスタのみを説明するが、ｐチャネル型トランジスタも導入する不純物の導電型が異なるだけで基本的な工程或いは構造はｎチャネル型トランジスタと同様である。

まず、図８（ａ）に示すように、ｐ型シリコン基板５１にＢ等のｐ型不純物を選択的に導入してｐ型ウエル領域５２を形成したのち、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）素子分離領域５３を形成する。次いで、ゲート絶縁膜５４及びゲート電極５５を形成したのち、ゲート電極５５をマスクとしてＡｓ等のｎ型不純物を注入してｎ型エクステンション領域５６を形成する。

次いで、ＳｉＯ_２膜５７及びＳｉＮ膜５８を堆積させたのち、異方性エッチングを施すことによって積層構造のサイドウォール５９を形成する。次いで、ゲート電極５５及びサイドウォール５９をマスクとしてＰ等のｎ型不純物を導入してｎ⁺ 型ソース・ドレイン領域６０を形成する。次いで、全面に例えば、スパッタリング法によりＮｉ膜６１を堆積させる。

次いで、図８（ｂ）に示すように、シリサイド化のための第１段階の熱処理を行う。この時、Ｎｉは等方的に拡散する。図８（ｃ）は、熱処理後の構成図であり、サイドウォール５９やＳＴＩ素子分離領域５３の近傍では過剰なＮｉによりシリサイド層６２の膜厚が部分的に厚く盛り上がって形成される。

次いで、図８（ｄ）に示すように、未反応のＮｉ膜６１を除去したのち、再び熱処理を行うことによって、高抵抗相のＮｉシリサイド層６２を低抵抗相のＮｉシリサイド層６３に変換する。以降は、図示は省略するものの、層間絶縁膜を形成したのち、シリサイド層６３に達するプラグを形成し、必要とする多層配線構造を形成することになる。

このようなシリサイド層の形成に際して、シリサイド層の薄層化に伴う相転位温度の上昇を抑制するために、第１段階の高抵抗相シリサイド相の形成工程において、結晶化しない温度で熱処理することが提案されている（例えば、特許文献１参照）。

また、シリサイド化のための金属のスパッタリング工程に伴って形成される金属−シリコンアモルファス層に起因する多結晶化を抑制するために、金属−シリコンアモルファス層の形成後に熱処理を施すことが提案されている（例えば、特許文献２参照）。

また、第１段階の高抵抗相シリサイド相の形成工程において、熱処理温度をさらに２段階とし、最初はより低温の第１の温度で行い、次いで、それよりも多少高温の第２の温度で第１段階の熱処理を行うことが提案されている（例えば、特許文献３参照）。

特開平０７−２４５２７７号公報特開２００１−１０２３２４号公報特表２００８−５１３９７７号公報

しかし、図９に示すように、サイドウォール５９の薄膜化に伴い、シリサイドを構成する金属のサイドウォール５９の直下への潜り込みの影響が大きくなり、ｒｏｌｌ−ｏｆｆの悪化やリーク電流（ｊｕｎｃｔｉｏｎｌｅａｋ）増大、或いは、フリンジ容量の増大といった問題が発生する。

また、サイドウォール５９やＳＴＩ素子分離領域５３の近傍では過剰なＮｉによりシリサイド層６３の膜厚が部分的に厚く盛り上がって形成される。そのため、応力歪みによりチャネル近傍にストレスが印加されるという問題もある。

したがって、本発明は、シリサイドを構成する金属のサイドウォールの直下への潜り込みの影響を低減することを目的とする。

本発明の一観点からは、シリコン基板上にゲート電極を形成する工程と、前記ゲート電極の側壁に、第１絶縁膜による第１サイドウォールと、前記第１サイドウォール上にあって、前記第１絶縁膜とはエッチング特性の異なる第２絶縁膜による第２サイドウォールを形成する工程と、前記シリコン基板および前記第２サイドウォールを含む表面に金属をスパッタリングにより堆積させ、前記金属の一部を前記シリコン基板に侵入させる工程と、前記シリコン基板上に堆積した金属を除去する工程と、前記金属の除去工程の後に熱処理を行って、前記スパッタリングによって前記シリコン基板に侵入した前記金属と前記シリコン基板中のシリコン原子とを反応させてシリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。

開示の半導体装置の製造方法によれば、熱処理の前に過剰な金属を除去しているので、シリサイドを構成する金属のサイドウォールの直下への潜り込みの影響を低減することが可能となる。また、シリサイド化のための熱処理工程が一度であるのでその点からもシリサイドを構成する金属の拡散が少なく且つ工程数を低減することができる。

本発明の実施の形態の半導体装置の製造工程の説明図である。本発明の実施例１の途中までの製造工程の説明図である。本発明の実施例１の図２以降の途中までの製造工程の説明図である。本発明の実施例１の図３以降の途中までの製造工程の説明図である。本発明の実施例１の図４以降の途中までの製造工程の説明図である。本発明の実施例１の図５以降の途中までの製造工程の説明図である。本発明の実施例１の図６以降の製造工程の説明図である。従来のシリサイド電極の形成工程の説明図である。サイドウォール薄膜化に伴う問題点の説明図である。

ここで、図１を参照して、本発明の実施の形態の半導体装置の製造工程を説明する。まず、図１（ａ）に示すように、シリコン基板１にＳＴＩ素子分離領域を形成したのち、ゲート絶縁膜２及びゲート電極３を形成し、ゲート電極３をマスクとして不純物を注入してエクステンション領域を形成する。

次いで、ＳｉＯ_２膜からなる内側のサイドウォール５及びＳｉＮ膜からなる外側のサイドウォール６を形成して積層サイドウォールとしたのち、不純物を注入してソース・ドレイン領域４を形成する。この場合の積層サイドウォールは外側のサイドウォール６がＳｉＮであれば、中間サイドウォールを設けた３層構造でも良い。または、窒化ホウ素などを含めた組み合わせによって何層かの積層構造をとり、最外側をシリコン酸化膜とシリコン窒化膜とする構造でも良い。

次いで、加速バイアス源７により半導体基板１をスパッタリングする金属が加速される方向にバイアスした状態でシリサイド化のための金属のスパッタリングを行う。この場合のバイアス条件は、例えば、０Ｖ（無バイアス）〜−５００Ｖとする。また、スパッタリング工程における基板温度は２００℃以下の、基板との固相反応が起こらない温度領域で堆積することが望ましい。

この時、ソース・ドレイン領域４には表面から１０ｎｍ〜２０ｎｍの深さまで金属−シリコンからなるアモルファス層９が形成されるとともに、表面には未反応のままの金属膜８が堆積する。なお、金属としては、ニッケル、コバルト、チタニウム、タンタル、ジルコニウム、ハフニウム、タングステン、白金、クロム、パラジウム、レニウム、バナジウム或いはニオビウムのうちのいずれか１つまたはそれらの合金を用いる。

次いで、図１（ｂ）に示すように、熱処理を行う前に、表面に形成された未反応の金属膜８を除去する。次いで、図１（ｃ）に示すように、シリサイド化のための熱処理を行って低抵抗層のシリサイド層１０を形成する。

このように、熱処理の前に未反応の金属膜８を除去することによって、シリサイド化のための熱処理工程において過剰な金属が供給されることがない。したがって、サイドウォールの直下への潜り込みの影響が大幅に低減されるとともに、ストレス印加の原因となるサイドウォール及びＳＴＩ素子分離領域近傍におけるシリサイド層１０の厚膜化を抑制することができる。

また、ソース・ドレイン領域４には表面から１０ｎｍ〜２０ｎｍの深さまで金属−シリコンからなるアモルファス層９が形成されているので、一度の熱処理によって低抵抗層のシリサイド層１０を形成することができ、工程数を削減することができる。

次いで、図１（ｄ）に示すように、表面にスパッタリングの際の衝撃により金属が打ち込まれている外側のサイドウォール６を選択的に除去することで、不所望な短絡を防止する。この場合、外側のサイドウォール６をＳｉＮ膜で構成しているので、外側のサイドウォール６の除去工程において、ＳＴＩ素子分離領域のようなＳｉＯ_２等で構成されている領域がエッチングダメージを受けることがない。

なお、金属膜の堆積方法はスパッタリング法に限られるものではなく、イオン注入法やイオンプレーティング法を用いても良い。さらには、イオン注入法或いはイオンプレーティング法とスパッタリング法とを組み合わせて用いても良い。

以上を前提として、次に、図２乃至図７を参照して本発明の実施例１の半導体装置の製造工程を説明する。ここでは、ｎチャネル型トランジスタを例に説明するが、ｐチャネル型トランジスタも注入する不純物の導電型が異なるだけで基本的な工程及び構造はｎチャネル型トランジスタと同様である。

まず、図２（ａ）に示すように、（１００）面を主面とするｐ型シリコン基板１１の表面をアンモニア及び過酸化水素で洗浄して清浄化したのち、表面を熱酸化して厚さが、例えば、５０ｎｍの熱酸化膜１２を形成する。

次いで、図２（ｂ）に示すように、熱酸化膜１２上にレジストを塗布したのち、露光・現像することによってウエル形成領域に相当する開口部を有するレジストパターン１３を形成する。次いで、このレジストパターンをマスクとしてドライエッチングにより露出する熱酸化膜１２を選択的に除去する。

次いで、図２（ｃ）に示すように、レジストパターン１３をマスクとして、例えば、Ｂイオン１４を加速エネルギーが１２０ｋｅＶ、ドーズ量が１．０×１０¹³／ｃｍ² の条件でイオン注入することによってｐ型ウエル領域１５を形成する。なお、ｎ型ウエル領域を形成場合には、例えば、Ｐイオンを加速エネルギーが３００ｋｅＶ、ドーズ量が１．０×１０¹³／ｃｍ² の条件でイオン注入する。

次いで、図２（ｄ）に示すように、灰化処理等によりレジストパターン１３を除去したのち、ウェットエッチングにより熱酸化膜１２を除去する。次いで、例えば、ＣＶＤ法によって、ｐ型シリコン基板１１の全面に厚さが、例えば、５０ｎｍのＳｉＮ膜１６を形成する。

次いで、図３（ｅ）に示すように、ＳｉＮ膜１６をリソグラフィー及びドライエッチングにより加工し、素子分離領域を形成するための開口を形成する。次いで、開口を形成したＳｉＮ膜１６をマスクとしてドライエッチングによって例えば、深さが４００ｎｍのトレンチ１７を形成する。

次いで、図３（ｆ）に示すように、例えば、ＣＶＤ法によってＳｉＯ_２膜１８を厚さが６００ｎｍになるように堆積させてトレンチ１７をＳｉＯ_２膜１８で完全に埋め込む。

次いで、図３（ｇ）に示すように、ＳｉＮ膜１６の表面が露出するまでＳｉＯ_２膜１８を例えば、ＣＭＰ（化学機械研磨）により研磨して平坦化する。次いで、ウェットエッチングによりＳｉＮ膜１６を除去することによってＳＴＩ素子分離領域１９が形成される。

次いで、図３（ｈ）に示すように、全面にレジストを塗布し、露光・現像することによって隣接するＳＴＩ素子分離領域１９間の活性領域の一部を露出させる開口を有するレジストパターン２０を形成する。次いで、このレジストパターン２０をマスクとして、チャネルドープのために例えば、Ｂイオン２１を加速エネルギーが１５ｋｅＶ、ドーズ量が１．０×１０¹³／ｃｍ² の条件でイオン注入する。なお、ｐチャネル型トランジスタの場合には、例えばＡｓイオンを加速エネルギーが８０ｋｅＶ、ドーズ量が１．０×１０¹³／ｃｍ² の条件でイオン注入すれば良い。

次いで、図４（ｉ）に示すように、灰化処理等によりレジストパターン２０を除去したのち、ＣＶＤ法を用いて厚さが、例えば、２ｎｍのＳｉＯＮからなるゲート絶縁膜２２及び厚さが、例えば、１００ｎｍの多結晶シリコン膜２３を順次堆積させる。

次いで、図４（ｊ）に示すように、全面にレジストを塗布し、露光・現像することによって例えば、幅が５０ｎｍのレジストパターン２４を形成し、レジストパターン２４をマスクとして多結晶シリコン膜２３をエッチングすることでゲート電極２５を形成する。

次いで、図４（ｋ）に示すように、灰化処理等によりレジストパターン２４を除去する。次いで、ゲート電極２５をマスクとして例えば、Ａｓイオン２６を加速エネルギーが１ｋｅＶ、ドーズ量が１．０×１０¹⁵／ｃｍ² の条件でイオン注入してｎ型エクステンション領域２７を形成する。なお、ｐチャネル型トランジスタの場合には、例えばＢイオンを加速エネルギーが０．５ｋｅＶ、ドーズ量が１．０×１０¹⁵／ｃｍ² の条件でイオン注入すれば良い。

次いで、図４（ｌ）に示すように、ゲート電極２５上を含む全面にＣＶＤ法により、５２０℃の基板温度で厚さが、例えば、５ｎｍのＳｉＯ_２膜２８を形成する。次いで、ＡＬＤ法（原子層堆積層）を用いて、４７０℃の基板温度で厚さが、例えば、１０ｎｍのＳｉＮ膜２９を堆積させる。

次いで、図５（ｍ）に示すように、全面を反応性イオンエッチング（ＲＩＥ）により異方性ドライエッチングする。この時、ＳｉＮ膜２９は、例えばＣＨ_３Ｆ＋Ａｒ＋Ｏ_２の混合ガスで、また、ＳｉＯ_２膜２８は、例えばＣ_４Ｆ_８＋Ａｒの混合ガスでエッチングを行い、サイドウォール３０を形成する。この時、内側のサイドウォールはＳｉＯ_２膜２８で構成され、また、外側のサイドウォールはＳｉＮ膜２９で構成される。

次いで、図５（ｎ）に示すように、ゲート電極２５及びサイドウォール３０をマスクとして、例えば、Ｐイオン３１を注入することによってｎ⁺ 型ソース・ドレイン領域３２を形成する。なお、ｐチャネル型トランジスタの場合にはＢをイオン注入すれば良い。

次いで、図５（ｏ）に示すように、全面に、例えばスパッタリング法によりＮｉ３４をスパッタしてＮｉ層３５を形成する。スパッタに際して、不活性ガス、例えば、Ａｒを１０ｓｃｃｍ乃至３０ｓｃｃｍの流量でチャンバへ導入し、チャンバの圧力を０．２ｍＴｏｒｒ乃至１．０ｍＴｏｒｒに維持する。

また、Ｎｉターゲットに０Ｖ乃至１０００Ｖの負バイアスを印加してＡｒガスをプラズマ状態に励起し、基板温度を２００℃以下の、シリコンとニッケルとの反応が起こらない温度領域、例えば、室温（２２℃）乃至２００℃とする。

この時、ｐ型シリコン基板１１に電源３３から０Ｖ乃至−５００Ｖの加速電圧を印加して活性化されたＮｉを加速して堆積させることによって、Ｎｉ層３５の直下に厚さが、例えば、１０ｎｍ〜２０ｎｍの厚さのＮｉ−Ｓｉからなるアモルファス層３６を形成する。そのためには基板バイアスの大きさ及び堆積時間を調整するものであり、ここでは、０Ｖ（無バイアス）でスパッタリングを行った。

このアモルファス層３６は、熱拡散による形成ではなく、スパッタリングのエネルギーでＮｉ３４が基板シリコン内へと物理的に進入して形成されるため、比較的垂直方向に形成され、熱拡散のような横方向の広がりを抑制できる。なお、この時、外側のサイドウォールであるＳｉＮ膜２９の表面にもスパッタリングのエネルギーによってＮｉが打ち込まれる。

次いで、図６（ｐ）に示すように、例えば、硫酸と過酸化水素水とが混合されて成る薬液（ＳＰＭ液）を用いたウェットエッチングにより、未反応のＮｉ層３５を選択的に除去する。この場合の硫酸と過酸化水素水との混合比は、例えば３：１とする。ＳＰＭ液の条件は、例えば８０℃３０秒とする。なお、エッチング液はＳＰＭに限定されるものではなく、例えば、塩酸と過酸化水素と水とが混合されて成る薬液（ＨＰＭ液）を用いてもよい。

従来の手法では、熱拡散によってＮｉ層３５と基板シリコンとを反応させるが、本発明ではスパッタリング時にＮｉとＳｉとを混ぜ合わせているため、高抵抗相のシリサイドを形成するための第１段階の熱処理工程を省略することができる。

次いで、図６（ｑ）に示すように、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）法により、例えば、ＳｉＨ_４ガス雰囲気中で基板温度を３００〜５００℃とする熱処理を３０秒行う。これにより、ゲート電極２５上及びｎ⁺ 型ソース・ドレイン領域３２上のＮｉ−Ｓｉからなるアモルファス層３６を反応させてＮｉシリサイド層３７を形成する。この場合のＮｉシリサイド層３７は、低抵抗相のニッケルモノシリサイド（ＮｉＳｉ）となる。なお、ここでは、ＳｉＨ_４ガス雰囲気中で熱処理を行っているが、窒素ガス雰囲気中で熱処理を行っても良い。

次いで、図６（ｒ）に示すように、１３０℃の熱リン酸を用いて１２０分程度エッチングすることによって、Ｎｉが入り込んだ外側のサイドウォールを構成するＳｉＮ膜２９のみを選択的に除去する。この時、同時にサイドウォールに打ち込まれたＮｉ原子も除去される。

次いで、図７（ｓ）に示すように、全面に、例えばＣＶＤ法により、厚さが、例えば、５０ｎｍのＳｉＮ膜３８及び厚さが、例えば、６００ｎｍＳｉＯ_２膜３９を順次堆積したのち、例えば、ＣＭＰ法によりＳｉＯ_２膜３９を平坦化して層間絶縁膜４０とする。次いで、通常のフォトリソグラフィ技術及びドライエッチングにより、ｎ⁺ 型ソース・ドレイン領域３２に対するコンタクトホール４１を形成する。

次いで、図７（ｔ）に示すように、全面にスパッタリング法によってバリアメタルとなる厚さが、例えば、５ｎｍのＴｉＮ膜４２を形成したのち、ＣＶＤ法により膜厚１００ｎｍのＷ膜を形成する。次いで、ＣＭＰ法により、ＳｉＯ_２膜３９の表面が露出するまでＷ膜及びＴｉＮ膜４２膜を研磨することでＷプラグ４３を形成する。

最後に、図７（ｕ）に示すように、ｎ⁺ 型ソース・ドレイン領域３２に接続するＷプラグ４３に接続するための配線層４４を形成する。以降は図示を省略するが必要とする多層配線構造に応じて層間絶縁膜の形成工程、ビアの形成工程、配線層の形成工程、層間絶縁膜の形成工程を繰り返すことによって本発明の実施例１の半導体装置の基本構成が完成する。

このように、本発明の実施例１においては、シリサド化するための金属をスパッタリングする際に、シリコン基板側に厚さが、１０ｎｍ乃至２０ｎｍの金属−Ｓｉからなるアモルファス層を形成しているので、熱拡散のような横方向の広がりを抑制できる。

また、熱処理に先立って未反応の金属膜を除去しているので、熱処理工程において過剰な金属が供給されることがないので、サイドウォール或いはＳＴＩ素子分離領域近傍のシリサイド層の厚膜化を抑制し、印加されるストレスを低減することができる。

また、スパッタリングの段階で金属−Ｓｉからなるアモルファス層を形成しているので、低抵抗相のシリサイド層形成のための熱処理は一度で良く、製造工程数を削減することができる。

ここで、実施例１を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）シリコン基板上にゲート電極を形成する工程と、前記ゲート電極の側壁に、第１絶縁膜による第１サイドウォールと、前記第１サイドウォール上にあって、前記第１絶縁膜とはエッチング特性の異なる第２絶縁膜による第２サイドウォールを形成する工程と、前記シリコン基板および前記第２サイドウォールを含む表面に金属をスパッタリングにより堆積させ、前記金属の一部を前記シリコン基板に侵入させる工程と、前記シリコン基板上に堆積した金属を除去する工程と、前記金属の除去工程の後に熱処理を行って、前記スパッタリングによって前記シリコン基板に侵入した前記金属と前記シリコン基板中のシリコン原子とを反応させてシリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記２）前記金属をスパッタリングにより堆積する工程において、スパッタリングされる金属成分を加速する方向に前記シリコン基板をバイアスすることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記バイアス電圧が、０Ｖ〜−５００Ｖであることを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）前記金属をスパッタリングにより堆積する工程において、前記シリコン基板及び前記ゲート電極の露出表面に、厚さが１０ｎｍ〜２０ｎｍの金属−シリコンのアモルファス層を形成することを特徴とする付記１乃至付記３のいずれか１に記載の半導体装置の製造方法。
（付記５）前記金属をスパッタリングにより堆積する工程における基板温度が、室温〜２００℃であることを特徴とする付記１乃至付記４のいずれか１に記載の半導体装置の製造方法。
（付記６）前記シリサイド層を形成した後に、前記第２サイドウォールを除去する工程を有することを特徴とする付記１乃至５のいずれか１に記載の半導体装置の製造方法。
（付記７）前記金属が、ニッケル、コバルト、チタニウム、タンタル、ジルコニウム、ハフニウム、タングステン、白金、クロム、パラジウム、レニウム、バナジウム或いはニオビウムのうちのいずれか１つまたはそれ以上の合金からなることを特徴とする付記１乃至付記６のいずれか１に記載の半導体装置の製造方法。

１シリコン基板
２ゲート絶縁膜
３ゲート電極
４ソース・ドレイン領域
５内側のサイドウォール
６外側のサイドウォール
７加速バイアス源
８金属膜
９アモルファス層
１０シリサイド層
１１ｐ型シリコン基板
１２熱酸化膜
１３レジストパターン
１４Ｂイオン
１５ｐ型ウエル領域
１６ＳｉＮ膜
１７トレンチ
１８ＳｉＯ_２膜
１９ＳＴＩ素子分離領域
２０レジストパターン
２１Ｂイオン
２２ゲート絶縁膜
２３多結晶シリコン膜
２４レジストパターン
２５ゲート電極
２６Ａｓイオン
２７ｎ型エクステンション領域
２８ＳｉＯ_２膜
２９ＳｉＮ膜
３０サイドウォール
３１Ｐイオン
３２ｎ⁺ 型ソース・ドレイン領域
３３電源
３４Ｎｉ
３５Ｎｉ層
３６アモルファス層
３７Ｎｉシリサイド層
３８ＳｉＮ膜
３９ＳｉＯ_２膜
４０層間絶縁膜
４１コンタクトホール
４２ＴｉＮ膜
４３Ｗプラグ
４４配線層
５１ｐ型シリコン基板
５２ｐ型ウエル領域
５３ＳＴＩ素子分離領域
５４ゲート絶縁膜
５５ゲート電極
５６ｎ型エクステンション領域
５７ＳｉＯ_２膜
５８ＳｉＮ膜
５９サイドウォール
６０ｎ⁺ 型ソース・ドレイン領域
６１Ｎｉ層
６２Ｎｉシリサイド層
６３Ｎｉシリサイド層

Claims

シリコン基板上にゲート電極を形成する工程と、
前記ゲート電極の側壁に、第１絶縁膜による第１サイドウォールと、前記第１サイドウォール上にあって、前記第１絶縁膜とはエッチング特性の異なる第２絶縁膜による第２サイドウォールを形成する工程と、
前記シリコン基板および前記第２サイドウォールを含む表面に金属をスパッタリングにより堆積させ、前記金属の一部を前記シリコン基板に侵入させる工程と、
前記シリコン基板上に堆積した金属を除去する工程と、
前記金属の除去工程の後に熱処理を行って、前記スパッタリングによって前記シリコン基板に侵入した前記金属と前記シリコン基板中のシリコン原子とを反応させてシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記金属をスパッタリングにより堆積する工程において、スパッタリングされる金属成分を加速する方向に前記シリコン基板をバイアスすることを特徴とする請求項１に記載の半導体装置の製造方法。
前記金属をスパッタリングにより堆積する工程において、前記シリコン基板及び前記ゲート電極の露出表面に、厚さが１０ｎｍ〜２０ｎｍの金属−シリコンのアモルファス層を形成することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
前記シリサイド層を形成した後に、前記第２サイドウォールを除去する工程を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
前記金属が、ニッケル、コバルト、チタニウム、タンタル、ジルコニウム、ハフニウム、タングステン、白金、クロム、パラジウム、レニウム、バナジウム或いはニオビウムのうちのいずれか１つまたはそれ以上の合金からなることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。