JP2011010450A - 半導体集積回路および電源装置 - Google Patents

Abstract

【課題】スイッチング周波数がノイズとなり得る周波数域に掛かることのない半導体集積回路および電源装置の提供を図る。
【解決手段】第１電源線(Vin)および第１ノードLX間に設けられた第１スイッチング素子51と、前記第１ノードおよび第２電源線間(GND)に設けられたダイオード素子52と、を有する電源装置100aのスイッチングを、出力端子OUTに接続された負荷８の大きさにより規定されるスイッチング周波数で制御する半導体集積回路10aであって、前記出力端子および前記第２電源線間に設けられ、前記第１スイッチング素子を制御する第１信号Ｓaに応じて、前記スイッチング周波数の最低周波数を第１周波数よりも高くなるように制御する最低周波数クランプ回路４を有するように構成する。
【選択図】図３

Description

この出願で言及する実施例は、半導体集積回路および電源装置に関する。

近年、携帯端末を始めとして様々な電気機器において、一定の電源電圧を所望の電源電圧に変換して出力するＤＣ／ＤＣコンバータ（電源装置）が幅広く利用されている。

ところで、例えば、オン時間固定ボトム検出コンパレータ方式の非同期型ＤＣ−ＤＣコンバータは負荷により周波数が変動し、その負荷が非常に軽くなると、スイッチング周波数が０Ｈｚ近くまで低下する。

従来、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）としては、様々なものが提案されている。

特開２００５−２１８１６６号公報

上述したように、例えば、オン時間固定ボトム検出コンパレータ方式の非同期型ＤＣ−ＤＣコンバータは、軽負荷時にスイッチング周波数が低くなり、そのスイッチング周波数が可聴域（例えば、２０Ｈｚ〜２０ＫＨｚ程度）に掛かることになる。

すなわち、ＤＣ−ＤＣコンバータのスイッチングにより可聴域のノイズが生じ、そのため、このようなＤＣ−ＤＣコンバータは、オーディオ機器の電源装置として採用することが困難であった。

なお、ＤＣ−ＤＣコンバータのスイッチング周波数と、そのＤＣ−ＤＣコンバータを適用する電気機器におけるノイズとの問題は、スイッチング周波数がオーディオ機器の可聴域に掛かる場合に限定されるものではない。

すなわち、ＤＣ−ＤＣコンバータのスイッチング周波数が、そのＤＣ−ＤＣコンバータを適用する電気機器においてノイズとなり得る周波数域に掛かる場合にも同様の問題がある。

この出願は、スイッチング周波数がノイズとなり得る周波数域に掛かることのない半導体集積回路および電源装置の提供を目的とする。

一実施形態によれば、第１電源線および第１ノード間に設けられた第１スイッチング素子と、前記第１ノードおよび第２電源線間に設けられたダイオード素子と、を有する電源装置のスイッチングを制御する半導体集積回路が提供される。

前記半導体集積回路は、前記電源装置のスイッチングを、出力端子に接続された負荷の大きさにより規定されるスイッチング周波数で制御するようになっている。

前記半導体集積回路は、出力端子および第２電源線間に設けられ、第１スイッチング素子を制御する第１信号に応じて、スイッチング周波数の最低周波数を第１周波数よりも高くなるように制御する最低周波数クランプ回路を有する。

開示の半導体集積回路および電源装置は、スイッチング周波数がノイズとなり得る周波数域に掛かることがないという効果を奏する。

電源装置の一例を示すブロック図である。 図１の電源装置の動作を説明するための波形図である。 第１実施例の電源装置を示すブロック図である。 図３の電源装置における遅延回路の一例を示す回路図である。 図３の電源装置の動作を説明するための波形図である。 図３の電源装置の特性を説明するための図である。 比較例としての電源装置を示すブロック図である。 第１実施例の電源装置の効率を図７の電源装置と比較して説明するための図である。 第２実施例の電源装置を示すブロック図である。 図９の電源装置における周波数検出回路の一例を示すブロック図である。 図１０の周波数検出回路の特性を説明するための図である。 図９の電源装置の特性を説明するための図である。 第３実施例の電源装置を示すブロック図である。 電流モードの電源装置の動作を説明するための波形図である。 図１３の電源装置の動作を説明するための波形図である。 第４実施例の電源装置を示すブロック図である。

まず、実施例を詳述する前に、電源装置の一例およびその電源装置が有する問題点を図１および図２を参照して説明する。

図１は電源装置の一例を示すブロック図であり、オン時間固定ボトム検出コンパレータ方式の非同期型ＤＣ−ＤＣコンバータの例を示すものである。

図１において、参照符号１００はＤＣ−ＤＣコンバータ（電源装置）、１０はＤＣ−ＤＣコンバータ用ＩＣ（半導体集積回路）、１はコンパレータ、そして、２はワンショット回路を示している。

また、参照符号３はＲＳフリップフロップ、５１はスイッチングトランジスタ（メイン側トランジスタ：ｐＭＯＳトランジスタ）、５２はダイオード素子（ダイオード）、６はコイル、７は平滑用コンデンサ、そして、８は負荷を示している。

図１に示されるように、電源装置１００は、半導体集積回路１０、スイッチングトランジスタ５１、ダイオード５２、コイル６、および、平滑用コンデンサ７を有する。

トランジスタ５１およびダイオード５２は、電源電圧Ｖinが印加された高電位電源線と接地電位ＧＮＤが印加された接地線との間に直列に接続される。

ここで、図１の電源装置１００において、トランジスタ５１およびダイオード５２は、半導体集積回路１０の外部に設けるようになっているが、半導体集積回路１０の内部に設けることもできる。

トランジスタ５１のゲートには、フリップフロップ３の反転出力端子／Ｑの信号Ｓaが供給され、これによりトランジスタ５１はオン／オフ制御される。

トランジスタ５１およびダイオード５２の接続ノードＬＸ（ＬＸ端子）は、コイル６を介して電源装置１００の出力端子ＯＵＴに接続され、また、出力端子ＯＵＴと接地線ＧＮＤとの間には平滑用コンデンサ７が設けられている。

半導体集積回路１０は、コンパレータ１、ワンショット回路２、ＲＳフリップフロップ３、および、抵抗Ｒ1，Ｒ2を有する。

コンパレータ１は、出力電圧Ｖoを抵抗Ｒ1，Ｒ2で分圧した電圧ＦＢと基準電圧Ｖrとを比較し、電圧ＦＢが基準電圧Ｖrまで低下すると出力信号をフリップフロップ３のセット端子Ｓに供給する。

フリップフロップ３のリセット端子Ｒには、ワンショット回路２の出力信号が供給され、そのワンショット回路２の入力には、フリップフロップ３からの信号Ｓaが供給されている。これにより、信号Ｓaに固定のオン時間（低レベル『Ｌ』の期間）を持たせるようになっている。

図２は図１の電源装置の動作を説明するための波形図である。
図２に示されるように、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖoが所定のボトム電圧Ｖbまで低下すると、コンパレータ１により電圧ＦＢが基準電圧Ｖrまでの低下が検出され、高レベル『Ｈ』の信号がフリップフロップ３のセット端子Ｓに供給される。

これにより、フリップフロップ３の反転出力端子／Ｑの信号Ｓaは低レベル『Ｌ』になる。ここで、ワンショット回路２は、信号Ｓaが『Ｌ』に変化してから固定のオン時間の後、フリップフロップ３のリセット入力Ｒに『Ｈ』の信号を出力する。

その結果、信号Ｓaは固定のオン時間だけ『Ｌ』になり、スイッチングトランジスタ５１は、その信号Ｓaの『Ｌ』期間だけオンする。

これにより、ＬＸ端子の電位は電源電圧Ｖinに向けてプルアップされ、コイル電流ＩＬは増加し、そして、出力電圧Ｖoは所定のピーク電圧Ｖpになる。

その後、信号Ｓaが『Ｌ』から『Ｈ』に変化してトランジスタ５１がオフすると、出力電圧Ｖoは、負荷８の大きさに応じた傾き（時間）で所定のボトム電圧Ｖbまで低下し、同様の処理を繰り返す。

ここで、信号Ｓaが『Ｌ』から『Ｈ』になってトランジスタ５１がオフした後、信号Ｓaが『Ｈ』から『Ｌ』になってトランジスタ５１がオンするまでの期間（オフ期間Ｔ0off）は、負荷８が軽くなると長くなる。

すなわち、スイッチング周期Ｔ0は、負荷８が軽くなると長くなり、従って、ＤＣ−ＤＣコンバータ１００のスイッチング周波数ｆは、負荷８が軽くなると低くなる。

その結果、例えば、ＤＣ−ＤＣコンバータ１００のスイッチング周波数ｆが可聴域（例えば、２０Ｈｚ〜２０ＫＨｚ程度）に掛かると、その電源装置が適用される機器のノイズになる虞がある。

なお、図１では、スイッチングトランジスタ５１がｐＭＯＳトランジスタとされているが、ｎＭＯＳトランジスタでもよく、この場合には、信号Ｓaとしてはフリップフロップ３の非反転論理端子（正論理端子Ｑ）の信号を使用することになる。

以下、半導体集積回路および電源装置の各実施例を、添付図面を参照して詳述する。
図３は第１実施例の電源装置を示すブロック図であり、オン時間固定ボトム検出コンパレータ方式の非同期型ＤＣ−ＤＣコンバータの例を示すものである。

図３と上述した図１と比較から明らかなように、本第１実施例のＤＣ−ＤＣコンバータ１００ａ（半導体集積回路１０ａ）は、図１のＤＣ−ＤＣコンバータ１００に対して最低周波数クランプ回路４を設けるようになっている。

すなわち、最低周波数クランプ回路４は、遅延回路４１、ディスチャージ用トランジスタ（第２スイッチング素子：ｎＭＯＳトランジスタ）４２および抵抗４３を有する。

抵抗４３およびトランジスタ４２は、出力端子ＯＵＴと接地線ＧＮＤとの間に直列に接続されている。ここで、トランジスタ４２のゲートには、遅延回路４１の出力信号Ｓbが供給されている。

図４は図３の電源装置における遅延回路の一例を示す回路図であり、また、図５は図３の電源装置の動作を説明するための波形図である。

図４に示されるように、遅延回路４１は、電流源４１１、インバータ４１２、ｎＭＯＳトランジスタ４１３、コンデンサ４１４、コンパレータ４１５およびアンドゲート４１６を有する。

まず、図４および図５に示されるように、信号Ｓaが『Ｈ』から『Ｌ』に変化すると、インバータ４１２で反転した信号によりトランジスタ４１３がオンする。これにより、電圧Ｖ１が『Ｌ』になってコンパレータ４１５の出力が『Ｌ』になり、アンドゲート４１６の出力も『Ｌ』になる。

さらに、信号Ｓaの固定のオン時間の後、信号Ｓaが『Ｌ』から『Ｈ』に変化すると、トランジスタ４１３がオフし、コンデンサ４１４には、回路の電源電圧ＶCCが印加された電流源４１１の電流Ｉ１により電荷が蓄積される。

そして、コンデンサ４１４に蓄積された電荷により電圧Ｖ１が遅延回路用の基準電圧Ｖcになると、コンパレータ４１５の出力信号が『Ｌ』から『Ｈ』に変化してアンドゲート４１６から『Ｈ』の信号Ｓbが出力される。

すなわち、遅延回路４１の出力信号Ｓbは、信号Ｓaの『Ｈ』から『Ｌ』への変化に応じて『Ｈ』から『Ｌ』に変化し、その後、信号Ｓaの『Ｌ』から『Ｈ』への変化を遅延したタイミングで『Ｌ』から『Ｈ』に変化することになる。

ここで、図３および図５に示されるように、信号Ｓbはトランジスタ４２のゲートに供給され、信号Ｓaが『Ｌ』から『Ｈ』に変化してから所定時間遅延させた後に、トランジスタ４２をオンして出力電圧Ｖoを接地電位ＧＮＤに向けてプルダウンする。

これにより、コンパレータ１の出力が『Ｌ』から『Ｈ』に変化して、固定のオン時間だけトランジスタ（第１スイッチング素子）５１がオンする次のスイッチングサイクルが開始される。

ここで、信号Ｓaが『Ｌ』から『Ｈ』に変化してから信号Ｓbが『Ｌ』から『Ｈ』に変化するまでの遅延時間は、例えば、軽負荷時において、スイッチング周波数ｆの最小値ｆminがノイズとなり得る周波数域の上限よりも高い周波数となるように設定する。

具体的には、例えば、コンデンサ４１４の容量や遅延回路用の基準電圧Ｖcの値により、信号Ｓaが『Ｌ』から『Ｈ』に変化してから信号Ｓbが『Ｌ』から『Ｈ』に変化するまでの遅延時間を設定する。

これにより、ＤＣ−ＤＣコンバータ１００ａのスイッチング周波数ｆの最低周波数ｆminを、それを使用する回路のノイズとなり得る周波数域（例えば、オーディオ機器の可聴域：２０Ｈｚ〜２０ＫＨｚ程度）に掛かることがないように設定することができる。

図６は図３の電源装置の特性を説明するための図である。ここで、曲線Ｌ１０は、図１のＤＣ−ＤＣコンバータ１００による負荷電流Ｉoとスイッチング周波数ｆとの関係を示し、また、曲線Ｌ１１は、図３のＤＣ−ＤＣコンバータ１００ａによる負荷電流Ｉoとスイッチング周波数ｆとの関係を示している。

まず、曲線Ｌ１０に示されるように、図１のＤＣ−ＤＣコンバータ１００は、負荷８が軽くなって負荷電流Ｉoが小さくなると、スイッチング周波数ｆが０Ｈｚに向かって低くなる。

すなわち、負荷８が軽くなって負荷電流Ｉoが小さくなると、スイッチング周波数ｆが低くなって、例えば、可聴域（２０Ｈｚ〜２０ＫＨｚ程度）に掛かることにもなる。

これに対して、曲線Ｌ１１に示されるように、図３のＤＣ−ＤＣコンバータ１００ａは、負荷８が軽くなって負荷電流Ｉoが小さくなっても、スイッチング周波数ｆminを下限として、それよりも低くなることがない。

すなわち、負荷８が軽くなって負荷電流Ｉoが小さくなると、スイッチング周波数ｆが低くなるが、このようなとき、トランジスタ４２が強制的にオンされて最低周波数ｆminを可聴域よりも高く（例えば、２０ＫＨｚ）維持されることになる。

なお、本実施例がオーディオ機器に適用される場合、最低周波数ｆminは、例えば、可聴域の上限である２０ＫＨｚに設定されるが、本実施例の適用はオーディオ機器に限定されるものではなく、また、最低周波数ｆminも２０ＫＨｚに限定されるものではない。

すなわち、ＤＣ−ＤＣコンバータのスイッチング周波数が、そのＤＣ−ＤＣコンバータを適用する電気機器においてノイズとなり得る周波数域に掛かる場合、最低周波数ｆminは、そのノイズとなり得る周波数の上限よりも高い周波数に設定されることになる。

図７は比較例としての電源装置を示すブロック図であり、同期整流方式のＤＣ−ＤＣコンバータを示すものである。

図７と図１の比較から明らかなように、本比較例の同期整流方式ＤＣ−ＤＣコンバータ１００’は、図１の電源装置におけるダイオード５２と並列に、ゲートに信号Ｓaが供給された同期側トランジスタ（ｎＭＯＳトランジスタ）５０を設けるようになっている。

なお、図７では、ダイオード５２と並列に、ゲートに信号Ｓaが供給されたｎＭＯＳトランジスタを設けているが、同期側トランジスタ５０をｎＭＯＳトランジスタではなくｐＭＯＳトランジスタとし、そのゲートに信号Ｓaを論理反転した信号を供給してもよい。

図７に示されるように、本比較例のＤＣ−ＤＣコンバータ１００’において、信号Ｓaが『Ｌ』の期間は、ｐＭＯＳトランジスタ５１がオンしてｎＭＯＳトランジスタ５０がオフし、ＬＸ端子の電位を電源電圧Ｖinに向けてプルアップする。

一方、信号Ｓaが『Ｈ』の期間は、トランジスタ５１がオフしてトランジスタ５０がオンし、ＬＸ端子の電位を接地電位ＧＮＤに向けてプルダウンする。

ここで、実際に使用する場合、図示しないが、トランジスタ５０および５１が両方ともオンして貫通電流が流れることがないように、例えば、ＡＳＴ（Anti Shoot Through）回路を利用してスイッチング時に両方ともオフする短い期間を挿入することができる。

これにより、図７に示すＤＣ−ＤＣコンバータ１００’は、ほぼ一定のスイッチング周波数（固定周波数）で処理を繰り返すことになる。

図８は、第１実施例の電源装置の効率を図７の電源装置と比較して説明するための図である。ここで、図８（ａ）は、図７の同期整流方式ＤＣ−ＤＣコンバータのものを示し、また、図８（ｂ）は、図３の最低周波数クランプ回路４を有する第１実施例のコンパレータ方式の非同期型ＤＣ−ＤＣコンバータのものを示している。

まず、図８（ａ）に示されるように、図７のＤＣ−ＤＣコンバータ１００’では、スイッチング周波数ｆがほぼ一定になる。しかしながら、負荷電流Ｉoが不連続モード以下となる電流においては、同期側のトランジスタ５０により損失が発生するため効率が大きく下がる。

これに対して、図８（ｂ）に示されるように、第１実施例のＤＣ−ＤＣコンバータ１００ａでは、最低周波数クランプ回路４におけるトランジスタ４２および抵抗４３による損失が発生し、若干であるが効率が低下する。

しかしながら、第１実施例のＤＣ−ＤＣコンバータ１００ａにおいて、効率が低下するのは、スイッチング周波数ｆが最低周波数ｆmin以下の領域であり、ほとんど問題にはならない。

すなわち、図８（ｂ）に示されるように、ｆminを２０ｋＨｚ（可聴域の上限）に設定すると、通常の負荷電流におけるスイッチング周波数は５００ｋＨｚ程度であるため、充分負荷電流の小さな領域での効率になり、実質的な効率低下の問題とはならない。

そして、図８（ａ）と図８（ｂ）との比較から明らかなように、第１実施例のＤＣ−ＤＣコンバータ１００ａは、比較例における負荷電流Ｉoが不連続モード以下となる負荷が比較的軽い領域ＲＲにおいて、効率を大幅に高くすることが可能なのが分かる。

図９は第２実施例の電源装置を示すブロック図、図１０は図９の電源装置における周波数検出回路の一例を示すブロック図、そして、図１１は図１０の周波数検出回路の特性を説明するための図である。

図９と図３と比較から明らかなように、本第２実施例では、最低周波数クランプ回路４’は、周波数検出回路４４、ディスチャージ用トランジスタ（第２スイッチング素子：ｎＭＯＳトランジスタ）４２および抵抗４３を有する。

すなわち、本第２実施例のＤＣ−ＤＣコンバータ１００ｂは、第１実施例における遅延回路４１の代わりに周波数検出回路４４を設け、その周波数検出回路４４の出力信号Ｓcによりトランジスタ４２を制御するようになっている。

なお、図９に示す第２実施例のＤＣ−ＤＣコンバータ１００ｂでは、トランジスタ５１およびダイオード５２を半導体集積回路１０ｂに内蔵するようになっているが、前述した第１実施例のように、半導体集積回路の外部に設けてもよい。

図１０に示されるように、周波数検出回路４４は、フリップフロップ３からの信号Ｓaを受け取ってその周波数を電圧に変換するＦ／Ｖコンバータ４４１、および、ヒステリシス特性を有するヒステリシスコンパレータ（シュミットトリガ）４４２を有する。

図１１の曲線Ｌ２１に示されるように、Ｆ／Ｖコンバータ４４１は、信号Ｓaの周波数に対応した電圧Ｖcを出力し、曲線Ｌ２２に示されるように、ヒステリシスコンパレータ４４２は、ヒステリシス特性（ｆh）を持って電圧Ｖcと基準電圧Ｖrcとを比較する。

すなわち、ヒステリシスコンパレータ４４２は、電圧Ｖcと基準電圧Ｖrcとを比較し、電圧Ｖcが低い方に変化するとき、すなわち、周波数ｆが低い方に変化するとき、周波数ｆminを最低周波数として『Ｌ』から『Ｈ』に変化する信号Ｓcを出力する。

これにより、ＤＣ−ＤＣコンバータ１００ｂのスイッチング周波数が最低周波数ｆminになると、トランジスタ４２がオンして出力電圧Ｖoが接地電位ＧＮＤに向けてプルダウンされ、次のスイッチングサイクルが開始される。

図１２は図９の電源装置の特性を説明するための図であり、図１１に示す特性図を、前述した図６に対応させて書き直したものに相当する。

ここで、曲線Ｌ１０は、図１のＤＣ−ＤＣコンバータ１００による負荷電流Ｉoとスイッチング周波数ｆとの関係を示し、また、曲線Ｌ３１は、図９のＤＣ−ＤＣコンバータ１００ｂによる負荷電流Ｉoとスイッチング周波数ｆとの関係を示している。

曲線Ｌ３１に示されるように、図９のＤＣ−ＤＣコンバータ１００ｂにおいて、負荷８が軽くなって負荷電流Ｉoが小さくなっても、スイッチング周波数ｆは、所定のヒステリシス特性（ｆh）を持って周波数ｆminを下限とし、それよりも低くなることがない。

なお、本第２実施例の適用もオーディオ機器に限定されないのはもちろんであり、さらに、後述する実施例でも同様である。

図１３は第３実施例の電源装置を示すブロック図であり、電流モード（C-mode）のＤＣ−ＤＣコンバータを示すものである。

上述した第１および第２実施例では、出力電圧Ｖoをフィードバックして生成した電圧ＦＢをエラーコンパレータ１により基準電圧Ｖrと比較し、そのコンパレータ１の出力信号をＲＳフリップフロップ３のセット端子Ｓに入力している。

これに対して、図１３に示す第３実施例（および、図１６に示す第４実施例）では、ＲＳフリップフロップ３のセット端子Ｓには、クロックＣＬＫが供給されている。さらに、エラーアンプ１１により電圧ＦＢと基準電圧Ｖr1との電位差を直流電圧の信号COMPに変換する。

そして、コンパレータ１２によりその信号COMPを基準電圧Ｖr2と比較すると共に、コンパレータ１３により信号COMPを電流検出回路９の出力信号と比較する。

図１３に示されるように、本第３実施例のＤＣ−ＤＣコンバータ１００ｃにおいて、コンパレータ１２および１３の出力信号は、オアゲート１６を介してＲＳフリップフロップ３のリセット端子Ｒに供給されている。

なお、エラーアンプ１１の電圧ＦＢが供給される入力と出力との間には、直列接続されたコンデンサ１４および抵抗１５が接続されている。

電流検出回路９は、トランジスタ５１とＬＸ端子との間に設けられ、トランジスタ５１のオン期間中に高電位電源線からコイル６に流れるコイル電流ＩＬを検出し、それに対応して上昇する電圧Ｖsを出力する。

そして、図１３と図３との比較から明らかなように、本第３実施例のＤＣ−ＤＣコンバータ１００ｃは、前述した第１実施例のＤＣ−ＤＣコンバータ１００ａにおける最低周波数クランプ回路４と同様のものが設けられている。

なお、図１３に示す第３実施例のＤＣ−ＤＣコンバータ１００ｃでは、トランジスタ５１，ダイオード５２および電流検出器９を半導体集積回路１０ｃに内蔵するようになっているが、半導体集積回路の外部に設けることもできる。

図１４は電流モードの電源装置の動作を説明するための波形図であり、図１５は図１３の電源装置の動作を説明するための波形図である。ここで、図１４に示す波形図は、図１３に示すＤＣ−ＤＣコンバータ１００ｃにおいて、最低周波数クランプ回路４を除いたものの動作を示している。

図１４に示されるように、エラーアンプ１１の出力信号COMPの電位が基準電圧Ｖr2以上になると、信号ＳdがクロックＣＬＫに従って『Ｌ』になってトランジスタ５１はスイッチング動作を繰り返し、出力電圧Ｖoは鋸波状に上昇する。

そして、図１４に示されるように、信号COMPの電位が基準電圧Ｖr2よりも低くなると、信号Ｓdが『Ｈ』に保持され、負荷８の大きさに従って負荷電流Ｉoが流れ、出力電圧Ｖoは次第に低くなる。

このとき、図２を参照して説明したのと同様に、軽負荷時には、ＤＣ−ＤＣコンバータの動作周期Ｔ10が長くなり、そのＤＣ−ＤＣコンバータが適用された電気機器のノイズになる虞がある。

このような場合、図１５に示されるように、本第３実施例のＤＣ−ＤＣコンバータ１００ｃでは、信号Ｓdを遅延回路４１で遅延した信号Ｓeによりトランジスタ４２を強制的にオンして出力電圧Ｖoを接地電位ＧＮＤに向けてプルダウンする。

これにより、負荷８が軽くて負荷電流Ｉoがほとんど流れない場合でも、ＤＣ−ＤＣコンバータ１００ｃの動作周期Ｔ1１を制限して、そのＤＣ−ＤＣコンバータ１００ｃが適用された電気機器のノイズになるのを防ぐことができる。

図１６は第４実施例の電源装置を示すブロック図である。
図１６および図１３と、図９および図３と比較から明らかなように、図１６に示す第４実施例では、上述した第３実施例における遅延回路４１の代わりに周波数検出回路４４を設け、その周波数検出回路４４の出力信号Ｓfによりトランジスタ４２を制御する。

なお、図１６に示す第４実施例のＤＣ−ＤＣコンバータ１００ｄでは、トランジスタ５１，ダイオード５２および電流検出器９を半導体集積回路１０ｄの外部に設けるようになっているが、半導体集積回路の内部に設けることもできる。

上述した各実施例において、例えば、トランジスタ５１および４２は、ｐＭＯＳおよびｎＭＯＳトランジスタに限定されるものではなく、様々なスイッチング素子を適用することができるのはもちろんである。

さらに、各実施例において、最低周波数クランプ回路４および４’は単なる例であり、様々に変形することができるのはいうまでもない。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１電源線および第１ノード間に設けられた第１スイッチング素子と、前記第１ノードおよび第２電源線間に設けられたダイオード素子と、を有する電源装置のスイッチングを、出力端子に接続された負荷の大きさにより規定されるスイッチング周波数で制御する半導体集積回路であって、
前記出力端子および前記第２電源線間に設けられ、前記第１スイッチング素子を制御する第１信号に応じて、前記スイッチング周波数の最低周波数を第１周波数よりも高くなるように制御する最低周波数クランプ回路を有することを特徴とする半導体集積回路。

（付記２）
付記１に記載の半導体集積回路において、
前記第１周波数は、前記電源装置が適用される電気機器においてノイズとなり得る最大の周波数であることを特徴とする半導体集積回路。

（付記３）
付記１または２に記載の半導体集積回路において、
前記最低周波数クランプ回路は、
前記出力端子および前記第２電源線間に設けられた第２スイッチング素子と、
前記第１信号により前記第１スイッチング素子のオフタイミングを検出して第２信号を出力する遅延回路と、を有し、前記遅延回路からの前記第２信号により前記第２スイッチング素子をオンすることを特徴とする半導体集積回路。

（付記４）
付記３に記載の半導体集積回路において、
前記遅延回路は、前記第１信号により前記第１スイッチング素子がオフしたタイミングから、前記スイッチング周波数を前記第１周波数よりも高く維持する時間だけ遅延して前記第２信号を出力することを特徴とする半導体集積回路。

（付記５）
付記１または２に記載の半導体集積回路において、
前記最低周波数クランプ回路は、
前記出力端子および前記第２電源線間に設けられた第２スイッチング素子と、
前記第１信号により前記スイッチング周波数を検出して第３信号を出力する周波数検出回路と、を有し、前記周波数検出回路からの前記第３信号により前記第２スイッチング素子をオンすることを特徴とする半導体集積回路。

（付記６）
付記５に記載の半導体集積回路において、
前記周波数検出回路は、前記第１信号により検出した前記スイッチング周波数と前記第１周波数とを所定のヒステリシス特性を持って比較し、前記スイッチング周波数を前記第１周波数よりも高く維持する前記第３信号を出力することを特徴とする半導体集積回路。

（付記７）
付記１〜６のいずれか１項に記載の半導体集積回路と、
前記第１ノードおよび前記出力端子間に設けられたコイルと、
前記出力端子および前記第２電源線間に設けられた平滑用コンデンサと、を有することを特徴とする電源装置。

（付記８）
付記７に記載の電源装置において、該電源装置は、コンパレータ方式ＤＣ／ＤＣコンバータであることを特徴とする電源装置。

（付記９）
付記７に記載の電源装置において、該電源装置は、電流モードＤＣ／ＤＣコンバータであることを特徴とする電源装置。

１ コンパレータ
２ ワンショット回路
３ ＲＳフリップフロップ
４，４’ 最低周波数クランプ回路
６ コイル
７ 平滑用コンデンサ
８ 負荷
９ 電流検出回路
１０，１０’；１０ａ〜１０ｄ 半導体集積回路（ＤＣ−ＤＣコンバータ用ＩＣ）
４１ 遅延回路
４２ 第２スイッチング素子（ディスチャージ用トランジスタ：ｎＭＯＳトランジスタ）
４３ 抵抗
４４ 周波数検出回路
５０ 同期側トランジスタ（ｎＭＯＳトランジスタ）
５１ 第１スイッチング素子（メイン側トランジスタ：ｐＭＯＳトランジスタ）
５２ ダイオード素子（ダイオード）
１００，１００’；１００ａ〜１００ｄ 電源装置（ＤＣ−ＤＣコンバータ）
４４１ Ｆ／Ｖコンバータ
４４２ ヒステリシスコンパレータ（シュミットトリガ）

Claims (7)

1. 第１電源線および第１ノード間に設けられた第１スイッチング素子と、前記第１ノードおよび第２電源線間に設けられたダイオード素子と、を有する電源装置のスイッチングを、出力端子に接続された負荷の大きさにより規定されるスイッチング周波数で制御する半導体集積回路であって、
   前記出力端子および前記第２電源線間に設けられ、前記第１スイッチング素子を制御する第１信号に応じて、前記スイッチング周波数の最低周波数を第１周波数よりも高くなるように制御する最低周波数クランプ回路を有することを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記第１周波数は、前記電源装置が適用される電気機器においてノイズとなり得る最大の周波数であることを特徴とする半導体集積回路。
3. 請求項１または２に記載の半導体集積回路において、
   前記最低周波数クランプ回路は、
   前記出力端子および前記第２電源線間に設けられた第２スイッチング素子と、
   前記第１信号により前記第１スイッチング素子のオフタイミングを検出して第２信号を出力する遅延回路と、を有し、前記遅延回路からの前記第２信号により前記第２スイッチング素子をオンすることを特徴とする半導体集積回路。
4. 請求項３に記載の半導体集積回路において、
   前記遅延回路は、前記第１信号により前記第１スイッチング素子がオフしたタイミングから、前記スイッチング周波数を前記第１周波数よりも高く維持する時間だけ遅延して前記第２信号を出力することを特徴とする半導体集積回路。
5. 請求項１または２に記載の半導体集積回路において、
   前記最低周波数クランプ回路は、
   前記出力端子および前記第２電源線間に設けられた第２スイッチング素子と、
   前記第１信号により前記スイッチング周波数を検出して第３信号を出力する周波数検出回路と、を有し、前記周波数検出回路からの前記第３信号により前記第２スイッチング素子をオンすることを特徴とする半導体集積回路。
6. 請求項５に記載の半導体集積回路において、
   前記周波数検出回路は、前記第１信号により検出した前記スイッチング周波数と前記第１周波数とを所定のヒステリシス特性を持って比較し、前記スイッチング周波数を前記第１周波数よりも高く維持する前記第３信号を出力することを特徴とする半導体集積回路。
7. 請求項１〜６のいずれか１項に記載の半導体集積回路と、
   前記第１ノードおよび前記出力端子間に設けられたコイルと、
   前記出力端子および前記第２電源線間に設けられた平滑用コンデンサと、を有することを特徴とする電源装置。

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