JP2011010450A - 半導体集積回路および電源装置 - Google Patents
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Abstract
【解決手段】第1電源線(Vin)および第1ノードLX間に設けられた第1スイッチング素子51と、前記第1ノードおよび第2電源線間(GND)に設けられたダイオード素子52と、を有する電源装置100aのスイッチングを、出力端子OUTに接続された負荷8の大きさにより規定されるスイッチング周波数で制御する半導体集積回路10aであって、前記出力端子および前記第2電源線間に設けられ、前記第1スイッチング素子を制御する第1信号Saに応じて、前記スイッチング周波数の最低周波数を第1周波数よりも高くなるように制御する最低周波数クランプ回路4を有するように構成する。
【選択図】図3
Description
図2に示されるように、DC−DCコンバータ100の出力電圧Voが所定のボトム電圧Vbまで低下すると、コンパレータ1により電圧FBが基準電圧Vrまでの低下が検出され、高レベル『H』の信号がフリップフロップ3のセット端子Sに供給される。
図3は第1実施例の電源装置を示すブロック図であり、オン時間固定ボトム検出コンパレータ方式の非同期型DC−DCコンバータの例を示すものである。
図16および図13と、図9および図3と比較から明らかなように、図16に示す第4実施例では、上述した第3実施例における遅延回路41の代わりに周波数検出回路44を設け、その周波数検出回路44の出力信号Sfによりトランジスタ42を制御する。
(付記1)
第1電源線および第1ノード間に設けられた第1スイッチング素子と、前記第1ノードおよび第2電源線間に設けられたダイオード素子と、を有する電源装置のスイッチングを、出力端子に接続された負荷の大きさにより規定されるスイッチング周波数で制御する半導体集積回路であって、
前記出力端子および前記第2電源線間に設けられ、前記第1スイッチング素子を制御する第1信号に応じて、前記スイッチング周波数の最低周波数を第1周波数よりも高くなるように制御する最低周波数クランプ回路を有することを特徴とする半導体集積回路。
付記1に記載の半導体集積回路において、
前記第1周波数は、前記電源装置が適用される電気機器においてノイズとなり得る最大の周波数であることを特徴とする半導体集積回路。
付記1または2に記載の半導体集積回路において、
前記最低周波数クランプ回路は、
前記出力端子および前記第2電源線間に設けられた第2スイッチング素子と、
前記第1信号により前記第1スイッチング素子のオフタイミングを検出して第2信号を出力する遅延回路と、を有し、前記遅延回路からの前記第2信号により前記第2スイッチング素子をオンすることを特徴とする半導体集積回路。
付記3に記載の半導体集積回路において、
前記遅延回路は、前記第1信号により前記第1スイッチング素子がオフしたタイミングから、前記スイッチング周波数を前記第1周波数よりも高く維持する時間だけ遅延して前記第2信号を出力することを特徴とする半導体集積回路。
付記1または2に記載の半導体集積回路において、
前記最低周波数クランプ回路は、
前記出力端子および前記第2電源線間に設けられた第2スイッチング素子と、
前記第1信号により前記スイッチング周波数を検出して第3信号を出力する周波数検出回路と、を有し、前記周波数検出回路からの前記第3信号により前記第2スイッチング素子をオンすることを特徴とする半導体集積回路。
付記5に記載の半導体集積回路において、
前記周波数検出回路は、前記第1信号により検出した前記スイッチング周波数と前記第1周波数とを所定のヒステリシス特性を持って比較し、前記スイッチング周波数を前記第1周波数よりも高く維持する前記第3信号を出力することを特徴とする半導体集積回路。
付記1〜6のいずれか1項に記載の半導体集積回路と、
前記第1ノードおよび前記出力端子間に設けられたコイルと、
前記出力端子および前記第2電源線間に設けられた平滑用コンデンサと、を有することを特徴とする電源装置。
付記7に記載の電源装置において、該電源装置は、コンパレータ方式DC/DCコンバータであることを特徴とする電源装置。
付記7に記載の電源装置において、該電源装置は、電流モードDC/DCコンバータであることを特徴とする電源装置。
2 ワンショット回路
3 RSフリップフロップ
4,4’ 最低周波数クランプ回路
6 コイル
7 平滑用コンデンサ
8 負荷
9 電流検出回路
10,10’;10a〜10d 半導体集積回路(DC−DCコンバータ用IC)
41 遅延回路
42 第2スイッチング素子(ディスチャージ用トランジスタ:nMOSトランジスタ)
43 抵抗
44 周波数検出回路
50 同期側トランジスタ(nMOSトランジスタ)
51 第1スイッチング素子(メイン側トランジスタ:pMOSトランジスタ)
52 ダイオード素子(ダイオード)
100,100’;100a〜100d 電源装置(DC−DCコンバータ)
441 F/Vコンバータ
442 ヒステリシスコンパレータ(シュミットトリガ)
Claims (7)
- 第1電源線および第1ノード間に設けられた第1スイッチング素子と、前記第1ノードおよび第2電源線間に設けられたダイオード素子と、を有する電源装置のスイッチングを、出力端子に接続された負荷の大きさにより規定されるスイッチング周波数で制御する半導体集積回路であって、
前記出力端子および前記第2電源線間に設けられ、前記第1スイッチング素子を制御する第1信号に応じて、前記スイッチング周波数の最低周波数を第1周波数よりも高くなるように制御する最低周波数クランプ回路を有することを特徴とする半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記第1周波数は、前記電源装置が適用される電気機器においてノイズとなり得る最大の周波数であることを特徴とする半導体集積回路。 - 請求項1または2に記載の半導体集積回路において、
前記最低周波数クランプ回路は、
前記出力端子および前記第2電源線間に設けられた第2スイッチング素子と、
前記第1信号により前記第1スイッチング素子のオフタイミングを検出して第2信号を出力する遅延回路と、を有し、前記遅延回路からの前記第2信号により前記第2スイッチング素子をオンすることを特徴とする半導体集積回路。 - 請求項3に記載の半導体集積回路において、
前記遅延回路は、前記第1信号により前記第1スイッチング素子がオフしたタイミングから、前記スイッチング周波数を前記第1周波数よりも高く維持する時間だけ遅延して前記第2信号を出力することを特徴とする半導体集積回路。 - 請求項1または2に記載の半導体集積回路において、
前記最低周波数クランプ回路は、
前記出力端子および前記第2電源線間に設けられた第2スイッチング素子と、
前記第1信号により前記スイッチング周波数を検出して第3信号を出力する周波数検出回路と、を有し、前記周波数検出回路からの前記第3信号により前記第2スイッチング素子をオンすることを特徴とする半導体集積回路。 - 請求項5に記載の半導体集積回路において、
前記周波数検出回路は、前記第1信号により検出した前記スイッチング周波数と前記第1周波数とを所定のヒステリシス特性を持って比較し、前記スイッチング周波数を前記第1周波数よりも高く維持する前記第3信号を出力することを特徴とする半導体集積回路。 - 請求項1〜6のいずれか1項に記載の半導体集積回路と、
前記第1ノードおよび前記出力端子間に設けられたコイルと、
前記出力端子および前記第2電源線間に設けられた平滑用コンデンサと、を有することを特徴とする電源装置。
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