JP2011010138A - 周波数掃引方法及び回路 - Google Patents

Abstract

【課題】階段状波形による繰返し周波数信号が生成されることなく、高速掃引が可能となり、また温度等の環境条件に左右されることなく、周波数制御を安定して行う。
【解決手段】ＶＣＯ１からの出力をプログラマブルカウンタ１４、ＰＦＤ１６、安定化フィルタ１７及び傾き制御用フィルタ１８を介して帰還させるループを形成し、プログラマブルカウンタ１４からの現在の周波数ポイントの制御信号に基づく周波数引込み時間内に、次の周波数ポイントの制御信号をＰＦＤ１６に出力し、位相同期状態を経ることなく、連続した周波数の掃引を実行する。上記傾き制御用フィルタ１８では、掃引における周波数変化の傾きを制御する。
【選択図】図１

Description

本発明は周波数掃引方法及び回路、特に距離計測等を行うＦＭ−ＣＷ方式のレーダや各種センサに採用され、周波数掃引を高速にて実行する周波数掃引方法及び回路に関する。

従来から、ＦＭ−ＣＷ（Frequency-Modulated Continuous Wave）方式のレーダや各種センサが距離計測等において、広く用いられており、これらのレーダ及びセンサでは、送信波の形成、受信波の検波のために、所定範囲の周波数を掃引するための周波数掃引回路が用いられる。

例えば、ＦＭ−ＣＷレーダでは、距離計測における重要なパラメータとして、ＦＭ変調（周波数変調）においてある程度の精度が要求されており、このＦＭ変調の精度は、測距精度に大きな影響を与えると共に、電波法で規定される帯域から逸脱する周波数の送信等をなくし、送信波の高安定度を維持するためにも高精度であることが必要となる。

即ち、距離の精度は、占有周波数帯域幅の大きさで決まり、至近距離等を検出する場合では、電波法に規定される占有周波数幅の最大７６ＭＨｚに近い振り幅が必要とされる。また、検出される位相検波信号は、掃引時間により出力周波数が決まる。更に、電波法帯域２００ＭＨｚ内をはみ出るような信号を出力することは認められない。

従来においては、高周波数安定度を図る周波数掃引方法として、位相同期発振ループ（以下ＰＬＬとする）を用いた方法や、周波数振り幅の設定信号を得るためにデジタル／アナログコンバータを用いる方法等が公知である。

図７には、基本的なＰＬＬ掃引回路が示されており、このＰＬＬ掃引回路は、電圧制御発振器（ＶＣＯ）１、分配器２、周波数逓倍器（×８）３、増幅器４、分周器（１／Ｎ）５を有するプログラマブルカウンタ６、ＣＰＵ７、基準信号源（ＴＣＸＯ）８、位相周波数検波器（ＰＦＤ）９及びループフィルタ１０を含み、上記ＰＦＤ９の出力がループフィルタ１０を介してＶＣＯ１へ帰還するように構成される。

このようなＰＬＬ掃引回路では、ＶＣＯ１の出力周波数Ｆ_ＶＣＯをプログラマブルカウンタ６の性能から最も扱い易い３ＧＨｚ帯の周波数とし、このＶＣＯ１の出力の一部がプログラムカウンタ６へ供給されており、このプログラムカウンタ６から制御信号の周波数Ｆ_{ＶＣＯ／Ｎ}がＰＦＤ９へ与えられる。このＰＦＤ９では、基準信号源８から基準周波数Ｆref が入力されることで、この周波数Ｆref までの分周が行われ、ＰＦＤ９の出力をループフィルタ１０、ＶＣＯ１を介して戻す帰還ループが動作することで、位相同期した周波数で安定化される。そして、周波数掃引をする場合、上記プログラマブルカウンタ６の出力制御信号（データ）の設定を連続的に変化させることにより、所定範囲の掃引周波数を得ることができる。

特開２００５−１５０８５６号公報

しかしながら、従来のＰＬＬ掃引回路では、周波数の安定度が極めて優れている反面、ＰＬＬの応答時間の制約により高速掃引ができず、また周波数掃引の波形が階段状となるため、本来必要とされない繰返し周波数（周期）と計測波の分離ができない等の問題があった。

図８には、掃引時の周波数変化が示されており、図示のＴfsetはカウンタの変化時間、ΔｔはＰＬＬのロック時間、Δｆは１つの制御ポイントでのＰＬＬの周波数変化幅である。この図８のように、従来のＰＬＬ掃引では、ＰＬＬで設定される周波数で位相同期されるまでの間、ループ帯域での一定時間以上のロック時間Δｔが存在し、周波数が階段状に変化することから、カウンタの変化時間Ｔfset（例えば２０μｓ〜１０μｓ）の周期関数による繰返し周波数（繰返し成分）が存在し、この繰返し周波数がＰＦＤ９の出力信号に現れる。この結果、この繰返し周波数信号が疑似測距信号となって測距の妨げとなっている。

例えば、周波数掃引におけるＰＬＬの周波数ポイントの切替えを１０μｓ（＝Ｔfset）間隔で行った場合、上記繰返し周波数は１００ｋＨｚとなり、これがスプリアスとなってＰＦＤ９から出力されることになり、この周波数掃引に基づいた信号をレーダ等の位相検波器に用いると、キャリアに存在するスプリアスがＰＦＤ９の出力に現れる。

また、ＰＬＬ掃引において最も難しいとされるオーバーサンプリング（アナログデジタル変換時の雑音成分を低下させるもので、サンプリングポイントを微細にずらして複数のポイントから得られる信号を平均化する手法）ができないという問題もある。

一方、上記ＰＬＬ掃引で問題となる階段状の波形を生成させない方法として、上述のデジタル／アナログコンバータを用いる方法がある。
図９には、このデジタル／アナログコンバータを用いた周波数掃引回路が示されており、この回路は、ＶＣＯ１、周波数逓倍器３、増幅器４を備えると共に、ＣＰＵ１１に基づいてデジタル／アナログコンバータ（ＤＡＣ）１２から出力された電子同調電圧（制御信号）をＶＣＯ１に与える構成となっている。

このような周波数掃引回路によれば、ＣＰＵ１１から所定の周波数傾きに等しい予め校正された電圧の制御信号を出力し、ＤＡＣ１２からＶＣＯ１へ与える電子同調電圧を変化させることで、周波数掃引波が生成される。そして、この場合は、ＰＬＬ掃引と異なってループを用いないため、更にＶＣＯ１へ与える電子同調電圧を高速に変化させることができるため、高速の周波数変化が可能であり、またデジタル切替え周期信号を容易にフィルタで除去できるという利点がある。

しかし、その反面、周波数制御をＤＡＣ１２から生成させる電子同調電圧に依存しているため、周波数制御が難しく、また温度等の環境条件において、ＶＣＯ１の電子同調電圧に対する周波数の変化が異なる場合があるという不都合がある。しかも、回路構成が複雑で大規模なものとなり、コスト的にも問題がある。

本発明は上記問題点に鑑みてなされたものであり、その目的は、階段状波形による繰返し周波数信号が生成されることなく、高速掃引が可能となり、また温度等の環境条件に左右されることなく、周波数制御を安定して行うことができる周波数掃引方法及び回路を提供することにある。

上記目的を達成するために、請求項１の発明は、位相同期発振ループを用い、周波数設定用の制御信号に基づいて周波数掃引を行う周波数掃引方法において、現在の周波数ポイントの制御信号により周波数引込み動作が行われている周波数引込み時間内に、次の周波数ポイントの制御信号を出力することにより、位相同期状態を経ることなく、連続した周波数の掃引を実行することを特徴とする。
請求項２の発明は、電圧制御発振器、位相検波器及びフィルタを有するループ回路と、掃引のための周波数設定用の制御信号を出力する制御回路とを有し、周波数掃引を行う周波数掃引回路において、上記制御回路は、現在の周波数ポイントの制御信号により周波数引込み動作が行われている周波数引込み時間内に、次の周波数ポイントの制御信号を上記位相検波器に出力し、位相同期状態を経ることなく、連続した周波数の掃引を実行するように制御することを特徴とする。
請求項３の発明は、上記位相検波器と上記電圧制御発振器との間に、掃引における周波数変化の傾きを制御する傾き制御用フィルタを設けたことを特徴とする。

本発明の構成によれば、周波数掃引を行うための連続した複数の周波数ポイントの制御信号において、現在のポイントの制御信号により周波数引込み動作が行われている周波数引込み時間内に、次のポイントの制御信号を出力するように制御することで、現在の周波数ポイントで位相同期状態になる前に、次のポイントにおける周波数引込み動作が行われ、位相同期部分がない状態で連続した周波数の掃引が実行される。
また、請求項３の構成によれば、例えば傾き制御用フィルタのカットオフ周波数を調整することにより、単位時間当りの周波数の変化である掃引の傾き特性を変えることが可能になる。

本発明によれば、位相同期部分が存在しないので、階段状波形による繰返し周波数信号が生成されることなく、高速掃引が可能となる。また、位相検波器を含む帰還ループ回路を用いるので、デジタル／アナログコンバータを用いた回路と比較すると、安定した周波数制御を行うことができ、掃引周波数が温度等の環境条件に左右されることもないという効果がある。更に、デジタル／アナログコンバータを用いた回路のように、回路構成が複雑かつ大規模となることはなく、高コストになることもない。

本発明の実施例に係る周波数掃引回路の構成を示すブロック図である。 実施例の位相周波数検波器の動作を示す説明図である。 実施例の周波数掃引回路における周波数ポイント制御信号の切替え点と周波数の遷移を示すグラフ図である。 従来の周波数掃引回路における周波数ポイント制御信号の切替え点と周波数の遷移を示すグラフ図である。 実施例の傾き制御用フィルタによる応答特性を示すグラフ図である。 実施例の周波数掃引回路の掃引例及び周波数切替え間隔の拡大部分を示す図である。 従来のＰＬＬ掃引回路の構成を示すブロック図である。 図７のＰＬＬ掃引回路における掃引時の周波数の変化を示す図である。 従来のデジタル／アナログコンバータを用いた周波数掃引回路の構成を示すブロック図である。

図１には、本発明の実施例である周波数掃引回路の構成が示されており、この周波数掃引回路は、従来回路と同様に、周波数３ＧＨｚを用いるＶＣＯ（電圧制御発振器）１、分配器２、周波数２４ＧＨｚを得るための周波数逓倍器（×８）３、増幅器４及び基準信号源（ＴＣＸＯ）８が設けられる。また、掃引周波数のポイントの制御信号（電圧）を出力するためにプログラマブルカウンタ１４及びＣＰＵ１５が設けられると共に、位相周波数検波器（ＰＦＤ）１６、安定化フィルタ１７及び時定数フィルタからなる傾き制御用フィルタ１８が配置される。

そして、上記ＶＣＯ１からの出力をプログラマブルカウンタ１４、ＰＦＤ１６、安定化フィルタ１７及び傾き制御用フィルタ１８を介して帰還させるループ（位相同期発振ループ−ＰＬＬ：Phase Locked Loop）が形成され、上記ＰＦＤ１６では、プログラマブルカウンタ１４から出力された制御信号（周波数Ｆ_ＩＮ）と基準信号源８からの出力（周波数Ｆref ）の位相及び周波数を比較した信号を出力する。

図２には、ＰＬＬにおけるＰＦＤ１６の動作が示されており、図示されるように、周波数ｆ_０の入力信号（プログラマブルカウンタ１４からの信号）が周波数Ｆref の基準信号（基準信号源８からの信号）の位相に対して３６０度以内に達した状態から位相同期状態の領域となり、その前後の作用として、周波数ｆ_０が周波数Ｆref に対して高いのか低いのか判断させることで、周波数の引込み動作が行われる。即ち、周波数が高い場合は、低くする方向へ周波数を変化させ、位相が同じになるまでループが構成され、反対に低い場合は、周波数を高くする方向へ変化が起こり、位相が同じになるように動作（引込み）する。

そして、このような引込み動作の後、図８で説明したように、位相同期部分からなるロック時間（Δｔ）が存在することになる。実施例では、この位相同期部分を使用することなく、掃引を実行するようにしたものである。

図３には、実施例の掃引時の周波数の遷移と制御信号の切替え点が示され、図４には、従来回路での周波数の遷移と制御信号の切替え点が示されており、まず従来回路では、図４に示されるように、例えば周波数ポイントＦ（1）の制御信号がＰＦＤに与えられると、周波数引込みにより周波数が移動する部分Ｄａを経て、位相同期部分Ｄｂに入る。そして、この位相同期部分（期間）Ｄｂに示される切替え点で、次の周波数ポイントＦ（2）の制御信号（移動指示データ）が与えられ、周波数Ｆ（2）への引込み動作が行われるというようにして、位相同期部分Ｄｂの切替え点に、次の周波数への制御信号を与えることになる。

一方、実施例では、図３に示されるように、例えば周波数ポイントＦ（1）の制御信号（Ｆ_ＩＮ）がプログラマブルカウンタ１４からＰＦＤ１６に与えられると、ＰＬＬにより周波数引込み動作が行われるが、この周波数引込み動作の時間（期間）ｔａ内に、次の周波数ポイントＦ（2）の制御信号が与えられる。この結果、ＰＬＬの位相同期動作の途中に同期状態を経ることなく、そのまま次の周波数ポイントへ遷移させることができ、このような各ポイントの周波数引込みの継続によって掃引が実行される。これは、周波数引き込み掃引方法となる。

また、実施例では、時定数フィルタである傾き制御用フィルタ１８が設けられ、これによって、ＰＦＤ１６にて得られる周波数変化の傾き特性を可変にすることができる。即ち、一般的なＰＬＬの場合、時間的な過渡特性を決めるファンクションとしてローパスフィルタ（ＬＰＦ）を用いるが、実施例では、傾き制御用フィルタ１８として２次のラグリード型フィルタを用いている。

図５には、傾き制御用フィルタ１８においてカットオフ周波数を変化させたときの応答特性（δＦの範囲）が示されており、図５に示されるように、フィルタ１８のカットオフ周波数を低くするとＴ4 側の緩やかな傾斜に移動し、カットオフ周波数を高くすると、Ｔ1 側の急な傾斜に移動する。これは、フィルタの過渡応答特性の一般的な動作であり、このような作用を用いることで、単位時間当りの周波数変化量、即ち傾きを決めることが可能になる。

図６には、実施例の掃引例が示されており、例えば周波数ポイントの切替え間隔を８μｓとし、この間隔に、７０．３１２５ｋＨｚの周波数を移動させることができる。即ち、周波数ポイントの切替え点の繰返し時間と全体の掃引周波数幅から、直線変化に必要な変化幅を決めることができ、実施例では、ＶＣＯ１の出力を８逓倍して２４ＧＨｚとしているため、２４ＧＨｚで振れ幅を７２ＭＨｚとするとき、ＶＣＯ１では７２ＭＨｚ／８から９ＭＨｚの振れ幅が必要となるので、掃引時間１０２４μｓで周波数振れ幅が９ＭＨｚとなるようにした。

そして、この９ＭＨｚを１２８ポイントのデータで構成し、これを制御信号としてプログラマブルカウンタ１４から出力する場合は、１０２４μｓ／１２８＝８μｓであるから、周波数切替えの間隔は、８μｓとなり、またその間隔での周波数移動は、９ＭＨｚ／１２８＝７０．３１２５ｋＨｚとなる。従って、直線に周波数を変化させる場合、８μｓ当り７０．３１２５ｋＨｚの周波数移動を行えばよいことになる。

このようにして、現在のポイントへの周波数引込み時間内に次のポイントの制御信号を出力するように切り替える切替え間隔において、その切替え間隔及び移動周波数を調整することで、全体において所望の傾きで直線移動する周波数変調、即ち掃引が可能となる。ここで、実際には、位相同期部分を経ないので、ループの位相マージン等の制約がなく、単に周波数の変化をＰＦＤ１６からの情報で行わせている。従って、上記の単位時間当りの周波数移動量で全体の周波数振れ幅が決定される。

更に、実施例では、ＰＦＤ１６の出力側に安定化フィルタ１７を備え、ＰＬＬのループが異常にならないようにしている。即ち、この安定化フィルタ１７は、ラグリード型フィルタ等を用いることができ、平滑化によって掃引が直線的になるように動作する。ここで、この安定化フィルタ１７及び上記傾き制御用フィルタ１８とＰＬＬのループは互いに関係があり、ループ帯域が広がる方向では応答時間が早くなり、ループ帯域が狭くなる方向では遅くなり、実際には、この関係を考慮して各フィルタ１７，１８を最適なものにする必要がある。

また、位相同期を行わないため、周波数切替え点を少なくし、掃引時間を早くすることも可能である。

このような実施例によれば、周波数ポイントの設定がＰＬＬ動作と同様になるため、個別に周波数設定が行えるという利点があり、また周波数ポイント切替えの度に、周波数を基準信号源の周波数に近づける動作を行うため、温度や環境による変動のない安定した周波数制御が可能であり、デジタル／アナログコンバータを用いた回路のように校正値を得る必要もない。

また、本発明は、ＰＬＬの位相同期を行わない方式であるから、高速かつリニアに周波数変化の変調が可能となり、出力信号に余分な成分のスプリアス信号が発生せず、更に階段状ではなく、リニアな変調となるため、ＰＬＬ掃引において困難とされるオーバーサンプリングも良好に行うことができる。即ち、アナログデジタル変換時のサンプリングを所望のポイントで行い、雑音成分を低下させることができる等の利点がある。

ＦＭ−ＣＷレーダ（長距離レーダ）、測距センサ、侵入警戒用センサ、人体感知センサ、レベル計等に適用することができる。

１…ＶＣＯ（電圧制御発振器）、 ３…周波数逓倍器、
６，１４…プログラマブルカウンタ、
７，１５…ＣＰＵ、 ８…基準信号源、
９，１６…ＰＦＤ（位相周波数検波器）、
１０…ループフィルタ、 １７…安定化フィルタ、
１８…傾き制御用フィルタ（時定数フィルタ）。

Claims (3)

1. 位相同期発振ループを用い、周波数設定用の制御信号に基づいて周波数掃引を行う周波数掃引方法において、
   現在の周波数ポイントの制御信号により周波数引込み動作が行われている周波数引込み時間内に、次の周波数ポイントの制御信号を出力することにより、位相同期状態を経ることなく、連続した周波数の掃引を実行することを特徴とする周波数掃引方法。
2. 電圧制御発振器、位相検波器及びフィルタを有するループ回路と、
   掃引のための周波数設定用の制御信号を出力する制御回路とを有し、周波数掃引を行う周波数掃引回路において、
   上記制御回路は、現在の周波数ポイントの制御信号により周波数引込み動作が行われている周波数引込み時間内に、次の周波数ポイントの制御信号を上記位相検波器に出力し、位相同期状態を経ることなく、連続した周波数の掃引を実行するように制御することを特徴とする周波数掃引回路。
3. 上記位相検波器と上記電圧制御発振器との間に、掃引における周波数変化の傾きを制御する傾き制御用フィルタを設けたことを特徴とする請求項２記載の周波数掃引回路。

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