JP2011010118A - 集積回路装置及びデータ伝送システム - Google Patents

集積回路装置及びデータ伝送システム Download PDF

Info

Publication number
JP2011010118A
JP2011010118A JP2009152672A JP2009152672A JP2011010118A JP 2011010118 A JP2011010118 A JP 2011010118A JP 2009152672 A JP2009152672 A JP 2009152672A JP 2009152672 A JP2009152672 A JP 2009152672A JP 2011010118 A JP2011010118 A JP 2011010118A
Authority
JP
Japan
Prior art keywords
signal
control signal
integrated circuit
circuit device
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009152672A
Other languages
English (en)
Other versions
JP5412992B2 (ja
Inventor
Nariyoshi Ando
也義 安藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2009152672A priority Critical patent/JP5412992B2/ja
Priority to US12/795,988 priority patent/US8547137B2/en
Publication of JP2011010118A publication Critical patent/JP2011010118A/ja
Application granted granted Critical
Publication of JP5412992B2 publication Critical patent/JP5412992B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission

Landscapes

  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】伝送路間のクロストークによる信号伝播遅延を改善する。
【解決手段】集積回路装置３は、並走する伝送路の各々について外部とのインターフェース接続のためのＩ／Ｏセル４０１〜４０９を有する。集積回路装置３は、Ｉ／Ｏセルの各々へ入力されるデータ信号ＤＱ０〜ＤＱ７の間の位相関係を検出し、その検出された位相関係に基づく制御信号を生成する制御信号生成部３０１〜３０４、７０１〜７０４と、制御信号生成部で生成される制御信号に応答して、Ｉ／Ｏセルのスイッチング駆動を制御するスイッチング駆動制御部とを有する。
【選択図】図１６

Description

本発明は、外部とのインターフェース接続のためのＩ／Ｏセルを有する集積回路装置、及びこの装置によるデータ伝送システムに関する。
メモリインターフェースにおいて、伝送源である入出力（Ｉ／Ｏ）セルから発せられる信号は、パッケージ内部を介して、プリント基板を伝播し相手側のデバイスに到達する。例えば、ＤＤＲ２−８００Ｍｂｐｓのデータ転送では、データとデータストローブ信号との間の理想状態でのタイミングウィンドウは、セットアップ／ホールドの片側で２５００ｐｓ／４＝６２５ｐｓになる。集積回路装置内部のスキュー及びＩ／Ｏセルの同時スイッチング出力（ＳＳＯ）ノイズから発生する成分に起因して、仮に、チップ内部で１５０ｐｓ及びＳＳＯで７５ｐｓの遅延変動が発生するとする。この場合に、６２５−１５０−７５＝４００ｐｓが集積回路装置のＤＩＥ内部（シリコン）の実力値である。パッケージ及びプリント基板を通る伝送過程で更なるスキューが生じないならば、４００ｐｓ−（マイナス）ＤＲＡＭ（Dynamic Random Access Memory）スペック＝１５０ｐｓのマージンが残ることとなる。しかしながら、実際のパッケージ内部及びプリント基板の配線では、パッケージ内部のボンディングワイヤによる波形乱れ及び／又は隣接配線間のクロストークの影響により、この１５０ｐｓのマージンを保つことは困難である。結果として、実設計上では、相手側のデバイスに到達するデータのウィンドウマージンは数ｐｓ〜数十ｐｓと小さくなる。
チップ内部及びＳＳＯの各々での遅延変動の上記値は仮の値であり、チップ内部のばらつきにより発生するスキューは、実際には、集積回路装置のテクノロジーの進展とともに大きくなる。更に、Ｉ／Ｏセルの同時スイッチングに伴う電源及び／又はグランドの電位変動もＩ／Ｏセルの遅延変動として現れる。この背景として、第１に、ＤＤＲ２の出現により、ＤＤＲ（Double Data Rate）−ＳＤＲＡＭ（Synchronous DRAM）のデータレートが上がっていることがある。第２に、市場におけるコスト競争のために電源パッドの削減、電源ボール数の削減、並びにパッケージ及びプリント基板の層数の削減が求められることがある。
図１は、パッケージ及びプリント基板を介するシングル伝送の典型的なシステム図である。集積回路装置１００は、プリント基板の単一の伝送路３００を介して外部負荷２００へ接続されている。集積回路装置１００は、ＤＩＥ内部でＩ／Ｏセル１１０を有し、更に、パッケージ（ＰＫＧ）でボンディングワイヤ１２０及びインターポーザ配線１３０を有する。集積回路装置１００は外部端子１４０を有し、この外部端子１４０によりプリント基板の伝送路３００へ接続されている。外部負荷２００は、例えば、ＤＤＲ２−ＳＤＲＡＭでありうる。外部負荷２００は、プリント基板の伝送路３００に接続される外部端子２４０を有する。外部負荷２００の内部で、この外部端子２４０は、ＰＫＧ等価回路２２０を介してＳＤＲＡＭ２１０の入力に接続されている。外部端子２４０は、更に、外部負荷２００の内部で、終端抵抗２３０を介して所定の電圧に接続されている。プリント基板の伝送路３００にはダンピング抵抗４００が存在する。
Ｉ／Ｏセル１１０は、外部とのインターフェース接続のために設けられており、集積回路装置１００の出力信号を増幅し及びバッファリングする。Ｉ／Ｏセル１１０で増幅され及びバッファリングされた出力信号は、ボンディングワイヤ１２０及びインターポーザ配線１３０を介して集積回路装置１００の外部へ出力される。信号は、外部端子１４０に接続されている伝送路３００を通って外部負荷２００の外部端子２４０に至る。
図２は、パッケージ及びプリント基板を介するパラレル伝送の典型的なシステム図である。集積回路装置１０００は、プリント基板の少なくとも３本の伝送路３１００〜３３００を介して外部負荷２０００へ接続されている。集積回路装置１０００は、ＤＩＥ内部で少なくとも３つのＩ／Ｏセル１１１０〜１１３０を有し、更に、パッケージでボンディングワイヤ１２１０〜１２３０及びインターポーザ配線１３１０〜１３３０を有する。Ｉ／Ｏセル１１１０〜１１３０、ボンディングワイヤ１２１０〜１２３０及びインターポーザ配線１３１０〜１３３０は各々、伝送路ごとに設けられている。集積回路装置１０００は、伝送路ごとに設けられている外部端子１４１０〜１４３０を更に有し、これらの外部端子１４１０〜１４３０によりプリント基板の伝送路３１００〜３３００の各々に接続されている。外部負荷２０００は、例えば、ＤＤＲ２−ＳＤＲＡＭでありうる。外部負荷２０００は、伝送路ごとに設けられている外部端子２４１０〜２４３０を有し、これらの外部端子２４１０〜２４３０によりプリント基板の伝送路３１００〜３３００の各々に接続されている。外部負荷２０００の内部で、これらの外部端子２４１０〜２４３０は各々、ＰＫＧ等価回路２２１０〜２２３０を介してＳＤＲＡＭ２１１０〜２１３０の入力に接続されている。外部端子２４１０〜２４３０の各々は、更に、外部負荷２０００の内部で、各々の終端抵抗２３１０〜２３３０を介して所定の電圧に接続されている。プリント基板の伝送路３１００〜３３００の各々にはダンピング抵抗４１００〜４３００が存在する。
Ｉ／Ｏセル１１１０、１１２０及び１１３０は、各々、外部とのインターフェース接続のために設けられており、集積回路装置１０００の出力信号を増幅し及びバッファリングする。例えば、１つのＩ／Ｏセル１１１０で増幅され及びバッファリングされた出力信号は、対応するボンディングワイヤ１２１０及びインターポーザ配線１３１０を介して集積回路装置１０００の外部へ出力される。信号は、対応する外部端子１４１０に接続されている伝送路３１００を通って外部負荷２０００の外部端子２４１０に至る。このように第１のＩ／Ｏセル１１１０から外部負荷２０００の第１の外部端子２４１０へ至る伝送経路を「第１の伝送路」と呼ぶこととする。同じく、例えば、１つのＩ／Ｏセル１１２０で増幅され及びバッファリングされた出力信号は、対応するボンディングワイヤ１２２０、インターポーザ配線１３２０及び伝送路３２００を通って外部負荷２０００の外部端子２４２０に至る。このように第２のＩ／Ｏセル１１２０から外部負荷２０００の第２の外部端子２４２０へ至る伝送経路を「第２の伝送路」と呼ぶこととする。同じく、例えば、１つのＩ／Ｏセル１１３０で増幅され及びバッファリングされた出力信号は、対応するボンディングワイヤ１２３０、インターポーザ配線１３３０及び伝送路３３００を通って外部負荷２０００の外部端子２４３０に至る。このように第３のＩ／Ｏセル１１３０から外部負荷２０００の第３の外部端子２４３０へ至る伝送経路を「第３の伝送路」と呼ぶこととする。第１、第２及び第３の伝送路は並走しており、このように並走する伝送路による信号伝送は、一般に「パラレル伝送」と呼ばれている。
特開２００２−９６０５号公報
パラレル伝送では、図２に破線矢印で示されるように、真ん中の第２の伝送路を通った信号を負荷側の外部端子２４２０で観測する場合に、両隣の伝送路に対して、集積回路装置１０００内部のパッケージ、及びプリント基板の配線でクロストークが生ずる。このクロストークには相互誘導及び誘電カップリングが含まれる。パラレル伝送では、クロストークの発生により信号伝播遅延が大きくなるという問題がある。
実際のＩ／Ｏセルでのスイッチングには、このようなクロストークの影響に加えて、ＩＳＩ（Inter-Symbol Interference）の影響及びＳＳＯノイズの影響が複合的に重畳される。しかし、ＤＤＲ２−８００Ｍｂｐｓ以上の高速データレート設計では、チップ内部の電源Ｉ／Ｏセル及びグランドＩ／Ｏセルを潤沢に配置し、ＳＳＯ及びＩＳＩの影響を最小限に抑制する努力がなされている。よって、信号伝播遅延においては、ＩＳＩの影響及びＳＳＯの影響よりもクロストークを低減することが課題となっている。
一般に、プリント基板は、パッケージに比べて伝送線路の長さは長いが、バスピッチはパッケージよりも広く取ることが可能である。従って、プリント基板では、クロストークの発生を防ぐために、インピーダンス整合、バスピッチの確保及びミランダ（スネーク）配線等の遅延設計が採用されている。
一方、パッケージは、テクノロジーの進展に伴ってチップサイズが縮小される一方で、ボールピッチを広く保たなければならないので、ボンディングワイヤ及びインターポーザ配線を長くする必要がある。そのため、ボンディングワイヤ及びインターポーザ配線の部分は狭ピッチで且つ並走距離が長いものとなり、クロストークの主たる寄与要因となりうる。パッケージ内部でクロストークを打ち消すために、配線をシャッフルすること、スタブを作り込むこと、並びに容量性ビア及び誘導性ビアを適切に配置してインピーダンスを制御すること等が考えられている。しかし、これらの案は、コスト増加にしか結びつかず、更には、パッケージ設計に強いられる設計ルールの複雑化により設計が困難である。
本発明は、上記問題を鑑みてなされたものであり、伝送路間のクロストークによる信号伝播遅延を改善可能な集積回路装置、及びこの装置によるデータ伝送システムを提供することを目的とする。
一実施形態によれば、外部とインターフェース接続する複数のＩ／Ｏセルを有する集積回路装置であって、前記Ｉ／Ｏセルの各々へ入力されるデータ信号の間の位相関係を検出し、該位相関係に基づく制御信号を生成する制御信号生成部と、該制御信号生成部で生成される制御信号に応答して、前記Ｉ／Ｏセルのスイッチング駆動を制御するスイッチング駆動制御部とを有する集積回路装置が提供される。
本開示の集積回路装置によれば、伝送路間のクロストークによる信号伝播遅延を改善することが可能である。
パッケージ及びプリント基板を介するシングル伝送の典型的なシステム図である。 パッケージ及びプリント基板を介するパラレル伝送の典型的なシステム図である。 パラレル伝送の場合に観測されるアイパターンを示す。 パラレル伝送における伝送路間の位相関係の定義を示す。 ＤＤＲ−ＳＤＲＡＭについてデータ信号及びデータストローブ信号の各々の波形伝送を重ね合わせたアイパターンを示す。 シミュレーションによる信号アイパターンの評価のための入力信号パターンを表す。 様々な伝送モードにおけるパラレル伝送路の等価回路を表す。 パッケージのボンディングワイヤ及びインターポーザ配線並びにプリント基板の各々での等価インピーダンスと伝播遅延との間の関係についてのシミュレーション結果を示す。 一般的なＩ／Ｏセル内部の回路構造を示す。 一実施形態に従うＩ／Ｏセル内部の回路構造を示す。 ＤＤＲ２−８００Ｍｂｐｓの回路についてトランジスタのゲート幅と書込側の交流特性マージンとの間の関係を示す。 一実施形態に従う集積回路装置のインターフェース部分の構成を表す概略図である。 一実施形態に従う制御信号生成回路の構成を表す概略図である。 図１３の制御信号生成回路が８ビットデータ出力可能な集積回路装置に組み込まれる場合の構造を示す。 別の実施形態に従う制御信号生成回路の構成を表す概略図である。 図１５の制御信号生成回路が８ビットデータ出力可能な集積回路装置に組み込まれる場合の構造を示す。 実施例１に従うＩ／Ｏセルのレベル変換器の詳細な回路構造を示す。 実施例１に従うＩ／Ｏセルのプリバッファの詳細な回路構造を示す。 実施例１が適用される場合についてシミュレーションで得られるパターンアイを示す。 実施例１に従うＩ／Ｏセルの各部の波形を示す。 実施例２に従うＩ／Ｏセルのファイナルバッファの詳細な回路構造を示す。 実施例３に従うＩ／Ｏセルのプリバッファの詳細な回路構造を示す。 実施例１及び実施例３についてトランジスタのゲート幅とアイ開口との関係を示す。 ＤＤＲ２−ＳＤＲＡＭのデータレートとデータウィンドウ幅との関係を示す。
本発明を実施するための形態について、添付の図面を参照して説明する。
図３には、パラレル伝送の場合に観測されるアイパターンが示されている。図３の波形は、例えば図２のようなパラレル伝送回路において、真ん中の第２の伝送路を通った信号を対応する負荷側の外部端子で観測したものである。実線で表される第１のアイパターンＰ１０は、第２の伝送路の両隣の第１及び第３の伝送路を通る信号の位相がいずれも第２の伝送路を通る信号の位相と同相である場合に観測されたものである。破線で表される第２のアイパターンＰ１１は、第２の伝送路の両隣の第１及び第３の伝送路を通る信号の位相がいずれも第２の伝送路を通る信号の位相に対して逆相である場合に観測されたものである。図３から明らかであるように、同相の場合に観測された第１のアイパターンＰ１０は、逆相の場合に観測された第２のアイパターンＰ１１に比べて、時間軸上遅い側にずれている。このように、パラレル伝送路を通る信号間の位相関係により生ずる時間ずれ、すなわち、一般に「スキュー」が存在する。
ここで、パラレル伝送における伝送路間の位相関係を図４に示されるように定義する。図４（ａ）は、対象の伝送路を通る信号に対してその両隣の伝送路を通る信号の位相が同相である場合のスイッチングパターンである。このようなスイッチングパターンを「ＥＶＥＮパターン」又は「同相遷移」と呼ぶこととする。また、一般に、隣接する伝送路を通る信号からのクロストークの影響を受ける信号は「ヴィクティム（Victim）」と呼ばれ、一方、クロストークの影響を及ぼす側の信号は「アグレッサ（Aggressor）」と呼ばれる。図４（ｂ）は、真ん中の伝送路を通るヴィクティム信号に対してその両隣の伝送路を通るアグレッサ信号の位相が逆相である場合のスイッチングパターンである。このようなスイッチングパターンを「ＯＤＤパターン」又は「逆相遷移」と呼ぶこととする。
図３を参照して記載されたように、ＥＶＥＮパターンとＯＤＤパターンとの間ではスキューが生ずる。ＤＤＲ（２）−ＳＤＲＡＭを例として、スキューにより生ずる問題について記載する。
ＤＤＲ−ＳＤＲＡＭは、データ信号の位相が、送受信間のタイミングを調整するためのデータストローブ信号の位相と４分の１サイクルずれていることから、データ信号のアイパターンの中央付近にデータストローブ信号のクロスポイントがあるよう設計される。ここで、「クロスポイント」とは、差動信号のポジティブ及びネガティブの交点である。
図５は、ＤＤＲ−ＳＤＲＡＭについてデータ信号及びデータストローブ信号の各々の波形伝送を重ね合わせたアイパターンを示す。実線で表される第１のアイパターンＰ２０は、データ信号の波形である。破線でクロスポイントの部分のみが表される第２のアイパターンＰ２１は、データストローブ信号の波形である。データ信号及びデータストローブ信号のいずれのアイパターンにおいても、スキューの発生が確認され得る。
セットアップを考えると、データストローブ信号のクロスポイントの最も早いポイントＣから、データ信号のアイパターンのアイの内側のポイントＡ及びＢがタイミング上最悪の場合に相当する。また、ホールドを考えると、データストローブ信号のクロスポイントの最も遅いポイントＤから、データ信号のアイパターンのアイの内側のポイントＥ及びＦがタイミング上最悪の場合に相当する。ポイントＡ及びＥは、データ信号が、負荷（例えば、ＳＤＲＡＭ。）の仕様によって定まるＨｉｇｈ閾値をとる点であり、ポイントＢ及びＦは、データ信号が、負荷の仕様によって定めるＬｏｗ閾値をとる点である。
スキューが大きくなるとアイの開口が狭まり、ポイントＡ、Ｂ、Ｅ及びＦはより内側に位置することとなる。その結果、セットアップ及びホールドの識別余裕は小さくなる。よって、スキューは可能な限り小さいことが望ましい。
図６は、シミュレーションによる信号アイパターンの評価のための入力信号パターンを表す。シミュレーションによる経験則によれば、次の３種類のパターンの組み合わせによりおおよそのアイ形状を予想することが可能である。
（１）ヴィクティム信号とアグレッサ信号の０／１遷移を最大周波数で規則的にトグルする（図６中、パターン列３１０）。
（２）ヴィクティム信号の０／１遷移に対しアグレッサ信号の０／１遷移を逆相で発生させ、最大周波数で規則的にトグルする（図６中、パターン列３２０）。
（３）ヴィクティム信号を０／１遷移させている中で、アグレッサ信号がＬｏｗ及びＨｉｇｈから稀にトグルする（図６中、パターン列３３０）。
このような入力信号を用いてシミュレーションを行うことで、以下で記載する実施形態についてアイパターンの評価を行うことが可能である。
次に、クロストークの影響による伝播遅延（スキュー）とパラレル伝送路の等価インピーダンスとの関係について記載する。図７は、様々な伝送モードにおけるパラレル伝送路の等価回路を表す。ヴィクティム信号を伝送する第２の伝送路とその両隣の第１及び第３の伝送路との組である３本の並走するパラレル伝送路を考えた場合に、ＥＶＥＮパターン及びＯＤＤパターンの組み合わせにより８種類の伝送モードが存在する。
図７（ａ）には、パラレル伝送路のうち真ん中の第２の伝送路を通るヴィクティム信号のみがアクティブであって、両隣の第１及び第３の伝送路はいずれも固定電位にある場合の等価回路が示されている。図７（ａ）に表されるような場合を「ＶｉｃｔｉｍＯｎｌｙモード」と呼ぶこととする。このモードで、第２の伝送路には電流Ｉ２が流れるが、第１及び第３の伝送路には電流は流れない。そのため、第１及び第３の伝送路の自己インダクタンスＬ１１及びＬ３３は無視することができる。第２の伝送路の遠端は容量Ｃ２ｇで終端されており、その容量の両端にある電位はＶ２であるとする。電位Ｖ２及び電流Ｉ２は、各々、以下：
Ｖ２＝Ｌ２２×（ｄＩ２／ｄｔ）
Ｉ２＝（Ｃ２ｇ＋Ｃ１２＋Ｃ２３）×（ｄＶ２／ｄｔ）
のように表される。ここで、Ｃ１２は第１の伝送路と第２の伝送路との間に存在する寄生容量であり、Ｃ２３は第２の伝送路と第３の伝送路との間に存在する寄生容量である。従って、第２の伝送路の等価インピーダンスＺ２は：
Ｚ２＝Ｖ２／Ｉ２＝√｛Ｌ２２／（Ｃ２ｇ＋Ｃ１２＋Ｃ２３）｝
と求められる。これより、ＶｉｃｔｉｍＯｎｌｙモードでの伝播遅延Ｔ２は：
Ｔ２＝√｛Ｌ２２×（Ｃ２ｇ＋Ｃ１２＋Ｃ２３）｝
となる。
図７（ｂ）には、パラレル伝送路を通る全ての信号がアクティブであるが、第１又は第３の伝送路（本例では、第３の伝送路）を介して伝送される１つのアグレッサ信号が逆相である場合の等価回路が示されている。図７（ｂ）に表されるような場合を「ＯＤＤ＿ＥＶＥＮモード」と呼ぶこととする。第１の伝送路及び第２の伝送路には、それらを介して伝送される信号が同相であることから、同じ方向に電流Ｉ２が流れる。一方、第３の伝送路には、第２の伝送路を介して伝送されるヴィクティム信号に対して逆相であるアグレッサ信号が伝送されることから、逆方向に−Ｉ２が流れる。このモードにおいて、電位Ｖ２及び電流Ｉ２は、各々、以下：
Ｖ２＝（Ｌ２２＋Ｌ１２−Ｌ２３）×（ｄＩ２／ｄｔ）
Ｉ２＝（Ｃ２ｇ＋２Ｃ２３）×（ｄＶ２／ｄｔ）
のように表される。ここで、Ｌ１２は第１の伝送路と第２の伝送路との間の相互インダクタンスであり、Ｌ２３は第２の伝送路と第３の伝送路との間の相互インダクタンスである。パラレル伝送路が対称構造であるとすると、Ｌ１２＝Ｌ２３である。従って、第２の伝送路の等価インピーダンスＺＯＤＤ＿ＥＶＥＮは：
ＺＯＤＤ＿ＥＶＥＮ＝√｛Ｌ２２／（Ｃ２ｇ＋２Ｃ２３）｝＝Ｚ２
と求められる。これより、ＯＤＤ＿ＥＶＥＮモードでの伝播遅延ＴＯＤＤ＿ＥＶＥＮは：
ＴＯＤＤ＿ＥＶＥＮ＝√｛Ｌ２２×（Ｃ２ｇ＋２Ｃ２３）｝＝Ｔ２
となる。このように、ＯＤＤ＿ＥＶＥＮモードでの等価インピーダンスＺＯＤＤ＿ＥＶＥＮ及び伝播遅延ＴＯＤＤ＿ＥＶＥＮは、各々、パラレル伝送路が対称構造である場合に、ＶｉｃｔｉｍＯｎｌｙモードでの等価インピーダンスＺ２及び伝播遅延Ｔ２に等しい。これは、相互インダクタンスＬ１２及びＬ２３が相殺し合うことによる。
図７（ｃ）には、パラレル伝送路を通る全ての信号がアクティブであるが、両隣の第１及び第３の伝送路を介して伝送されるアグレッサ信号がいずれも逆相である場合の等価回路が示されている。図７（ｃ）に表されるような場合を「ＯＤＤモード」と呼ぶこととする。ヴィクティム信号が伝送される真ん中の第２の伝送路には電流Ｉ２が流れる。一方、第１及び第３の伝送路には、第２の伝送路を介して伝送されるヴィクティム信号に対して逆相であるアグレッサ信号が伝送されることから、逆方向に−Ｉ２が流れる。このモードにおいて、電位Ｖ２及び電流Ｉ２は、各々、以下：
Ｖ２＝（Ｌ２２−Ｌ１２−Ｌ２３）×（ｄＩ２／ｄｔ）
Ｉ２＝（Ｃ２ｇ＋２Ｃ１２＋２Ｃ２３）×（ｄＶ２／ｄｔ）
のように表される。従って、第２の伝送路の等価インピーダンスＺＯＤＤは：
ＺＯＤＤ＝√｛（Ｌ２２−Ｌ１２−Ｌ２３）／（Ｃ２ｇ＋２Ｃ１２＋２Ｃ２３）｝
と求められる。ＺＯＤＤは、ＶｉｃｔｉｍＯｎｌｙモードでの等価インピーダンスＺ２に対して、誘導成分が自己成分Ｌ２２から相互成分Ｌ１２及びＬ２３が減じられることで小さくなり、容量成分が終端容量Ｃ２ｇに隣接容量Ｃ１２及びＣ２３がミラー結合されることで大きくなる。従って、ＺＯＤＤは、ＶｉｃｔｉｍＯｎｌｙモードでの等価インピーダンスＺ２より小さい。また、ＯＤＤモードでの伝播遅延ＴＯＤＤは：
ＴＯＤＤ＝√｛（Ｌ２２−Ｌ１２−Ｌ２３）×（Ｃ２ｇ＋２Ｃ１２＋２Ｃ２３）｝
となる。
図７（ｄ）には、パラレル伝送路を通る全ての信号がアクティブであって且つ同相である場合の等価回路が示されている。図７（ｄ）に表されるような場合を「ＥＶＥＮモード」と呼ぶこととする。ヴィクティム信号が伝送される真ん中の第２の伝送路及びその両端の第１及び第３の伝送路のいずれにも同じ方向に電流Ｉ２が流れる。このモードにおいて、電位Ｖ２及び電流Ｉ２は、各々、以下：
Ｖ２＝（Ｌ２２＋Ｌ１２＋Ｌ２３）×（ｄＩ２／ｄｔ）
Ｉ２＝Ｃ２ｇ×（ｄＶ２／ｄｔ）
のように表される。従って、第２の伝送路の等価インピーダンスＺＥＶＥＮは：
ＺＥＶＥＮ＝√｛（Ｌ２２＋Ｌ１２＋Ｌ２３）／Ｃ２ｇ｝
と求められる。ＺＥＶＥＮは、ＶｉｃｔｉｍＯｎｌｙモードでの等価インピーダンスＺ２に対して、誘導成分が自己成分Ｌ２２に相互成分Ｌ１２及びＬ２３が加えられることで大きくなり、容量成分が終端容量Ｃ２ｇのみであるから小さくなる。従って、ＺＥＶＥＮは、ＶｉｃｔｉｍＯｎｌｙモードでの等価インピーダンスＺ２より大きい。また、ＥＶＥＮモードでの伝播遅延ＴＥＶＥＮは：
ＴＥＶＥＮ＝√｛（Ｌ２２＋Ｌ１２＋Ｌ２３）×Ｃ２ｇ｝
となる。
図７（ｅ）〜（ｈ）には、パラレル伝送路のうち真ん中の第２の伝送路を介して伝送されるヴィクティム信号及び隣接するいずれか一方の伝送路を通るアグレッサ信号はアクティブであるが、隣接する他の伝送路は固定電位にある場合の等価回路が示されている。以下、これらの等価回路について、図７（ａ）〜（ｄ）に表された等価回路と同様に具体的に記載する。
図７（ｅ）には、真ん中の第２の伝送路を介して伝送されるヴィクティム信号に対して逆相であるアグレッサ信号が第１の伝送路を介して伝送される場合の等価回路が示されている。図７（ｅ）に表されるような場合を「１−２ＯＤＤモード」と呼ぶこととする。第１の伝送路には、第２の伝送路を介して伝送されるヴィクティム信号に対して逆相であるアグレッサ信号が伝送されることから、第２の伝送路を流れる電流とは逆方向に−Ｉ２が流れる。このモードにおいて、電位Ｖ２及び電流Ｉ２は、各々、以下：
Ｖ２＝（Ｌ２２−Ｌ１２）×（ｄＩ２／ｄｔ）
Ｉ２＝（Ｃ２ｇ＋２Ｃ１２＋Ｃ２３）×（ｄＶ２／ｄｔ）
のように表される。従って、第２の伝送路の等価インピーダンスＺ１２ＯＤＤは：
Ｚ１２ＯＤＤ＝√｛（Ｌ２２−Ｌ１２）／（Ｃ２ｇ＋２Ｃ１２＋Ｃ２３）｝
と求められる。この等価インピーダンスＺ１２ＯＤＤは、ＯＤＤモードでの等価インピーダンスＺＯＤＤより大きく、ＶｉｃｔｉｍＯｎｌｙモードでの等価インピーダンスＺ２より小さい。また、１−２ＯＤＤモードでの伝播遅延Ｔ１２ＯＤＤは：
Ｔ１２ＯＤＤ＝√｛（Ｌ２２−Ｌ１２）×（Ｃ２ｇ＋２Ｃ１２＋Ｃ２３）｝
となる。
図７（ｆ）には、真ん中の第２の伝送路を介して伝送されるヴィクティム信号と同相であるアグレッサ信号が第１の伝送路を介して伝送される場合の等価回路が示されている。図７（ｆ）に表されるような場合を「１−２ＥＶＥＮモード」と呼ぶこととする。第１の伝送路には、第２の伝送路を介して伝送されるヴィクティム信号と同相であるアグレッサ信号が伝送されることから、第２の伝送路を流れる電流と同じ方向にＩ２が流れる。このモードにおいて、電位Ｖ２及び電流Ｉ２は、各々、以下：
Ｖ２＝（Ｌ２２＋Ｌ１２）×（ｄＩ２／ｄｔ）
Ｉ２＝（Ｃ２ｇ＋Ｃ２３）×（ｄＶ２／ｄｔ）
のように表される。従って、第２の伝送路の等価インピーダンスＺ１２ＥＶＥＮは：
Ｚ１２ＥＶＥＮ＝√｛（Ｌ２２＋Ｌ１２）／（Ｃ２ｇ＋Ｃ２３）｝
と求められる。この等価インピーダンスＺ１２ＥＶＥＮは、ＥＶＥＮモードでの等価インピーダンスＺＥＶＥＮより小さく、ＶｉｃｔｉｍＯｎｌｙモードでの等価インピーダンスＺ２より大きい。また、１−２ＥＶＥＮモードでの伝播遅延Ｔ１２ＥＶＥＮは：
Ｔ１２ＥＶＥＮ＝√｛（Ｌ２２＋Ｌ１２）×（Ｃ２ｇ＋Ｃ２３）｝
となる。
図７（ｇ）には、真ん中の第２の伝送路を介して伝送されるヴィクティム信号に対して逆相であるアグレッサ信号が第３の伝送路を介して伝送される場合の等価回路が示されている。図７（ｇ）に表されるような場合を「２−３ＯＤＤモード」と呼ぶこととする。第３の伝送路には、第２の伝送路を介して伝送されるヴィクティム信号に対して逆相であるアグレッサ信号が伝送されることから、第２の伝送路を流れる電流とは逆方向に−Ｉ２が流れる。このモードにおいて、電位Ｖ２及び電流Ｉ２は、各々、以下：
Ｖ２＝（Ｌ２２−Ｌ２３）×（ｄＩ２／ｄｔ）
Ｉ２＝（Ｃ２ｇ＋Ｃ１２＋２Ｃ２３）×（ｄＶ２／ｄｔ）
のように表される。従って、第２の伝送路の等価インピーダンスＺ２３ＯＤＤは：
Ｚ２３ＯＤＤ＝√｛（Ｌ２２−Ｌ２３）／（Ｃ２ｇ＋Ｃ１２＋２Ｃ２３）｝
と求められる。この等価インピーダンスＺ２３ＯＤＤは、ＯＤＤモードでの等価インピーダンスＺＯＤＤより大きく、ＶｉｃｔｉｍＯｎｌｙモードでの等価インピーダンスＺ２より小さい。また、２−３ＯＤＤモードでの伝播遅延Ｔ２３ＯＤＤは：
Ｔ２３ＯＤＤ＝√｛（Ｌ２２−Ｌ２３）×（Ｃ２ｇ＋Ｃ１２＋２Ｃ２３）｝
となる。パラレル伝送路が対称構造であるならば、この２−３ＯＤＤモードでの等価インピーダンスＺ２３ＯＤＤ及び伝播遅延Ｔ２３ＯＤＤは各々、１−２ＯＤＤモードでの等価インピーダンス１２ＯＤＤ及び伝播遅延Ｔ１２ＯＤＤと等しくなる。
図７（ｈ）には、真ん中の第２の伝送路を介して伝送されるヴィクティム信号と同相であるアグレッサ信号が第３の伝送路を介して伝送される場合の等価回路が示されている。図７（ｈ）に表されるような場合を「２−３ＥＶＥＮモード」と呼ぶこととする。第３の伝送路には、第２の伝送路を介して伝送されるヴィクティム信号と同相であるアグレッサ信号が伝送されることから、第２の伝送路を流れる電流と同じ方向にＩ２が流れる。このモードにおいて、電位Ｖ２及び電流Ｉ２は、各々、以下：
Ｖ２＝（Ｌ２２＋Ｌ２３）×（ｄＩ２／ｄｔ）
Ｉ２＝（Ｃ２ｇ＋Ｃ１２）×（ｄＶ２／ｄｔ）
のように表される。従って、第２の伝送路の等価インピーダンスＺ２３ＥＶＥＮは：
Ｚ２３ＥＶＥＮ＝√｛（Ｌ２２＋Ｌ２３）／（Ｃ２ｇ＋Ｃ１２）｝
と求められる。この等価インピーダンスＺ２３ＥＶＥＮは、ＥＶＥＮモードでの等価インピーダンスＺＥＶＥＮより小さく、ＶｉｃｔｉｍＯｎｌｙモードでの等価インピーダンスＺ２より大きい。また、２−３ＥＶＥＮモードでの伝播遅延Ｔ２３ＥＶＥＮは：
Ｔ２３ＥＶＥＮ＝√｛（Ｌ２２＋Ｌ２３）×（Ｃ２ｇ＋Ｃ１２）｝
となる。パラレル伝送路が対称構造であるならば、２−３ＥＶＥＮモードでの等価インピーダンスＺ２３ＥＶＥＮ及び伝播遅延Ｔ２３ＥＶＥＮは、１−２ＥＶＥＮモードでの等価インピーダンスＺ１２ＥＶＥＮ及び伝播遅延Ｔ１２ＥＶＥＮと等しくなる。
上記の各伝送モードでの等価インピーダンスの間の関係は以下のようになる：
ＺＥＶＥＮ＞Ｔ１２ＥＶＥＮ＝Ｔ２３ＥＶＥＮ＞Ｚ２＞Ｚ１２ＯＤＤ＝Ｚ２３ＯＤＤ＞ＺＯＤＤ
以上得られた様々な伝送モードにおける伝送路の等価インピーダンス及び伝播遅延の式を用いて、パッケージのボンディングワイヤ及びインターポーザ配線並びにプリント基板の各々での等価インピーダンスと伝播遅延との間の関係をシミュレーションにより求めた。このシミュレーションの結果が図８に示されている。
図８のグラフで、横軸は等価インピーダンス（単位オーム（Ω））を表し、縦軸はＶｉｃｔｉｍＯｎｌｙモードでの伝播遅延Ｔ２＝０に対する遅延差（単位ナノ秒（ｎｓ））を表す。遅延差が負である場合は、基準であるＶｉｃｔｉｍＯｎｌｙモードでの伝播遅延Ｔ２よりも速いことを示し、遅延差が正である場合は、基準であるＶｉｃｔｉｍＯｎｌｙモードでの伝播遅延Ｔ２よりも遅いことを示す。
図８から明らかなように、いずれの伝送モードにおいても、等価インピーダンスは、プリント基板、次いでインターポーザ配線、最後にボンディングワイヤの順に大きくなっている。また、伝送モード間での等価インピーダンスの差もプリント基板、次いでインターポーザ配線、最後にボンディングワイヤの順に大きくなっている。これは、プリント基板に比べインターポーザ配線ではピッチが狭く、相互誘導が大きいこと、そして、インターポーザ配線に比べボンディングワイヤではリターン面までの距離が遠く、相互誘導が大きいことに因る。更に、図８から明らかなように、パッケージのボンディングワイヤ及びインターポーザ配線並びにプリント基板の各伝送形態に共通して、各伝送モードでの伝播遅延の間の関係は、以下のようになっている：
ＴＥＶＥＮ＞Ｔ１２ＥＶＥＮ＝Ｔ２３ＥＶＥＮ＞Ｔ２＞Ｔ１２ＯＤＤ＝Ｔ２３ＯＤＤ＞ＴＯＤＤ
図８のグラフでは、伝播遅延はＶｉｃｔｉｍＯｎｌｙモードでの伝播遅延Ｔ２に対する相対値（すなわち、遅延差。）で表されている。実際に得られた値によれば、パッケージのボンディングワイヤ及びインターポーザ配線並びにプリント基板の各伝送形態におけるＥＶＥＮモードとＯＤＤモードとの間の伝播遅延の差は以下のようになる：
・ボンディングワイヤ ２０ｐｓ／ｍｍ
・インターポーザ配線 ５ｐｓ／ｍｍ
・プリント基板 ２ｐｓ／ｍｍ
このように、単位長さ当たりのＥＶＥＮ−ＯＤＤモード間遅延差は、圧倒的にボンディングワイヤの寄与が大きい。この事実を鑑みて、特に伝播遅延が著しいＥＶＥＮモードでクロストークの影響を補償する集積回路装置が必要とされる。
図９は、一般的なＩ／Ｏセル内部の回路構造を示す。図９のＩ／Ｏセル１０は、内部回路１１と、レベル変換器１２と、ハイインピーダンス制御回路１３と、プリバッファ１４と、ファイナルバッファ１５とを有する。
内部回路１１は、入力信号のＬ／Ｈの状態に基づいて、レベル変換器１２を作動させるための信号を出力する。内部回路１１は、第１及び第２のインバータＩＮＶ１、ＩＮＶ２を有する。第１のインバータＩＮＶ１は、入力信号を反転させて、その信号ｎ１をレベル変換器１２へ供給する。第２のインバータＩＮＶ２は、第１のインバータＩＮＶ１で反転された入力信号ｎ１を更に反転させて、その信号ｎ２をレベル変換器１２へ供給する。
レベル変換器１２は、入力信号を増幅させる差動増幅回路である。レベル変換器１２は、第１及び第２のＰＭＯＳトランジスタＭＰ１、ＭＰ２と、第１及び第２のＮＭＯＳトランジスタＭＮ１及びＭＮ２とを有する。第１及び第２のＰＭＯＳトランジスタＭＰ１、ＭＰ２は、それらのソース端子を、所定の一定電圧を供給する外部電源へ接続されている。第１及び第２のＰＭＯＳトランジスタＭＰ１、ＭＰ２は、互いのゲート端子が接続されている。第１のＰＭＯＳトランジスタＭＰ１のドレイン端子は、第２のＰＭＯＳトランジスタＭＰ２のゲート端子及び第１のＮＭＯＳトランジスタＭＮ１のドレイン端子へ接続されている。第２のＰＭＯＳトランジスタＭＰ２のドレイン端子は、第２のＮＭＯＳトランジスタＭＮ２のドレイン端子へ接続されている。第１のＮＭＯＳトランジスタＭＮ１は、接地へ接続されるソース端子と、内部回路１１の第１のインバータＩＮＶ１の出力へ接続されるゲート端子とを有する。第２のＮＭＯＳトランジスタＭＮ２は、接地へ接続されるソース端子と、内部回路１１の第２のインバータＩＮＶ２の出力へ接続されるゲート端子とを有する。
ハイインピーダンス制御回路１３は、Ｉ／Ｏセルの出力をハイインピーダンスにするかどうかを制御する。ハイインピーダンス制御回路１３は、第３のインバータＩＮＶ３と、ＮＯＲ回路ＮＯＲ１と、ＮＡＮＤ回路ＮＡＮＤ１とを有する。ＮＯＲ回路ＮＯＲ１は、レベル変換器１２の出力及びハイインピーダンス制御信号を入力される。ＮＡＮＤ回路ＮＡＮＤ１は、レベル変換器１２の出力、及び第３のインバータＩＮＶ３で反転されたハイインピーダンス制御信号を入力される。レベル変換器１２の出力は、第２のＰＭＯＳトランジスタＭＰ２と第２のＮＭＯＳトランジスタＭＮ２との間の接続点から取り出される。ハイインピーダンス制御信号は、例えば、集積回路装置内にあるコントローラ（図示せず。）から供給される。
プリバッファ１４及びファイナルバッファ１５は、Ｉ／Ｏセルの出力の段階的なバッファリングのために設けられている。
プリバッファ１４は、第３及び第４のＰＭＯＳトランジスタＭＰ３、ＭＰ４と、第３及び第４のＮＭＯＳトランジスタＭＮ３、ＭＮ４とを有する。第３のＰＭＯＳトランジスタＭＰ３及び第３のＮＭＯＳトランジスタＭＮ３はインバータ回路を構成しており、それらのゲートをハイインピーダンス制御回路１３のＮＯＲ回路ＮＯＲ１の出力へ接続されている。第４のＰＭＯＳトランジスタＭＰ４及び第４のＮＭＯＳトランジスタＭＮ４はインバータ回路を構成しており、それらのゲートをハイインピーダンス制御回路１３のＮＡＮＤ回路ＮＡＮＤ１の出力へ接続されている。
ファイナルバッファ１５は、第５のＰＭＯＳトランジスタＭＰ５と、第５のＮＭＯＳトランジスタＭＮ５とを有する。第５のＰＭＯＳトランジスタＭＰ５は、外部電源へ接続されるソース端子と、第５のＮＭＯＳトランジスタＭＮ５のドレイン端子へ接続されるドレイン端子と、プリバッファ１４の第１の出力へ接続されるゲート端子とを有する。プリバッファ１４の第１の出力は、第３のＰＭＯＳトランジスタＭＰ３と第３のＮＭＯＳトランジスタＭＮ３との間の接続点から取り出される。第５のＮＭＯＳトランジスタＭＮ５は、接地へ接続されるソース端子と、プリバッファ１４の第２の出力へ接続されるゲート端子とを有する。プリバッファ１４の第２の出力は、第４のＰＭＯＳトランジスタＭＰ４と第４のＮＭＯＳトランジスタＭＮ４との間の接続点から取り出される。
入力信号がＬｏｗ（“Ｌ”）である場合に、内部回路１１は２つの信号ｎ１＝Ｈｉｇｈ（“Ｈ”）及びｎ２＝Ｌを出力する。ｎ１＝Ｈであるから、レベル変換器１２で、第１のＮＭＯＳトランジスタＭＮ１はオンする。また、ｎ２＝Ｌであるから、レベル変換器１２で、第２のＮＭＯＳトランジスタＭＮ２はオフする。第１のＮＭＯＳトランジスタＭＮ１がオンすると、第１のＰＭＯＳトランジスタＭＰ１のドレイン端子は接地へ接続され、第１のＰＭＯＳトランジスタＭＰ１及び第２のＰＭＯＳトランジスタＭＰ２はオンする。これにより、レベル変換器１２は、外部電源電位であるＨ信号を出力する。
この場合に、Ｉ／Ｏセルの出力がハイインピーダンスに設定されることはないので、ハイインピーダンス制御信号はＬである。そうすると、ハイインピーダンス制御回路１３で、ＮＯＲ回路ＮＯＲ１の出力はＬであり、ＮＡＮＤ回路ＮＡＮＤ１の出力はＬである。よって、プリバッファ１４の第１の出力及び第２の出力はいずれもＨとなる。最終的に、ファイナルバッファ１５は、第５のＮＭＯＳトランジスタＭＮ５がオンすることで、接地電位であるＬ信号を出力する。
一方、入力信号がＨである場合に、内部回路１１は２つの信号ｎ１＝Ｌ及びｎ２＝Ｈを出力する。ｎ１＝Ｌであるから、レベル変換器１２で、第１のＮＭＯＳトランジスタＭＮ１はオフする。また、ｎ２＝Ｈであるから、レベル変換器１２で、第２のＮＭＯＳトランジスタＭＮ２はオンする。第１のＮＭＯＳトランジスタＭＮ１はオフしているので、第１のＰＭＯＳトランジスタのドレイン端子での電位は外部電源電位へと高まり、第１のＰＭＯＳトランジスタＭＰ１及び第２のＰＭＯＳトランジスタＭＰ２はオフする。このとき、第２のＮＭＯＳトランジスタＭＮ２がオンしているので、レベル変換器１２は、接地電位であるＬ信号を出力する。
ハイインピーダンス制御信号はＬであるから、ハイインピーダンス制御回路１３で、ＮＯＲ回路ＮＯＲ１の出力はＨであり、ＮＡＮＤ回路ＮＡＮＤ１の出力はＨである。よって、プリバッファ１４の第１の出力及び第２の出力はいずれもＬとなる。最終的に、ファイナルバッファ１５は、第５のＰＭＯＳトランジスタＭＰ５がオンすることで、外部電源電位であるＨ信号を出力する。
このようにして、Ｉ／Ｏセル１０は、入力信号の振幅レベルを内部電圧から外部電源電圧へと持ち上げることができる。
図１０は、一実施形態に従うＩ／Ｏセル内部の回路構造を示す。図１０のＩ／Ｏセル２０は、内部回路２１と、レベル変換器２２と、ハイインピーダンス制御回路２３と、プリバッファ２４と、ファイナルバッファ２５とを有する。Ｉ／Ｏセル２０は、レベル変換器２２に含まれる第２のＰＭＯＳトランジスタＭＰ２及びプリバッファ２４に含まれる第３のＮＭＯＳトランジスタＭＮ３のゲート幅が可変である点で、図９のＩ／Ｏセル１０と相違する。プリバッファ２４に含まれる第４のＰＭＯＳトランジスタＭＰ４のゲート幅が可変になっていないのは、一般的にPＭＯＳトランジスタの方がNＭＯＳトランジスタと比較して駆動能力が小さいため、最終段のファイナルバッファ２５の第５のPＭＯＳトランジスタＭP５と接続されるプリバッファ２４の第３のNＭＯＳトランジスタＭＮ３の駆動能力を大きくしておく必要がある。また、もし最終段のファイナルバッファ２５の第５のNＭＯＳトランジスタＭＮ５の駆動能力が小さくなるような場合には、同様にその前段のプリバッファのトランジスタの駆動能力を向上させることで対応可能である。一般的に、トランジスタはゲート幅が広げられることにより、その駆動能力が向上し、スイッチングの高速化を図ることが可能である。
特に伝播遅延が著しく遅くなるＥＶＥＮモードにおいて、Ｉ／Ｏセルのスイッチング駆動能力を高めることによってクロストークの影響による伝播遅延を補償可能であることが期待される。例えば、図１１に、ＤＤＲ２−８００Ｍｂｐｓの回路についてトランジスタのゲート幅と書込側の交流特性マージンとの間の関係を示す。
図１１のグラフで、横軸は第３のＮＭＯＳトランジスタＭＮ３及び第２のＰＭＯＳトランジスタＭＰ２のゲート幅の変化を表し、縦軸は書込マージン（単位ピコ秒（ｐｓ））を表す。トランジスタＭＮ３およびＭＰ２のゲート幅の変化は、図９に示される一般的なＩ／Ｏセル１０の回路構造におけるトランジスタのゲート幅を基準（×１．０）として、その幅に対する変化倍率によって表されている。図１１から明らかなように、ゲート幅が４倍となったあたりで、最もマージンが大きくなっている。これより、プリバッファ２４およびレベル変換器２２に含まれる２つのトランジスタのゲート幅を調整することによって伝播遅延を改善することが可能であることが分かる。
図１２は、一実施形態に従う集積回路装置のインターフェース部分の構成を表す概略図である。本実施形態は、３本の並走する伝送路のみについて着目して記載されている。図１２の集積回路装置１は、伝送線路ごとに設けられているＩ／Ｏセル２０１、２０２及び２０３と、制御信号生成回路３０とを有する。Ｉ／Ｏセル２０１、２０２及び２０３は、各々、図１０に示されるような回路構造を有する。Ｉ／Ｏセル２０１、２０２及び２０３の各々には、集積回路装置１内のパラレルインターフェースの最終段のフリップフロップＦＦ１、ＦＦ２又はＦＦ３を介して出力されるデータ信号ＤＱ１、ＤＱ２又はＤＱ３が入力される。また、データ信号ＤＱ１、ＤＱ２及びＤＱ３は制御信号生成回路３０にも入力される。制御信号生成回路３０は、例えば集積回路装置１内にあるコントローラ（図示せず。）から、フリップフロップＦＦ１、ＦＦ２及びＦＦ３と同期するよう共通のクロック信号ＣＬＫを供給される。制御信号生成回路３０は、データ信号ＤＱ１、ＤＱ２及びＤＱ３の間の位相関係（すなわち、伝送モード。）を検出し、検出された位相関係に基づく制御信号ＣＯＮＯＤＤ、ＣＯＮＥＶＥＮ及びＣＯＮＮＯＮＥを生成する。この制御信号ＣＯＮＯＤＤ、ＣＯＮＥＶＥＮ及びＣＯＮＮＯＮＥは、ヴィクティム信号であるデータ信号ＤＱ２に対応するＩ／Ｏセル２０２へ供給される。このＩ／Ｏセル２０２では、制御信号生成回路３０から供給された制御信号ＣＯＮＯＤＤ、ＣＯＮＥＶＥＮ及びＣＯＮＮＯＮＥの各々に応答して、トランジスタのゲート幅の調整が行われ得る。
１つの制御信号生成回路３０は、ヴィクティム信号が伝送される伝送路に加えて両隣の伝送路によって伝送されるアグレッサ信号を扱うので、例えば、集積回路装置１が８ビットデータ出力可能な装置である場合は、６個の制御信号生成回路３０が必要である。あるいは、例えば、集積回路装置が１６ビットデータ出力可能な装置である場合は、１４個の制御信号生成回路３０が必要である。
図１３は、一実施形態に従う制御信号生成回路の構成を表す概略図である。図１３の制御信号生成回路３０は、ＸＯＲ回路３１と、第１、第２、第３及び第４のＡＮＤ回路３２〜３５と、第１及び第２のＯＲ回路３６、３７と、フリップフロップＦＦ３１〜ＦＦ３３とを有する。
ＸＯＲ回路３１は、両方のアグレッサ信号を入力され、それらが互いに異なる状態を有する場合にＨを出力する。ＸＯＲ回路３１の出力は、第１のフリップフロップＦＦ３１へ供給され、第１のフリップフロップＦＦ３１でラッチされて、制御信号ＣＯＮＮＯＮＥとして出力される。
第１のＡＮＤ回路３２は、ヴィクティム信号及び両方のアグレッサ信号が反転されて入力される。すなわち、第１のＡＮＤ回路３２はＮＯＲ回路と同等の動作をする。従って、第１のＡＮＤ回路３２は、ヴィクティム信号及び両方のアグレッサ信号の全てがＬである場合にのみＨを出力する。
第２のＡＮＤ回路３３は、ヴィクティム信号及び両方のアグレッサ信号を入力され、それら全ての信号がＨである場合にのみＨを出力する。
第１のＡＮＤ回路３２及び第２のＡＮＤ回路３３の各々の出力は、第１のＯＲ回路３６に入力される。第１のＯＲ回路３６は、第１のＡＮＤ回路３２及び第２のＡＮＤ回路３３の各々の出力のうち少なくとも一方がＨである場合にＨを出力する。このように、第１のＯＲ回路３６は、いずれのアグレッサ信号の位相もヴィクティム信号の位相と同相である場合、すなわち、ＥＶＥＮモードを検出することができる。第１のＯＲ回路３６の出力は、第２のフリップフロップＦＦ３２へ供給され、第２のフリップフロップＦＦ３２でラッチされて、制御信号ＣＯＮＥＶＥＮとして出力される。
第３のＡＮＤ回路３４は、ヴィクティム信号を入力され、更に、両方のアグレッサ信号が反転されて入力される。第３のＡＮＤ回路３４は、ヴィクティム信号がＨであり且つアグレッサ信号がいずれもＬである場合にＨを出力する。
第４のＡＮＤ回路３５は、両方のアグレッサ信号を入力され、更に、ヴィクティム信号が反転されて入力される。第４のＡＮＤ回路３５は、ヴィクティム信号がＬであり且つアグレッサ信号がいずれもＨである場合にＨを出力する。
第３のＡＮＤ回路３４及び第４のＡＮＤ回路３５の各々の出力は、第２のＯＲ回路３７に入力される。第２のＯＲ回路３７は、第３のＡＮＤ回路３４及び第４のＡＮＤ回路３５の各々の出力のうち少なくとも一方がＨである場合にＨを出力する。このように、第２のＯＲ回路３７は、いずれのアグレッサ信号の位相もヴィクティム信号の位相に対して逆相である場合、すなわち、ＯＤＤモードを検出することができる。第２のＯＲ回路３７の出力は、第３のフリップフロップ回路ＦＦ３３へ供給され、第３のフリップフロップ回路ＦＦ３３でラッチされて、制御信号ＣＯＮＯＤＤとして出力される。
このような構成により、制御信号生成回路３０は、３ビットパラレルデータ信号の各ビット信号間の位相関係を検出して、その位相関係に基づくＬ／Ｈ状態を有する制御信号ＣＯＮＥＶＥＮ、ＣＯＮＯＤＤ及びＣＯＮＮＯＮＥを生成することができる。
図１４は、図１３の制御信号生成回路３０が８ビットデータ出力可能な集積回路装置に組み込まれる場合の構造を示す。
図１４の集積回路装置２は、８ビットデータの各ビット信号ＤＱ０〜ＤＱ７及びデータストローブ信号ＤＱＳの各々を伝送する伝送路ごとに１つ配置されている９個のＩ／Ｏセル４０１〜４０９を有する。ビット信号ＤＱ０〜ＤＱ７に関連するＩ／Ｏセル４０１〜４０５及び４０７〜４０９は、各々、図１０に示されるような回路構造を有する。Ｉ／Ｏセル４０１〜４０５及び４０７〜４０９の各々の出力は、各々の対応するボンディングワイヤ５０１〜５０５及び５０７〜５０９及びインターポーザ配線６０１〜６０５及び６０７〜６０９を介してプリント基板の対応する伝送路へ接続されている（例えば、図２参照。）。データストローブ信号ＤＱＳに関連するＩ／Ｏセル４０６の出力は、差動対であるボンディングワイヤ５０６及びインターポーザ配線６０６を介してプリント基板の対応する伝送路へ接続されている。
ここで、各々の伝送路は、各伝送路によって伝送される信号ＤＱ０〜ＤＱ７及びＤＱＳを参照符号として表されるとする。集積回路装置２内で、伝送路は、ＤＱ０〜ＤＱ４、ＤＱＳ、ＤＱ５〜ＤＱ７の順にパラレルに配置されている。
集積回路装置２は、更に、３ビットパラレルデータ信号伝送路の組ＤＱ０〜ＤＱ２、ＤＱ１〜ＤＱ３、ＤＱ２〜ＤＱ４及びＤＱ５〜ＤＱ７の各々について設けられている４個の制御信号生成回路３０１〜３０４を有する。制御信号生成回路３０１〜３０４は、各々、図１３に示されるような構成を有する。具体的に、第１の制御信号生成回路３０１は、ビット信号ＤＱ０、ＤＱ１及びＤＱ２の間の位相関係に基づく制御信号ＣＯＮＯＤＤ、ＣＯＮＥＶＥＮ及びＣＯＮＮＯＮＥを、この場合にヴィクティム信号に相当するビット信号ＤＱ１に対応するＩ／Ｏセル４０２へ供給する。他の第２、第３及び第４の制御信号生成回路３０２〜３０４も同様に、入力されるビット信号の間の位相関係に基づく制御信号ＣＯＮＯＤＤ、ＣＯＮＥＶＥＮ及びＣＯＮＮＯＮＥを対応するＩ／Ｏセル４０３、４０４又は４０８へ供給することができる。Ｉ／Ｏセル４０２、４０３、４０４又は４０８の各々では、制御信号生成回路３０１〜３０４のいずれかから供給された制御信号ＣＯＮＯＤＤ、ＣＯＮＥＶＥＮ及びＣＯＮＮＯＮＥに応答して、トランジスタのゲート幅の調整が行われる。
これまで３ビットパラレルデータ信号を伝送する伝送路配置について記載してきたが、３ビットに限らず、２ビットパラレルデータ信号を伝送する伝送路配置でもクロストークの影響による伝播遅延の問題は生ずる。次に、２本の伝送路が並走する場合についてパラレル伝送信号の間の位相関係の検出及びＩ／Ｏセル内のトランジスタのゲート幅調整のための別の実施形態を記載する。
図１５は、別の実施形態に従う制御信号生成回路の構成を表す概略図である。図１５の制御信号生成回路７０は、ヴィクティム信号及びアグレッサ信号の各々に対応する２つの信号を入力される。制御信号生成回路７０は、第１、第２、第３及び第４のＡＮＤ回路７１〜７４と、第１及び第２のＯＲ回路７５、７６と、フリップフロップＦＦ７１、ＦＦ７２とを有する。
第１のＡＮＤ回路７１は、ヴィクティム信号及びアグレッサ信号が反転されて入力される。すなわち、第１のＡＮＤ回路７１はＮＯＲ回路と同等の動作をする。従って、第１のＡＮＤ回路７１は、ヴィクティム信号及び両方のアグレッサ信号の全てがＬである場合にのみＨを出力する。
第２のＡＮＤ回路７２は、ヴィクティム信号及び両方のアグレッサ信号を入力され、それら全ての信号がＨである場合にのみＨを出力する。
第１のＡＮＤ回路７１及び第２のＡＮＤ回路７２の各々の出力は、第１のＯＲ回路７５に入力される。第１のＯＲ回路７５は、第１のＡＮＤ回路７１及び第２のＡＮＤ回路７２の各々の出力のうち少なくとも一方がＨである場合にＨを出力する。このように、第１のＯＲ回路７５は、アグレッサ信号の位相がヴィクティム信号の位相と同相である場合、すなわち、ＥＶＥＮモードを検出することができる。第１のＯＲ回路７５の出力は、第１のフリップフロップＦＦ７１へ供給され、第１のフリップフロップＦＦ７１でラッチされて、制御信号ＣＯＮＥＶＥＮとして出力される。
第３のＡＮＤ回路７３は、アグレッサ信号を入力され、更に、ヴィクティム信号が反転されて入力される。第３のＡＮＤ回路７３は、アグレッサ信号がＨであり且つヴィクティムがＬである場合にＨを出力する。
第４のＡＮＤ回路７４は、ヴィクティム信号を入力され、更に、アグレッサ信号が反転されて入力される。第４のＡＮＤ回路７４は、ヴィクティム信号がＨであり且つアグレッサ信号がＬである場合にＨを出力する。
第３のＡＮＤ回路７３及び第４のＡＮＤ回路７４の各々の出力は、第２のＯＲ回路７６に入力される。第２のＯＲ回路７６は、第３のＡＮＤ回路７３及び第４のＡＮＤ回路７４の各々の出力のうち少なくとも一方がＨである場合にＨを出力する。このように、第２のＯＲ回路７６は、アグレッサ信号の位相がヴィクティム信号の位相に対して逆相である場合、すなわち、ＯＤＤモードを検出することができる。第２のＯＲ回路７６の出力は、第２のフリップフロップ回路ＦＦ７２へ供給され、第３のフリップフロップ回路ＦＦ７２でラッチされて、制御信号ＣＯＮＯＤＤとして出力される。
このような構成により、制御信号生成回路７０は、２ビットパラレルデータ信号の各ビット信号間の位相関係を検出して、その位相関係に基づくＬ／Ｈ状態を有する制御信号ＣＯＮＥＶＥＮ及びＣＯＮＯＤＤを生成することができる。
図１２及び図１３を参照して記載された、３ビットパラレルデータ信号の伝送のための伝送路配置に適用される制御信号生成回路３０は、例えば集積回路装置が８ビットデータ出力可能な装置である場合は、６個必要とされる。しかし、図１４から明らかであるように、この制御信号生成回路３０は、ビット信号の組のエッジ境界（ＤＱ０、ＤＱ４、ＤＱ５及びＤＱ７）では用いられ得ない。このようなビット信号の組のエッジ境界では、２ビットパラレルデータ信号の伝送のための伝送路配置に対応可能な図１５の制御信号生成回路７０が用いられることが望ましい。
図１６は、図１５の制御信号生成回路７０が８ビットデータ出力可能な集積回路装置に組み込まれる場合の構造を示す。図１６の集積回路装置３は、第５、第６、第７及び第８の制御信号生成回路７０１〜７０４が更に設けられている点で、図１４の集積回路装置２と相違する。
制御信号生成回路７０１〜７０４は、ビット信号の組のエッジ境界ＤＱ０、ＤＱ４、ＤＱ５及びＤＱ７に設けられている。具体的に、第５の制御信号生成回路７０１は、ビット信号ＤＱ０及びＤＱ１の間の位相関係に基づく制御信号ＣＯＮＯＤＤ及びＣＯＮＥＶＥＮを、この場合にヴィクティム信号に相当するビット信号ＤＱ０に対応するＩ／Ｏセル４０１へ供給する。第６の制御信号生成回路７０２は、ビット信号ＤＱ３及びＤＱ４の間の位相関係に基づく制御信号ＣＯＮＯＤＤ及びＣＯＮＥＶＥＮを、この場合にヴィクティム信号に相当するビット信号ＤＱ４に対応するＩ／Ｏセル４０５へ供給する。第７の制御信号生成回路７０３は、ビット信号ＤＱ５及びＤＱ６の間の位相関係に基づく制御信号ＣＯＮＯＤＤ及びＣＯＮＥＶＥＮを、この場合にヴィクティム信号に相当するビット信号ＤＱ５に対応するＩ／Ｏセル４０７へ供給する。第８の制御信号生成回路７０４は、ビット信号ＤＱ６及びＤＱ７の間の位相関係に基づく制御信号ＣＯＮＯＤＤ及びＣＯＮＥＶＥＮを、この場合にヴィクティム信号に相当するビット信号ＤＱ７に対応するＩ／Ｏセル４０９へ供給する。
Ｉ／Ｏセル４０１〜４０５及び４０7〜４０9の各々では、制御信号生成回路３０１〜３０４及び７０１〜７０４のいずれかから供給された制御信号ＣＯＮＯＤＤ、ＣＯＮＥＶＥＮ及びＣＯＮＮＯＮＥに応答して、トランジスタのゲート幅の調整が行われる。
このようにして、図１６のような８ビットデータ出力可能な集積回路装置３で、８ビットデータの全てのビット信号に対して、クロストークの影響による伝播遅延が補償され得る。
以上記載してきた実施形態では、クロストークの影響による伝播遅延の補償のために、Ｉ／Ｏセルのスイッチング駆動能力を改善するようにＩ／Ｏセル内の特定のトランジスタのゲート幅を変更すると記載してきた。しかし、実際には、既に実装されているトランジスタのゲート幅を変更することは困難である。そこで、Ｉ／Ｏセルのスイッチング駆動能力を制御する回路を挿入することでトランジスタのゲート幅を変更した場合と同様の効果を得られる具体的な実施例を以下に記載する。
図１７は、実施例１に従うＩ／Ｏセルのレベル変換器の詳細な回路構造を示す。図１７のレベル変換器８０は、スイッチング駆動制御回路８１０を更に有する点で、図９に示される一般的なＩ／Ｏセルのレベル変換器１２と相違する。
スイッチング駆動制御回路８１０は、伝播遅延が最も大きくなるＥＶＥＮモードで、第２のＰＭＯＳトランジスタＭＰ２のスイッチング駆動を制御するよう、第２のＰＭＯＳトランジスタＭＰ２に並列に挿入される。これにより、第２のＰＭＯＳトランジスタＭＰ２のゲート幅を広げた場合と同様の効果が得られる。スイッチング駆動制御回路８１０は、第６のＰＭＯＳトランジスタＭＰ１００と、第２のＰＭＯＳトランジスタＭＰ２と同じＰＭＯＳトランジスタである第７及び第８のＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２を有する。
第６のＰＭＯＳトランジスタＭＰ１００は、レベル変換器８０の第１のＰＭＯＳトランジスタＭＰ１のドレイン端子へ接続されるソース端子と、第７のＰＭＯＳトランジスタＭＰ１０１のゲート端子へ接続されるドレイン端子とを有する。この第６のＰＭＯＳトランジスタＭＰ１００は、更に、制御信号生成回路から供給される制御信号ＣＯＮＯＤＤへ接続されるゲート端子を有し、ＣＯＮＯＤＤ＝Ｌの場合にオンする。
第７のＰＭＯＳトランジスタＭＰ１０１は、外部電源へ接続されるソース端子と、第８のＰＭＯＳトランジスタＭＰ１０２のソース端子へ接続されるドレイン端子とを有する。この第７のＰＭＯＳトランジスタＭＰ１０１は、Ｉ／Ｏへの入力信号がＬであって且つ制御信号ＣＯＮＯＤＤがＬである場合にオンする。
第８のＰＭＯＳトランジスタＭＰ１０２は、レベル変換器８０の第２のＰＭＯＳトランジスタＭＰ２のドレイン端子、すなわち、レベル変換器８０の出力へ接続されるドレイン端子を有する。この第８のＰＭＯＳトランジスタＭＰ１０２は、制御信号生成回路から供給される制御信号ＣＯＮＮＯＮＥへ接続されるゲート端子を有し、ＣＯＮＮＯＮＥ＝Ｌの場合にオンする。
従って、スイッチング駆動制御回路８１０は、制御信号ＣＯＮＯＤＤ＝Ｌ且つＣＯＮＮＯＮＥ＝Ｌの場合に作動し、第２のＰＭＯＳトランジスタＭＰ２を制御するように第２のＰＭＯＳトランジスタＭＰ２に並列に挿入され得る。制御信号ＣＯＮＯＤＤ＝Ｌ且つＣＯＮＮＯＮＥ＝Ｌの場合とは、伝送モードがＥＶＥＮモードである場合である。
なお、２ビットパラレルデータ信号の伝送のための伝送路配置に対応する制御信号生成回路では、制御信号ＣＯＮＮＯＮＥに代えて、制御信号ＣＯＮＯＤＤが第５のＰＭＯＳトランジスタＭＰ１０２のゲート端子へ接続される。
図１８は、実施例１に従うＩ／Ｏセルのプリバッファの詳細な回路構造を示す。図１８のプリバッファ９０は、スイッチング駆動制御回路９１０を更に有する点で、図９に示される一般的なＩ／Ｏセルのプリバッファ１４と相違する。
スイッチング駆動制御回路９１０は、伝播遅延が最も大きくなるＥＶＥＮモードで、第３のＮＭＯＳトランジスタＭＮ３のスイッチング駆動を制御するよう、第３のＮＭＯＳトランジスタＭＮ３に並列に挿入される。これにより、第３のＮＭＯＳトランジスタＭＮ３のゲート幅を広げた場合と同様の効果が得られる。スイッチング駆動制御回路９１０は、第９のＰＭＯＳトランジスタＭＰ１１０と、第３のＮＭＯＳトランジスタＭＮ３と同じＮＭＯＳトランジスタである第６及び第７のＮＭＯＳトランジスタＭＮ１００、ＭＮ１０１とを有する。
第９のＰＭＯＳトランジスタＭＰ１１０は、プリバッファ９０の第３のＰＭＯＳトランジスタＭＰ３及び第３のＮＭＯＳトランジスタＭＮ３のゲート端子へ接続されるソース端子と、第７のＮＭＯＳトランジスタＭＮ１０１へ接続されるドレイン端子とを有する。この第９のＰＭＯＳトランジスタＭＰ１１０は、制御信号生成回路から供給される制御信号ＣＯＮＯＤＤへ接続されるゲート端子を有し、ＣＯＮＯＤＤ＝Ｌの場合にオンする。
第６のＮＭＯＳトランジスタＭＮ１００は、第３のＰＭＯＳトランジスタＭＰ３と第３のＮＭＯＳトランジスタＭＮ３との間の接続点へ接続されるドレイン端子と、第７のＮＭＯＳトランジスタＭＮ１０１のドレイン端子へ接続されるソース端子とを有する。この第６のＮＭＯＳトランジスタＭＰ１００は、制御信号生成回路から供給される制御信号ＣＯＮＥＶＥＮへ接続されるゲート端子を有し、ＣＯＮＥＶＥＮ＝Ｈの場合にオンする。
第７のＮＭＯＳトランジスタＭＮ１０１は、接地へ接続されるソース端子を有する。この第７のＮＭＯＳトランジスタＭＮ１０１は、制御信号ＣＯＮＯＤＤがＬであって且つ第３のＮＭＯＳトランジスタＭＮ３のゲート端子での電位がＨである（すなわち、Ｉ／Ｏへの入力信号がＬである）場合にオンする。
従って、スイッチング駆動制御回路９１０は、制御信号ＣＯＮＯＤＤ＝Ｌ且つＣＯＮＥＶＥＮ＝Ｈの場合に作動し、第３のＮＭＯＳトランジスタＭＮ３を制御するように第３のＮＭＯＳトランジスタＭＮ３に並列に挿入され得る。制御信号ＣＯＮＯＤＤ＝Ｌ且つＣＯＮＥＶＥＮ＝Ｈの場合とは、伝送モードがＥＶＥＮモードである場合である。
このように、Ｉ／Ｏセル内でトランジスタのスイッチング駆動を制御する回路を挿入することにより、伝播遅延を補償し、アイパターンの開口を広げることが可能となる。
以上記載してきた実施例１に従うレベル変換器８０及びプリバッファ９０を適用することによる効果を確認するためのシミュレーションを行った。図１９に、このシミュレーションにより得られたアイパターン波形が示されている。
シミュレーションは、５ビットパラレルデータの各ビット信号ＤＱ０〜ＤＱ４を伝送するパラレル伝送路を仮定して行われた。この場合に、実施例１では、３ビットパラレルデータの組ＤＱ０〜ＤＱ２、ＤＱ１〜ＤＱ３及びＤＱ２〜ＤＱ４の各々について図１３の制御信号生成回路３０が設けられ、ビット境界ＤＱ０及びＤＱ４の各々について図１５の制御信号生成回路７０が設けられる。更に、シミュレーションは、図２に示されるように、集積回路装置のＩ／Ｏセルの出力にパッケージ（ボンディングワイヤ及びインターポーザ配線）、プリント基板の伝送路及び負荷としてのＤＲＡＭモデルを接続して行われた。
図１９で、上側の波形Ｐ３０は、パラレルデータ信号の位相関係の検出結果に基づいてＩ／Ｏセルのスイッチング駆動を制御する本実施例１が適用された場合についてシミュレーションで得られるアイパターン波形である。一方、下側の波形Ｐ３１は、本実施例１が適用されない場合についてシミュレーションで得られるアイパターン波形である。図１９から、本実施例１が適用されることにより、アイパターンの速い方のクロスポイントの側、すなわち、セットアップ側で、アイ開口が約８０ｐｓ程度広がっていることが分かる。これにより、セットアップの識別余裕は大きくなる。
このように、本実施例１を適用して伝播遅延を補償することにより、アイパターンの開口を広げ、データ信号の識別余裕を大きくすることが可能であることが、シミュレーションにより確かめられた。
図２０は、実施例１に従うレベル変換器８０及びプリバッファ９０を用いるＩ／Ｏセルの各部の波形を示す。図２０には、レベル変換器８０の出力信号ｎ３ｂ、及びプリバッファ９０の第１の出力、すなわち、第３のＰＭＯＳトランジスタＭＰ３と第３のＮＭＯＳトランジスタＭＮ３との間の接続点から取り出される信号ｇＰ０の各波形が示されている。また、図２０には、Ｉ／Ｏセルから出力されてパッケージ内部のボンディングワイヤ及びインターポーザ配線並びにプリント基板の伝送路を通ってＤＲＡＭ端で観測される信号Ｄｉｎの波形も示されている。更に、比較のために、図２０には、実施例１に従うレベル変換器８０及びプリバッファ９０を用いないＩ／Ｏセル、すなわち、図９に示される回路構造を有する一般的なＩ／Ｏセル１０の各部の波形ｎ３ｂ’、ｇＰ０’及びＤｉｎ’が示されている。更に、伝送モードの遷移を示すため、制御信号生成回路で生成される各制御信号ＣＯＮＥＶＥＮ、ＣＯＮＯＤＤ又はＣＯＮＮＯＮＥも示されている。
最初に、プリバッファの第１出力信号について、実施例１の場合（ｇＰ０）と一般的な場合（ｇＰ０’）とを比較すると、最初のＥＶＥＮモードでの立ち上がり及び次のＥＶＥＮモードでの立ち下がりに大きな違いが見られる。実施例１に従うプリバッファ９０の第１出力信号ｇＰ０は、一般的なＩ／Ｏセル１０のプリバッファ１４の第１出力信号ｇＰ０’に比べ、最初のＥＶＥＮモードでの立ち上がりは遅く、次のＥＶＥＮモードでの立ち下がりは速い。信号ｇＰ０の立ち下がりが速いということは、後段のファイナルバッファの第５のＰＭＯＳトランジスタＭＰ５のオンタイムが短いことを意味し、Ｉ／Ｏセルの出力信号はより速く外部電源にドライブされ得る。これにより、アイパターンの前半のセットアップ時間は広げられ得る。一方、信号ｇＰ０の立ち上がりが遅いということは、ファイナルバッファ２５の第５のＰＭＯＳトランジスタＭＰ５のオフタイムが長いことを意味し、Ｉ／Ｏセルの出力信号の立ち下がりは遅くなる。これにより、アイパターンの後半のホールド時間は広げられ得る。
次いで、レベル変換器の出力信号について、実施例１の場合（ｎ３ｂ）と一般的な場合（ｎ３ｂ’）とを比較すると、ＯＤＤモードでの立ち下がりに大きな違いが見られる。実施例１に従うレベル変換器８０の出力信号ｎ３ｂは、一般的なＩ／Ｏセル１０のレベル変換器１２の出力信号ｎ３ｂ’に比べ、ＯＤＤモードでの立ち下がりが遅い。信号ｎ３ｂの立ち下がりが遅いことで、１サイクル前のホールド時間が長く保たれ得るようにアイの開口が遅れる。実施例１に従うレベル変換器８０は、実施例１に従うプリバッファ９０とともに用いられることで、より効果的にアイの開口を広げることができる。
上記実施例１に従うプリバッファ９０が用いられる場合は、信号ｇＰ０の立ち下がりが速くなることで、ファイナルバッファの第５のＰＭＯＳトランジスタＭＰ５のオンタイムが短縮され、結果として、アイパターンのセットアップ側の開口が広げられ得る。この原理に基づき、ファイナルバッファの第５のＰＭＯＳトランジスタＭＰ５及び第５のＮＭＯＳトランジスタＭＮ５の各々のスイッチング駆動を直接に制御することによっても、同様にアイパターンの開口を広げることができると考えられる。
図２１は、実施例２に従うＩ／Ｏセルのファイナルバッファの詳細な回路構造を示す。図２１のファイナルバッファ１５０は、スイッチング駆動制御回路１５１０を更に有する点で、図９に示される一般的なＩ／Ｏセルのファイナルバッファ１５と相違する。
スイッチング駆動制御回路１５１０は、伝播遅延が最も大きくなるＥＶＥＮモードで、第５のＰＭＯＳトランジスタＭＰ５及び第５のＮＭＯＳトランジスタＭＮ５の各々に並列に挿入される。このようにして第５のＰＭＯＳトランジスタＭＰ５及び第５のＮＭＯＳトランジスタＭＮ５のスイッチング駆動を制御することで、各々のトランジスタのゲート幅を広げた場合と同様の効果が得られる。スイッチング駆動制御回路１５１０は、第１０のＰＭＯＳトランジスタＭＰ２０１と、第５のＰＭＯＳトランジスタＭＰ５と同じＰＭＯＳトランジスタである第１１のＰＭＯＳトランジスタＭＰ２０２とを有する。更に、スイッチング駆動制御回路１５１０は、第８のＮＭＯＳトランジスタＭＮ２０１と、第５のＮＭＯＳトランジスタＭＮ５と同じＮＭＯＳトランジスタである第９のＮＭＯＳトランジスタＭＮ２０２とを有する。
第１０のＰＭＯＳトランジスタＭＰ２０１は、ファイナルバッファ１５０の第５のＰＭＯＳトランジスタＭＰ５のゲート端子へ接続されるソース端子と、第１１のＰＭＯＳトランジスタＭＰ２０２のゲート端子へ接続されるドレイン端子とを有する。この第１０のＰＭＯＳトランジスタＭＰ２０１は、制御信号生成回路から供給される制御信号ＣＯＮＯＤＤへ接続されるゲート端子を有し、ＣＯＮＯＤＤ＝Ｌの場合にオンする。
第１１のＰＭＯＳトランジスタＭＰ２０２は、外部電源へ接続されるソース端子と、第５のＰＭＯＳトランジスタＭＰ５と第５のＮＭＯＳトランジスタＭＮ５との間の接続点へ接続されるドレイン端子とを有する。この第１のＰＭＯＳトランジスタＭＰ２０２は、プリバッファの第１の出力がＬであって且つ制御信号ＣＯＮＯＤＤがＬである場合にオンする。
第８のＮＭＯＳトランジスタＭＮ２０１は、ファイナルバッファ１５０の第５のＮＭＯＳトランジスタＭＮ５のゲート端子へ接続されるドレイン端子と、第９のＮＭＯＳトランジスタＭＮ２０２のゲート端子へ接続されるソース端子とを有する。この第８のＮＭＯＳトランジスタＭＮ２０１は、制御信号生成回路から供給される制御信号ＣＯＮＥＶＥＮへ接続されるゲート端子を有し、ＣＯＮＥＶＥＮ＝Ｈの場合にオンする。
第９のＮＭＯＳトランジスタＭＮ２０２は、第５のＰＭＯＳトランジスタＭＰ５と第５のＮＭＯＳトランジスタＭＮ５との間の接続点へ接続されるドレイン端子と、接地へ接続されるソース端子とを有する。この第９のＮＭＯＳトランジスタＭＮ２０２は、プリバッファの第２の出力がＨであって且つ制御信号ＣＯＮＥＶＥＮがＨである場合にオンする。
従って、例えば、伝送モードがＥＶＥＮモードである場合に、Ｉ／Ｏセルへ入力される信号がＨであるならば、第１０及び第１１のＰＭＯＳトランジスタＭＰ２０１、ＭＰ２０２がオンし、Ｉ／Ｏセルの出力は外部電源へ接続される。このようにして、スイッチング駆動制御回路１５１０は、第５のＰＭＯＳトランジスタＭＰ５のスイッチング駆動を制御するように、第１１のＰＭＯＳトランジスタＭＰ２０２を第５のＰＭＯＳトランジスタＭＰ５に並列接続することができる。一方、伝送モードがＥＶＥＮモードである場合に、Ｉ／Ｏセルへ入力される信号がＬであるならば、第８及び第９のＮＭＯＳトランジスタＭＮ２０１、ＭＮ２０２がオンし、Ｉ／Ｏセルの出力は接地へ接続される。このようにして、スイッチング駆動制御回路１５１０は、第５のＮＭＯＳトランジスタＭＮ５のスイッチング駆動を制御するように、第９のＮＭＯＳトランジスタＭＮ２０２を第５のＮＭＯＳトランジスタＭＮ５に並列接続することができる。
このように、Ｉ／Ｏセルのスイッチング駆動を制御する回路は、レベル変換器及びプリバッファに限らず、ファイナルバッファにも組み込まれ得る。
図１７を参照して記載された実施例１に従うプリバッファ９０の回路構造では、スイッチング駆動制御回路９１０は第３のＮＭＯＳトランジスタＭＮ３を制御するよう設けられていた。しかし、それに代えて、第３のＰＭＯＳトランジスタＭＰ３を制御することによっても同様にアイパターンの開口を広げることができると考えられる。
図２２は、実施例３に従うＩ／Ｏセルのプリバッファの詳細な回路構造を示す。図２２のプリバッファ９２は、スイッチング駆動制御回路９１０に代えて、第３のＰＭＯＳトランジスタＭＰ３のスイッチング駆動を制御するスイッチング駆動制御回路９２０を更に有する。スイッチング駆動制御回路９２０は、第３のＰＭＯＳトランジスタＭＰ３と同じＰＭＯＳトランジスタである第１２及び第１３のＰＭＯＳトランジスタＭＰ３００、ＭＰ３０１を有する。
第１２のＰＭＯＳトランジスタＭＰ３００は、外部電源へ接続されるソース端子と、第１３のＰＭＯＳトランジスタＭＰ３０１のソース端子へ接続されるドレイン端子とを有する。この第１２のＰＭＯＳトランジスタＭＰ３００は、制御信号生成回路から供給される制御信号ＣＯＮＯＤＤへ接続されるゲート端子を有し、ＣＯＮＯＤＤ＝Ｌの場合にオンする。
第１３のＰＭＯＳトランジスタＭＰ３０１は、第３のＰＭＯＳトランジスタＭＰ３と第３のＮＭＯＳトランジスタＭＮ３との間の接続点、すなわち、プリバッファ９２の第１の出力に接続されるドレイン端子を有する。この第１３のＰＭＯＳトランジスタＭＰ３０１は、第３のＰＭＯＳトランジスタＭＰ３のゲート端子へ接続されるゲート端子を有し、第３のＰＭＯＳトランジスタＭＰ３のゲート端子での電位がＬである場合にオンする。
従って、スイッチング駆動制御回路９２０は、制御信号ＣＯＮＯＤＤ＝Ｌ、すなわち、ＥＶＥＮモードである場合に、Ｉ／Ｏセルへ入力される信号がＬである場合に作動し、第３のＰＭＯＳトランジスタＭＰ３に並列接続される。これにより、第３のＰＭＯＳトランジスタＭＰ３のスイッチング駆動は制御され得る。
本実施例３に従うスイッチング駆動制御回路９２０を用いた場合には、上記実施例１に従うプリバッファ９０に比べて少ない部品点数で同様の効果を得られるという利点がある。
次に、本実施例３と上記実施例１との間でトランジスタの駆動制御のために追加されるトランジスタのゲート幅について比較を行う。図２３は、トランジスタのゲート幅とアイ開口との関係を示す。（ａ）は、実施例３に従うスイッチング駆動制御回路９２０が用いられることによりゲート開口がどの程度広がるのかを示す。Ｘ軸は、スイッチング駆動制御回路９２０が用いられない場合のプリバッファの第３のＰＭＯＳトランジスタＭＰ３のゲート幅比率を表す。Ｙ軸は、スイッチング駆動制御回路９２０で用いられる１つのトランジスタ（ＭＰ３００又はＭＰ３０１。ＭＰ３００及びＭＰ３０１の各々のゲート幅は同じである。）のゲート幅比率を表す。Ｚ軸は、アイ開口（すなわち、図５に示される点Ａから点Ｅの幅に相当。）を表す。（ｂ）は、実施例１に従うスイッチング駆動制御回路９１０が用いられることによりゲート開口がどの程度広がるのかを示す。Ｘ軸は、スイッチング駆動制御回路９１０が用いられない場合のプリバッファの第３のＮＭＯＳトランジスタＭＮ３のゲート幅比率を表す。Ｙ軸は、スイッチング駆動制御回路９１０で用いられる１つのトランジスタ（ＭＮ１００又はＭＮ１０１。ＭＮ１００及びＭＮ１０１の各々のゲート幅は同じである。）のゲート幅比率を表す。Ｚ軸は、アイ開口を表す。例えば、アイ開口が１０００ｐｓ以上になるためのゲート幅は、図２３から明らかなように、実施例３よりも実施例１の方が小さい。従って、部品点数の面では、実施例３の方が実施例１より有利であるが、用いられるトランジスタのゲート幅に関しては、実施例１の方が実施例３よりも有利であることが分かる。
以上記載してきた実施形態は、パラレル伝送路を３ビット又は２ビット単位でグループ化し、局所的な隣接関係の信号の位相関係から制御信号を生成して、この制御信号によりＩ／Ｏセルのスイッチング駆動を制御することができる。これにより、クロストークの影響による伝播遅延が顕著に見られる伝送モード（すなわち、ＥＶＥＮモード。）で伝送データ特性を改善することが可能となる。
上記実施形態は、現在のところ、メモリインターフェースであるＤＤＲインターフェースで用いられることが期待される。図２４には、ＤＤＲ２−ＳＤＲＡＭのデータレートとデータウィンドウ幅との関係が示されている。横軸はＤＤＲ２のデータレートを表し、縦軸はデータウィンドウ幅（単位ピコ秒（ｐｓ））を表す。ここで、データウィンドウ幅とは、アイパターンのクロスポイント間の間隔に相当する。図２４で、ウィンドウ幅がＸｐｓ以下の領域は最低限のセットアップ／ホールド時間を表し、ウィンドウ幅がＸｐｓを超える領域はマージンの時間を表す。
グラフ１０１０は、ＤＤＲインターフェースから出力される元のデータのウィンドウ幅を表す。グラフ１０２０は、集積回路装置内部のばらつきの影響によりスキューが生じた後のデータウィンドウ幅を表す。例えばＤＤＲ２−８００Ｍｂｐｓでは、集積回路装置内部のばらつきの影響により約１５０ｐｓのスキューが生じている。グラフ１０３０は、グラフ１０２０に対して更にＳＳＯノイズの影響によりスキューが生じた後のデータウィンドウ幅を表す。例えばＤＤＲ２−８００Ｍｂｐｓでは、ＳＳＯノイズの影響により約７５ｐｓのスキューが生じている。グラフ１０４０は、グラフ１０３０に対して更にパッケージにおけるクロストークの影響によりスキューが生じた後のデータウィンドウ幅を表す。例えばＤＤＲ２−８００Ｍｂｐｓでは、パッケージにおけるクロストークの影響により約１２０ｐｓのスキューが生じている。実質上、グラフ１０４０は、負荷として接続されるＤＲＡＭ端で観測されるデータのウィンドウ幅を表す。よって、ＤＲＡＭ端で観測されるデータウィンドウ幅は、元のデータに対して１５０＋７５＋１２０＝３４５ｐｓだけ狭まり、結果として、Ｘｐｓを下回ることがある。
しかし、例えば、上記実施例１が適用される場合には、約８０ｐｓのアイ開口の広がりがシミュレーションによって確認されている（図１９）。グラフ１０５０は、上記実施例１を適用した場合にＤＲＡＭ端で観測されるデータウィンドウ幅を表す。これによれば、スキューが補償されることで、最低限のセットアップ／ホールド時間を確保することが可能となる。
以上、発明を実施するための最良の形態について説明を行ったが、本発明は、この最良の形態で述べた実施の形態に限定されるものではない。本発明の主旨を損なわない範囲で変更することが可能である。
実施例１乃至３を含む上記実施形態に関し、更に以下の付記を開示する。
（付記１）
外部とインターフェース接続する複数のＩ／Ｏセルを有する集積回路装置であって、
前記Ｉ／Ｏセルの各々へ入力されるデータ信号の間の位相関係を検出し、該位相関係に基づく制御信号を生成する制御信号生成部と、
該制御信号生成部で生成される制御信号に応答して、前記Ｉ／Ｏセルのスイッチング駆動を制御するスイッチング駆動制御部と
を有する集積回路装置。
（付記２）
前記制御信号生成部は、隣接する他の伝送路にて伝送される隣接データ信号の位相が同相であるか又は逆相であるかを検出し、その検出結果を前記制御信号として出力する論理回路を有し、
前記制御信号は、前記隣接データ信号が対象データ信号に対して同相であるか否かを示す第１の状態と、前記隣接データ信号が前記対象データ信号に対して逆相であるか否かを示す第２の状態とを有する、付記１記載の集積回路装置。
（付記３）
２つのデータ信号の各々が２本の並走する伝送路の各々を介して伝送される場合に、前記制御信号生成部は、該２つのデータ信号のうち一方を前記対象データ信号とし、他方を前記隣接データ信号とする、付記２記載の集積回路装置。
（付記４）
前記制御信号は、前記対象データ信号を伝送する伝送路の両側で隣接する他の伝送路の各々を介して伝送される隣接データ信号の位相が互いに同じであるか否かを示す第３の状態を更に有する、付記２記載の集積回路装置。
（付記５）
３つのデータ信号の各々が３本の並走する伝送路の各々を介して伝送される場合に、前記制御信号生成部は、該３本の並走する伝送路のうち真ん中の伝送路を介して伝送されるデータ信号を前記対象データ信号とし、他の２本の伝送路を介して伝送されるデータ信号を前記隣接データ信号とする、付記４記載の集積回路装置。
（付記６）
複数ビットのデータ信号の各々が複数の並走する伝送路の各々を介して伝送される場合に、前記制御信号生成部は、
３本の隣接する伝送路の組について真ん中の伝送路を介して伝送されるデータ信号を前記対象データ信号とする第１の制御信号生成部と、
２本の隣接する伝送路の組について一方の伝送路を介して伝送されるデータ信号を前記対象データ信号とする第２の制御信号生成部と
を有する、付記４記載の集積回路装置。
（付記７）
前記Ｉ／Ｏセルの各々は、当該Ｉ／Ｏセルから出力される出力信号を該Ｉ／Ｏセルの最終段で段階的にバッファリングするプリバッファ及びファイナルバッファを有し、
前記プリバッファは、該プリバッファへ入力される信号に応答して、前記ファイナルバッファへ入力される該プリバッファの出力を所定電位へ接続する第１のスイッチング素子を有し、
前記スイッチング駆動制御部は、前記プリバッファに組み込まれるプリバッファ用駆動制御回路を有し、
前記プリバッファ用スイッチング駆動制御回路は、前記制御信号が、前記当該Ｉ／Ｏセルへ入力される入力データ信号を伝送する伝送路に隣接する他の伝送路を介して伝送される隣接データ信号の位相が該入力データ信号に対して同相であることを示す場合に作動し、前記第１のスイッチング素子に並列に挿入される、付記１乃至６のうちいずれか１つ記載の集積回路装置。
（付記８）
前記プリバッファ用スイッチング駆動制御回路は、
前記第１のスイッチング素子と同じ特性を有し、前記プリバッファの出力と前記所定電位との間に配置される第５及び第６のスイッチング素子の直列接続と、
前記第１のスイッチング素子の制御端子と前記第６のスイッチング素子の制御端子との間に配置される第７のスイッチング素子とを有し、
前記第５のスイッチング素子の制御端子は、前記第１の制御信号へ接続され、
前記第７のスイッチング素子の制御端子は、前記第２の制御信号へ接続される、付記７記載の集積回路装置。
（付記９）
前記第１のスイッチング素子、前記第５のスイッチング素子及び前記第６のスイッチング素子はＮＭＯＳトランジスタであり、
前記所定電位は接地電位である、付記８記載の集積回路装置。
（付記１０）
前記プリバッファ用スイッチング駆動制御回路は、
前記第１のスイッチング素子と同じ特性を有し、前記プリバッファの出力と前記所定電位との間に配置される第５及び第６のスイッチング素子の直列接続を有し、
前記第５のスイッチング素子の制御端子は、前記第２の制御信号へ接続され、
前記第６のスイッチング素子の制御端子は、前記第１のスイッチング素子の制御端子へ接続される、付記７記載の集積回路装置。
（付記１１）
前記第１のスイッチング素子、前記第５のスイッチング素子及び前記第６のスイッチング素子はＰＭＯＳトランジスタであり
前記所定電位は電源電圧電位である、付記１０記載の集積回路装置。
（付記１２）
前記Ｉ／Ｏセルの各々は、当該Ｉ／Ｏセルへ入力される入力データ信号の振幅レベルを増幅させるレベル変換器を有し、
前記レベル変換器は、該レベル変換器へ入力される信号に応答して、該レベル変換器の出力を所定電位へ接続する第２のスイッチング素子を有し、
前記スイッチング駆動制御部は、前記レベル変換器に組み込まれるレベル変換器用スイッチング駆動制御回路を有し、
前記レベル変換器用スイッチング駆動制御回路は、前記制御信号が、前記当該Ｉ／Ｏセルへ入力される入力データ信号を伝送する伝送路に隣接する他の伝送路を介して伝送される隣接データ信号の位相が該入力データ信号に対して同相であることを示す場合に作動し、前記第２のスイッチング素子に並列に挿入される、付記１乃至１１のうちいずれか１つ記載の集積回路装置。
（付記１３）
前記レベル変換器用スイッチング駆動制御回路は、
前記第２のスイッチング素子と同じ特性を有し、前記所定電位と前記レベル変換器の出力との間に配置される第８及び第９のスイッチング素子の直列接続と、
前記第２のスイッチング素子の制御端子と前記第８のスイッチング素子の制御端子との間に配置される第１０のスイッチング素子とを有し、
前記第９のスイッチング素子の制御端子は、前記第２の制御信号又は前記第３の制御信号へ接続され、
前記第１０のスイッチング素子の制御端子は、前記第２の制御信号へ接続される、付記１２記載の集積回路装置。
（付記１４）
前記第２のスイッチング素子、前記第８のスイッチング素子及び前記第９のスイッチング素子はＰＭＯＳトランジスタであり、
前記所定電位は電源電圧電位である、付記１３記載の集積回路装置。
（付記１５）
前記Ｉ／Ｏセルの各々は、当該Ｉ／Ｏセルから出力される出力信号を該Ｉ／Ｏセルの最終段でバッファリングするファイナルバッファを有し、
前記ファイナルバッファは、第１の所定電位と当該ファイナルバッファの出力との間に配置される第３のスイッチング素子と、該第３のスイッチング素子と異なる特性を有し、前記第１の所定電位より低い第２の所定電位と当該ファイナルバッファの出力との間に配置される第４のスイッチング素子とを有する負論理回路を有し、
前記スイッチング駆動制御部は、前記ファイナルバッファに組み込まれるファイナルバッファ用駆動制御回路を有し、
前記ファイナルバッファ用スイッチング駆動制御回路は、前記制御信号が、前記当該Ｉ／Ｏセルへ入力される入力データ信号を伝送する伝送路に隣接する他の伝送路を介して伝送される隣接データ信号の位相が該入力データ信号に対して同相であることを示す場合に作動し、前記第３のスイッチング素子又は前記第４のスイッチング素子に並列に挿入される、付記１乃至１４のうちいずれか１つ記載の集積回路装置。
（付記１６）
前記ファイナルバッファ用スイッチング駆動制御回路は、
前記第３のスイッチング素子と同じ特性を有し、前記第１の所定電位と前記負論理回路の出力との間に配置される第１１のスイッチング素子と、
前記第３のスイッチング素子の制御端子と前記第１１のスイッチング素子の制御端子との間に配置される第１２のスイッチング素子と、
前記第４のスイッチング素子と同じ特性を有し、前記第２の所定電位と前記負論理回路の出力との間に配置される第１３のスイッチング素子と、
前記第４のスイッチング素子の制御端子と前記第１２のスイッチング素子の制御端子との間に配置される第１４のスイッチング素子とを有し、
前記第１２のスイッチング素子の制御端子は、前記第２の制御信号へ接続され、
前記第１４のスイッチング素子の制御端子は、前記第１の制御信号へ接続される、付記１５記載の集積回路装置。
（付記１７）
前記第３のスイッチング素子及び前記第１１のスイッチング素子はＰＭＯＳトランジスタであり、
前記第４のスイッチング素子及び前記第１３のスイッチング素子はＮＭＯＳトランジスタであり、
前記第１の所定電位は電源電圧電位であり、前記第２の所定電位は接地電位である、付記１６記載の集積回路装置。
（付記１８）
外部とインターフェース接続する複数のＩ／Ｏセルを有する集積回路装置と、
前記集積回路装置の前記Ｉ／Ｏセルから出力されるデータ信号を受け取る外部負荷と、
前記集積回路装置及び前記外部負荷が実装され、前記集積回路装置から前記外部負荷へ前記データ信号を伝送する伝送路を有するプリント基板と
を有し、
前記集積回路装置は、
前記Ｉ／Ｏセルの各々へ入力されるデータ信号の間の位相関係を検出し、該位相関係に基づく制御信号を生成する制御信号生成部と、
該制御信号生成部で生成される制御信号に応答して、前記Ｉ／Ｏセルのスイッチング駆動を制御するスイッチング駆動制御部と
を有する、データ伝送システム。
（付記１９）
前記外部負荷はＤＤＲ２−ＳＤＲＡＭである、付記１８記載のデータ伝送システム。
１〜３，１００，１０００ 集積回路装置
２００，２０００ 外部負荷（ＤＤＲ２−ＳＤＲＡＭ）
３００，３０００ プリント基板の伝送路
１０，２０，２０１〜２０３，４０１〜４０９ Ｉ／Ｏセル
１１，２１ 内部回路
１２，２２，８０ レベル変換器
１３，２３ ハイインピーダンス制御回路
１４，２４，９０，９２ プリバッファ
１５，２５，１５０ ファイナルバッファ
３０，３０１〜３０４，７０１〜７０４ 制御信号生成回路
５０１〜５０９ ボンディングワイヤ
６０１〜６０９ インターポーザ配線
８１０，９１０，９２０，１５１０ スイッチング駆動制御回路
ＣＯＮＥＶＥＮ，ＣＯＮＯＤＤ，ＣＯＮＮＯＮＥ 制御信号
ＭＮ１〜５，ＭＮ１００〜１０１，ＭＮ２０１〜２０２ ＮＭＯＳトランジスタ
ＭＰ１〜５，ＭＰ１００〜１０２，ＭＰ１１０，ＭＰ２０１〜２０２，ＭＰ３００〜３０１ ＰＭＯＳトランジスタ

Claims (8)

  1. 外部とインターフェース接続する複数のＩ／Ｏセルを有する集積回路装置であって、
    前記Ｉ／Ｏセルの各々へ入力されるデータ信号の間の位相関係を検出し、該位相関係に基づく制御信号を生成する制御信号生成部と、
    該制御信号生成部で生成される制御信号に応答して、前記Ｉ／Ｏセルのスイッチング駆動を制御するスイッチング駆動制御部と
    を有する集積回路装置。
  2. 前記制御信号生成部は、隣接する他の伝送路にて伝送される隣接データ信号の位相が同相であるか又は逆相であるかを検出し、その検出結果を前記制御信号として出力する論理回路を有し、
    前記制御信号は、前記隣接データ信号が対象データ信号に対して同相であるか否かを示す第１の状態と、前記隣接データ信号が前記対象データ信号に対して逆相であるか否かを示す第２の状態とを有する、請求項１記載の集積回路装置。
  3. 前記制御信号は、前記対象データ信号を伝送する伝送路の両側で隣接する他の伝送路の各々を介して伝送される隣接データ信号の位相が互いに同じであるか否かを示す第３の状態を更に有する、請求項２記載の集積回路装置。
  4. 複数ビットのデータ信号の各々が複数の並走する伝送路の各々を介して伝送される場合に、前記制御信号生成部は、
    ３本の隣接する伝送路の組について真ん中の伝送路を介して伝送されるデータ信号を前記対象データ信号とする第１の制御信号生成部と、
    ２本の隣接する伝送路の組について一方の伝送路を介して伝送されるデータ信号を前記対象データ信号とする第２の制御信号生成部と
    を有する、請求項３記載の集積回路装置。
  5. 前記Ｉ／Ｏセルの各々は、当該Ｉ／Ｏセルから出力される出力信号を該Ｉ／Ｏセルの最終段で段階的にバッファリングするプリバッファ及びファイナルバッファを有し、
    前記プリバッファは、該プリバッファへ入力される信号に応答して、前記ファイナルバッファへ入力される該プリバッファの出力を所定電位へ接続する第１のスイッチング素子を有し、
    前記スイッチング駆動制御部は、前記プリバッファに組み込まれるプリバッファ用駆動制御回路を有し、
    前記プリバッファ用スイッチング駆動制御回路は、前記制御信号が、前記当該Ｉ／Ｏセルへ入力される入力データ信号を伝送する伝送路に隣接する他の伝送路を介して伝送される隣接データ信号の位相が該入力データ信号に対して同相であることを示す場合に作動し、前記第１のスイッチング素子に並列に挿入される、請求項１乃至５のうちいずれか一項記載の集積回路装置。
  6. 前記Ｉ／Ｏセルの各々は、当該Ｉ／Ｏセルへ入力される入力データ信号の振幅レベルを増幅させるレベル変換器を有し、
    前記レベル変換器は、該レベル変換器へ入力される信号に応答して、該レベル変換器の出力を所定電位へ接続する第２のスイッチング素子を有し、
    前記スイッチング駆動制御部は、前記レベル変換器に組み込まれるレベル変換器用スイッチング駆動制御回路を有し、
    前記レベル変換器用スイッチング駆動制御回路は、前記制御信号が、前記当該Ｉ／Ｏセルへ入力される入力データ信号を伝送する伝送路に隣接する他の伝送路を介して伝送される隣接データ信号の位相が該入力データ信号に対して同相であることを示す場合に作動し、前記第２のスイッチング素子に並列に挿入される、請求項１乃至５のうちいずれか一項記載の集積回路装置。
  7. 前記Ｉ／Ｏセルの各々は、当該Ｉ／Ｏセルから出力される出力信号を該Ｉ／Ｏセルの最終段でバッファリングするファイナルバッファを有し、
    前記ファイナルバッファは、第１の所定電位と当該ファイナルバッファの出力との間に配置される第３のスイッチング素子と、該第３のスイッチング素子と異なる特性を有し、前記第１の所定電位より低い第２の所定電位と当該ファイナルバッファの出力との間に配置される第４のスイッチング素子とを有する負論理回路を有し、
    前記スイッチング駆動制御部は、前記ファイナルバッファに組み込まれるファイナルバッファ用駆動制御回路を有し、
    前記ファイナルバッファ用スイッチング駆動制御回路は、前記制御信号が、前記当該Ｉ／Ｏセルへ入力される入力データ信号を伝送する伝送路に隣接する他の伝送路を介して伝送される隣接データ信号の位相が該入力データ信号に対して同相であることを示す場合に作動し、前記第３のスイッチング素子又は前記第４のスイッチング素子に並列に挿入される、請求項１乃至６のうちいずれか１つ記載の集積回路装置。
  8. 外部とインターフェース接続する複数のＩ／Ｏセルを有する集積回路装置と、
    前記集積回路装置の前記Ｉ／Ｏセルから出力されるデータ信号を受け取る外部負荷と、
    前記集積回路装置及び前記外部負荷が実装され、前記集積回路装置から前記外部負荷へ前記データ信号を伝送する伝送路を有するプリント基板と
    を有し、
    前記集積回路装置は、
    前記Ｉ／Ｏセルの各々へ入力されるデータ信号の間の位相関係を検出し、該位相関係に基づく制御信号を生成する制御信号生成部と、
    該制御信号生成部で生成される制御信号に応答して、前記Ｉ／Ｏセルのスイッチング駆動を制御するスイッチング駆動制御部と
    を有する、データ伝送システム。
JP2009152672A 2009-06-26 2009-06-26 集積回路装置及びデータ伝送システム Expired - Fee Related JP5412992B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009152672A JP5412992B2 (ja) 2009-06-26 2009-06-26 集積回路装置及びデータ伝送システム
US12/795,988 US8547137B2 (en) 2009-06-26 2010-06-08 Integrated circuit device and data transmission system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009152672A JP5412992B2 (ja) 2009-06-26 2009-06-26 集積回路装置及びデータ伝送システム

Publications (2)

Publication Number Publication Date
JP2011010118A true JP2011010118A (ja) 2011-01-13
JP5412992B2 JP5412992B2 (ja) 2014-02-12

Family

ID=43379996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009152672A Expired - Fee Related JP5412992B2 (ja) 2009-06-26 2009-06-26 集積回路装置及びデータ伝送システム

Country Status (2)

Country Link
US (1) US8547137B2 (ja)
JP (1) JP5412992B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013046415A (ja) * 2011-08-22 2013-03-04 Sk Hynix Inc 集積回路チップ及びこれを含む送受信システム
JP2014143549A (ja) * 2013-01-23 2014-08-07 Fujitsu Semiconductor Ltd 集積回路装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140028952A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 신호 전달 회로
CN108228501B (zh) * 2016-12-14 2020-07-24 澜起科技股份有限公司 信号发送电路
JP6785649B2 (ja) * 2016-12-27 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置
US10754624B2 (en) * 2018-06-13 2020-08-25 International Business Machines Corporation Accelerator generation using parallel synthesis and simulation
US10628624B1 (en) * 2018-08-14 2020-04-21 Cadence Design Systems, Inc. System and method for simulating channels using true strobe timing
US10824472B2 (en) 2018-09-17 2020-11-03 International Business Machines Corporation Coalescing multiple accelerators into a single accelerator
US11146306B2 (en) 2019-01-15 2021-10-12 Qualcomm Incorporated Isolation among I/O ports

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217509A (ja) * 2000-02-03 2001-08-10 Hitachi Cable Ltd 配線の伝送速度制御方法、それを用いた配線基板、及びその配線基板を有する電子装置
JP2002009605A (ja) * 2000-06-20 2002-01-11 Nec Microsystems Ltd 出力バッファ回路
WO2008085943A2 (en) * 2007-01-09 2008-07-17 Rambus, Inc. Equalizing transmitter and method of operation
JP2008278518A (ja) * 2008-06-06 2008-11-13 Elpida Memory Inc 半導体装置およびデータ伝送システム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4906870A (en) * 1988-10-31 1990-03-06 Atmel Corporation Low power logic array device
JP3093380B2 (ja) * 1991-11-15 2000-10-03 株式会社東芝 半導体集積回路における信号出力回路
US5708386A (en) * 1996-03-28 1998-01-13 Industrial Technology Research Institute CMOS output buffer with reduced L-DI/DT noise
US5963047A (en) * 1996-07-23 1999-10-05 Pericom Semiconductor Corp. Noise supression using neighbor-sensing for a CMOS output buffer with a large DC current sink
KR100475046B1 (ko) * 1998-07-20 2005-05-27 삼성전자주식회사 출력버퍼 및 그의 버퍼링 방법
JP3866111B2 (ja) * 2002-01-18 2007-01-10 株式会社ルネサステクノロジ 半導体集積回路及びバーンイン方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217509A (ja) * 2000-02-03 2001-08-10 Hitachi Cable Ltd 配線の伝送速度制御方法、それを用いた配線基板、及びその配線基板を有する電子装置
JP2002009605A (ja) * 2000-06-20 2002-01-11 Nec Microsystems Ltd 出力バッファ回路
WO2008085943A2 (en) * 2007-01-09 2008-07-17 Rambus, Inc. Equalizing transmitter and method of operation
JP2008278518A (ja) * 2008-06-06 2008-11-13 Elpida Memory Inc 半導体装置およびデータ伝送システム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013046415A (ja) * 2011-08-22 2013-03-04 Sk Hynix Inc 集積回路チップ及びこれを含む送受信システム
KR101835637B1 (ko) * 2011-08-22 2018-04-20 에스케이하이닉스 주식회사 집적회로 칩 및 이를 포함하는 송/수신 시스템
JP2014143549A (ja) * 2013-01-23 2014-08-07 Fujitsu Semiconductor Ltd 集積回路装置

Also Published As

Publication number Publication date
US20100327922A1 (en) 2010-12-30
JP5412992B2 (ja) 2014-02-12
US8547137B2 (en) 2013-10-01

Similar Documents

Publication Publication Date Title
JP5412992B2 (ja) 集積回路装置及びデータ伝送システム
US8183880B2 (en) Devices and methods for driving a signal off an integrated circuit
JP4885623B2 (ja) 積層半導体装置
KR100444365B1 (ko) 진행파 및 반사파를 사용한 방향성 결합형 데이터 전달시스템
WO1999046687A1 (fr) Emetteur de donnees
KR20050101865A (ko) 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법
KR20120009556A (ko) 수신 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 모듈
US8526267B2 (en) Electronic device
JP2007164599A (ja) メモリモジュール
US8819354B2 (en) Feedback programmable data strobe enable architecture for DDR memory applications
US20140112047A1 (en) Semiconductor device having data bus
JP2011258775A (ja) 配線基板
JP2008278518A (ja) 半導体装置およびデータ伝送システム
JP5541373B2 (ja) メモリコントローラ、及び情報処理装置
JP4812107B2 (ja) 半導体装置
Ko et al. A controller PHY for managed DRAM solution with damping-resistor-aided pulse-based feed-forward equalizer
KR100667594B1 (ko) 프리엠퍼시스 출력버퍼와, 반도체 메모리 장치 및 데이터출력구동방법.
JP2005071569A (ja) 半導体素子における位相遅延補償装置及びその方法
US20020036301A1 (en) Semiconductor integrated circuit device
You et al. A 2-Gb/s/ch data-dependent swing-limited on-chip signaling for single-ended global I/O in SDRAM
Gupta et al. Impact of DBI Feature on Peak Distortion Analysis of LPDDR5 at 6400Mbps
KR100892675B1 (ko) 반도체 메모리 장치
Na et al. Exploring DDR4 address bus design for high speed memory interface
Kollipara et al. Characterization of a low-power 6.4 Gbps DDR DIMM memory interface system
KR20000034910A (ko) 반도체 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120308

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130507

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130514

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130710

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131015

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131028

R150 Certificate of patent or registration of utility model

Ref document number: 5412992

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees