JP2011008316A - 情報処理装置、画像表示装置及び情報処理方法 - Google Patents

Abstract

【課題】複数のアクセス方法によりアクセス可能に構成されるデバイスに対して高速にアクセス方法を切り替えてアクセス制御を行うことができる情報処理装置等を提供する。
【解決手段】情報処理装置１０は、アクセスするアドレス空間に応じて第１のチップセレクト信号ＣＳ１又は第２のチップセレクト信号ＣＳ２をアサートする第１の処理部１００と、第１のアクセス方法又は第２のアクセス方法により第１の処理部１００からアクセス可能に構成される第２の処理部２００とを含み、第１のチップセレクト信号ＣＳ１をアサートしたとき、第１の処理部１００は、第１のアクセス方法により第２の処理部２００にアクセスし、第２のチップセレクト信号ＣＳ２をアサートしたとき、第１の処理部１００は、第２のアクセス方法により第２の処理部２００にアクセスする。
【選択図】図１

Description

本発明は、情報処理装置、画像表示装置及び情報処理方法等に関する。

近年、ユーザーの高機能化に対する要求に伴い、情報処理装置としての回路システムの機能は複雑化している。そのため、回路システムには、個々の機能を実現する処理回路等を集積化した集積回路が複数個搭載される。この回路システムには、一般的に、中央演算処理装置（Central Processing Unit：ＣＰＵ）やインターフェース回路等の集積回路が搭載され、各集積回路同士がバスを介して接続される構成を有している。

このような回路システムでは、例えばＣＰＵが他の集積回路にアクセスして制御することで所望の機能を実現する。ＣＰＵが他の集積回路にアクセスする際、ＣＰＵがデバイス選択信号としてチップセレクト信号を出力してアクセス対象のデバイスを選択し、選択した集積回路に対してバスを介してアクセスする。このとき、ＣＰＵは、アクセス対象のデバイスに対応したアクセス制御信号やアクセスタイミングで、このデバイスに対してデータの読み出しや書き込みを行う。

このチップセレクト信号を用いてＣＰＵがデバイスにアクセスする回路システムについては、例えば特許文献１及び特許文献２に開示されている。特許文献１には、複数のチップセレクト信号を出力するＣＰＵに複数のデバイスが接続される通信システムにおいて、デバイス毎に異なるチップセレクト信号を割り当て、アクセス対象のデバイスに対してチップセレクト信号をアクティブにして該デバイスにアクセスする構成が開示されている。また、特許文献２には、異なるＣＰＵのチップセレクト信号を同一のデバイスに割り当て、バスの接続を切り替えることで、簡単な回路構成で制御時間を短縮するようにした構成が開示されている。

特開２００６−１４０７５５号公報 特開２００８−２５０５３３号公報

しかしながら、特許文献１及び特許文献２に開示されている技術では、チップセレクト信号に割り当てられたデバイスに対応して予め決められたアクセス制御信号やアクセスタイミングで、アクセス対象であるデバイスに対するアクセスを行う。そのため、デバイスが複数のアクセス方法によりアクセス可能に構成されている場合、制御レジスター等でアクセスタイミング等をソフトウェアで書き換える必要があり、高速にアクセス方法を切り替えることができないという問題がある。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的の１つは、複数のアクセス方法によりアクセス可能に構成されているデバイスに対してアクセス方法を高速に切り替えてアクセス制御を行うことができる情報処理装置、画像表示装置及び情報処理方法等を提供することにある。

（１）本発明の一態様は、情報処理装置が、アクセスするアドレス空間に応じて第１のチップセレクト信号又は第２のチップセレクト信号をアサートする第１の処理部と、第１のアクセス方法又は第２のアクセス方法により前記第１の処理部からアクセス可能に構成される第２の処理部とを含み、前記第１のチップセレクト信号をアサートしたとき、前記第１の処理部は、前記第１のアクセス方法により前記第２の処理部にアクセスし、前記第２のチップセレクト信号をアサートしたとき、前記第１の処理部は、前記第２のアクセス方法により前記第２の処理部にアクセスする。

本態様によれば、複数のアクセス方法によりアクセス可能に構成される第２の処理部に対し、チップセレクト信号に対応したアドレス空間毎にアクセスタイミング等を設定し直すことなく、第１の処理部は第１のチップセレクト信号又は第２のチップセレクト信号をアサートするだけで、アクセス方法を異ならせて第２の処理部にアクセスできるようになる。このため、ソフトウェアによる制御レジスター等の書き換えを行う必要がなくなり、第１の処理部は、複数のアクセス方法の中から１つのアクセス方法を高速に切り替えて第２の処理部にアクセスできるようになる。

（２）本発明の他の態様に係る情報処理装置では、前記第２の処理部は、前記第１の処理部によりアクセス可能に構成される制御レジスターと、前記第１の処理部によりアクセス可能に構成されるデータバッファーとを含み、前記第１のチップセレクト信号をアサートしたとき、前記第１の処理部は、前記制御レジスターに対してレジスターアクセスを行い、前記第２のチップセレクト信号をアサートしたとき、前記第１の処理部は、前記データバッファーに対して連続したアドレスを繰り返し指定してアクセスするブロックアクセスを行う。

本態様によれば、第１の処理部が第２の処理部の制御レジスターにアクセスするレジスターアクセスと、第１の処理部が第２の処理部のデータバッファーにアクセスするブロックアクセスとを、第１の処理部がアサートするチップセレクト信号を変更することで、アクセス方法を高速に切り替えることができるようになる。

（３）本発明の他の態様に係る情報処理装置では、前記第２の処理部が、それぞれがシリアルバスに接続される複数のインターフェース回路を有するホストコントローラーと、前記制御レジスター、前記データバッファー及び前記ホストコントローラーのリードデータ又はライトデータの転送を調停するアービターとを含み、前記データバッファーが、前記複数のインターフェース回路を構成する各インターフェース回路に接続されるシリアルバスを介して転送されるデータをバッファリングし、前記複数のインターフェース回路のうち前記アービターにより調停されたインターフェース回路に接続されるシリアルバスを介した転送データのシリアル／パラレル変換又はパラレル／シリアル変換を行う。

本態様によれば、複数のインターフェース回路を介してデータの転送制御を行う第２の処理部に対して、異なるアクセス方法を高速に切り替えてアクセスできるようになる。

（４）本発明の他の態様に係る情報処理装置では、前記第１のチップセレクト信号、前記第２のチップセレクト信号、及び前記第１の処理部がアクセスするアドレス空間に対応したアドレスをデコードするデコーダーを有する補助処理部を含み、前記補助処理部が、前記デコーダーのデコード結果に基づいて、前記第２の処理部を選択する。

本態様によれば、アドレスをデコードするデコーダーを有する補助処理部を設けることで、簡素な構成で、且つ、より少ないアクセス制御信号でアクセス方法の高速な切り替えを行うことができるようになる。

（５）本発明の他の態様に係る情報処理装置では、前記補助処理部が、前記デコーダーのデコード結果に基づいて、前記第１のアクセス方法により前記第２の処理部に出力するアクセス制御信号の変化タイミングと前記第２のアクセス方法により前記第２の処理部に出力するアクセス制御信号の変化タイミングとを異ならせる。

本態様によれば、柔軟なアクセス方法の高速な切り替えを実現できるようになる。

（６）本発明の他の態様に係る情報処理装置では、前記デコーダーのデコード結果に基づいて、前記第１のアクセス方法に用いられるアクセス制御信号の種類と前記第２のアクセス方法に用いるアクセス制御信号の種類とを異ならせる。

本態様によれば、柔軟なアクセス方法の高速な切り替えを実現できるようになる。

（７）本発明の他の態様は、画像データに基づいて画像を表示する画像表示装置が、前記第２の処理部に接続されるデバイスを介してシリアルデータとして画像データが入力され、パラレルデータに変換した画像データを出力する上記記載の情報処理装置と、前記情報処理装置からの画像データに対して画像処理を行う画像処理部と、前記画像処理部による画像処理後の画像データに基づいて画像を表示する画像表示部とを含む。

本態様によれば、アクセス方法を高速に切り替えながら、所望のデバイスから画像データを取り込んで該画像データに基づいて画像を表示したり、このデバイスとの間のデータの転送制御を行ったりすることができるようになる。

（８）本発明の他の態様は、第１の処理部と、前記第１の処理部によってアクセスされる第２の処理部とを有する情報処理装置の情報処理方法が、前記第１の処理部が、アクセスするアドレス空間に応じて第１のチップセレクト信号又は第２のチップセレクト信号をアサートするチップセレクト信号出力ステップと、前記チップセレクト信号出力ステップにおいてアサートされたチップセレクト信号に対応したアクセス方法により前記第１の処理部が前記第２の処理部にアクセスするアクセスステップとを含み、前記アクセスステップにおいて、前記第１の処理部は、前記第１のチップセレクト信号をアサートしたとき、第１のアクセス方法により前記第２の処理部にアクセスし、前記第２のチップセレクト信号をアサートしたとき、第２のアクセス方法により第２の処理部にアクセスする。

本態様によれば、複数のアクセス方法によりアクセス可能に構成される第２の処理部に対し、チップセレクト信号に対応したアドレス空間毎にアクセスタイミング等を設定し直すことなく、第１の処理部は第１のチップセレクト信号又は第２のチップセレクト信号をアサートするだけで、アクセス方法を異ならせて第２の処理部にアクセスできるようになる。このため、ソフトウェアによる制御レジスター等の書き換えを行う必要がなくなり、第１の処理部は、複数のアクセス方法の中から１つのアクセス方法を高速に切り替えて第２の処理部にアクセスできるようになる。

本発明の一実施形態に係る情報処理装置の構成の概要を示す図。 本実施形態における情報処理装置の詳細な構成例のブロック図。 本実施形態におけるタイミング情報の説明図。 第１の処理部がアクセスするアドレス空間の一例の説明図。 デコーダーの動作例の説明図。 図１の情報処理装置におけるアクセス方法のフロー図の一例。 本実施形態における第１のアクセス方法であるレジスターアクセスの具体的なタイミングの一例を示す図。 本実施形態における第１のアクセス方法であるレジスターアクセスの具体的なタイミングの他の例を示す図。 本実施形態における第２のアクセス方法であるブロックアクセスの具体的なタイミングの一例を示す図。 本実施形態における第２のアクセス方法であるブロックアクセスの具体的なタイミングの一例を示す図。 本実施形態における画像表示装置を含む画像表示システムの構成例のブロック図。 図１１の画像表示部の構成例を示す図。 本実施形態の第１の変形例における情報処理装置の構成の概要を示す図。 本実施形態の第２の変形例における情報処理装置の構成の概要を示す図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

図１に、本発明の一実施形態に係る情報処理装置の構成の概要を示す。図１では、情報処理装置が複数の処理部を有し、第１の処理部がアクセスする処理部として第２の処理部のみを図示しているが、第１の処理部が複数の処理部をアクセスするように構成されていてもよい。

情報処理装置１０は、回路システムとして、第１の処理部（第１の回路、第１の集積回路）１００と、第２の処理部（第２の回路、第２の集積回路）２００とを有する。第１の処理部１００は、第２の処理部２００に対してアクセスする。この第２の処理部２００は、広義にはデバイスであり、第１の処理部１００による複数種類のアクセス方法によりアクセス可能に構成される。このため、第１の処理部１００は、第２の処理部２００との間で接続された複数のチップセレクト信号のいずれかをアサートして第２の処理部２００を選択し、第２の処理部２００に対してアクセス制御を行うことができる。情報処理装置１０が３以上の処理部を含む場合には、第１の処理部１００は、第２の処理部２００を含む１又は複数の処理部との間で接続された複数のチップセレクト信号のいずれかをアサートしてアクセス対象の処理部を選択し、選択した処理部に対してアクセス制御を行う。従って、アクセスサイクルを発行する際、第１の処理部１００は、アクセスするアドレス空間毎に予め決められたチップセレクト信号をアサートするようになっている。第２の処理部２００にはチップセレクト信号を含むアクセス制御信号が入力され、該チップセレクト信号がアサートされたとき、第２の処理部２００はアクセス制御信号に従って第１の処理部１００によりアクセスされる。

本実施形態では、第１の処理部１００がアクセスするアドレス空間に、第２の処理部２００が有する２つのリソースのそれぞれに対応したアドレス空間が割り当てられる。これら２つのリソースのそれぞれに対応したアドレス空間には、アクセス対象として選択されたときにアサートされるべきチップセレクト信号が割り当てられている。そして、第１の処理部１００が、アクセスするアドレス空間に応じて、第１のチップセレクト信号ＣＳ１又は第２のチップセレクト信号ＣＳ２をアサートして、第２の処理部２００にアクセスする。このとき、第１の処理部１００は、アクセスする第２の処理部２００のリソースに応じて、第２の処理部２００に対するアクセス方法を異ならせる。そのため、本実施形態では、第１の処理部１００からの第１のチップセレクト信号ＣＳ１又は第２のチップセレクト信号ＣＳ２の一方のチップセレクト信号をチップセレクト信号ＣＳ＿０としてアサートし、第１の処理部１００がアサートしたチップセレクト信号に対応したアクセス方法により第２の処理部２００がアクセスされる。

これにより、第１の処理部１００によるアクセス対象のアドレス空間毎にアクセス制御信号及びアクセスタイミングが設定されていればよく、第２の処理部２００が複数のアクセス方法によりアクセス可能に構成されていても、第２の処理部２００に対する複数のチップセレクト信号のいずれかをアサートするだけでよい。この結果、１つのアドレス空間に対してアクセスするためのアクセスタイミング等を設定するための制御レジスター等をその都度書き換える必要がなくなる。従って、ソフトウェアによる制御レジスター等の書き換えを行うことなく、第１の処理部１００は、複数のアクセス方法の中から１つのアクセス方法を高速に切り替えて第２の処理部２００にアクセスできるようになる。

次に、このような本実施形態における情報処理装置１０の詳細について説明する。

図２に、本実施形態における情報処理装置１０の詳細な構成例のブロック図を示す。図２において、図１と同一部分には同一符号を付し、適宜説明を省略する。

本実施形態において、情報処理装置１０は、第１の処理部１００と、第２の処理部２００とに加えて、補助処理部（補助回路、補助集積回路）３００を含む。第１の処理部１００と補助処理部３００との間には、バス幅ＤＷ１のデータバスが接続され、このデータバスを介してデータの送受信が行われる。補助処理部３００と第２の処理部２００との間には、バス幅ＤＷ２（０＜ＤＷ１≦ＤＷ２）のデータバスが接続され、このデータバスを介してデータの送受信が行われる。例えば、ＤＷ１が「１６」、ＤＷ２が「３２」であるものとする。このような情報処理装置１０において、補助処理部３００は、第１の処理部１００からのアクセス制御信号を受けて、第２の処理部２００に対するアクセス制御信号を生成し、シリアルデータをパラレルデータに変換するシリアル／パラレル変換又はパラレルデータをシリアルデータに変換するパラレル／シリアル変換を行う。ここで、アクセス制御信号は、チップセレクト信号、リードイネーブル信号及びライトイネーブル信号を含む。即ち、第１の処理部１００は、補助処理部３００を介して第２の処理部２００にアクセスする。

第１の処理部１００は、アドレス信号生成部１１０、チップセレクト信号生成部１２０、タイミング設定レジスター１３０、イネーブル信号生成部１４０、データ処理部１５０を含む。

アドレス信号生成部１１０は、第１の処理部１００がアクセスするアドレス空間に対応するアドレスＡＤ１を生成する。アドレスＡＤ１のうち少なくとも下位アドレスＡＤ２（例えば、アドレスＡＤ１の下位ビット）は第２の処理部２００に入力され、アドレスＡＤ１のうち少なくとも上位アドレスＡＤ３（例えば、アドレスＡＤ１の上位ビット）は補助処理部３００に入力される。

チップセレクト信号生成部１２０は、第１の処理部１００がアクセスするアドレス空間に対応したチップセレクト信号をアサートする。予め第１の処理部１００がアクセスするアドレス空間毎にアサートされるチップセレクト信号が割り当てられており、チップセレクト信号生成部１２０は、第１のチップセレクト信号ＣＳ１〜第Ｎ（Ｎは２以上の整数）のチップセレクト信号ＣＳＮのうち、アドレス信号生成部１１０によって生成されたアドレスＡＤ１に対応したチップセレクト信号をアサートするようになっている。以下では、Ｎが「２」であるものとする。

タイミング設定レジスター１３０には、第１の処理部１００がアクセスするアドレス空間毎に、アクセス制御信号のタイミングを指定する制御データが設定されており、チップセレクト信号生成部１２０によってアサートされたチップセレクト信号に対応したアドレス空間にアクセスするためのタイミング情報を出力する。

イネーブル信号生成部１４０は、タイミング設定レジスター１３０からのタイミング情報に基づいてリードイネーブル信号ＲＥ１又はライトイネーブル信号ＷＥ１を生成する。本実施形態では、イネーブル信号生成部１４０が、リードイネーブル信号ＲＥ１やライトイネーブル信号ＷＥ１を生成するものとして説明するが、本発明はこれに限定されるものではない。

データ処理部１５０は、イネーブル信号生成部１４０によって生成されたリードイネーブル信号ＲＥ１に同期して補助処理部３００からのリードデータの取り込みを行ったり、イネーブル信号生成部１４０によって生成されたライトイネーブル信号ＷＥ１に同期して補助処理部３００へのライトデータの出力を行ったりする。

以上のような構成を有する第１の処理部１００の機能は、ＣＰＵ、マイクロプロセッサー、ＤＳＰ（Digital Signal Processor）等の集積回路によって実現される。

図３に、本実施形態におけるタイミング情報の説明図を示す。図３では、アサートされたときのレベルがＬレベル、ネゲートされたときのレベルがＨレベルであるものとして説明するが、本発明はこれに限定されるものではない。

タイミング設定レジスター１３０には、所与の基準タイミングＴＭを基準として、ネゲートされるタイミングＴＭａとアサートされるタイミングＴＭｂとを含むタイミング情報に対応した制御データが予め設定されている。第１の処理部１００によるアクセスに先立って、タイミング設定レジスター１３０に上記のタイミング情報に対応した制御データが設定される。このタイミング設定レジスター１３０は、アクセス制御信号のそれぞれに対して設けられる。また、アクセスするアドレス空間毎に、各アクセス制御信号のタイミングを指定するタイミング設定レジスター１３０が設けられ、アクセスするアドレス空間毎に異なるアクセスタイミングでアクセスすることが可能となる。

なお、図３では、タイミングＴＭｂがアクセス制御信号のパルス幅である例を説明したが、本発明はこれに限定されるものではなく、基準タイミングＴＭを基準としてアサートされた後にネゲートされるタイミングまでを指定するようにしてもよい。

図２において、第２の処理部２００は、制御レジスター２１０と、データバッファー２２０と、アービター２３０と、ホストコントローラー２４０と、コントローラー２５０とを含む。本実施形態では、第１の処理部１００は、第２の処理部２００が内蔵する制御レジスター２１０及びデータバッファー２２０のいずれかにアクセスする。第２の処理部２００には、第１のデバイスＤＶ１、第２のデバイスＤＶ２、・・・、第ＭのデバイスＤＶＭ（Ｍは自然数）が接続され、第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭのいずれか１つに対するデータ転送制御を行う。

制御レジスター２１０は、複数のレジスターから構成されており、これらの各レジスターは、第２の処理部２００内で割り当てられたアドレスに関連付けられ、指定されたアドレスに対応したレジスターに対して制御データが読み書き可能に構成される。このような制御レジスター２１０には、第２の処理部２００の動作を指定する制御データが設定される。第２の処理部２００が第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭのいずれかとの間で行われるデータ転送制御は、第１の処理部１００により制御レジスター２１０に設定される制御データにより転送モード、転送方向や転送データサイズ等が指定されて制御される。このように、第２の処理部２００では、制御レジスター２１０に設定される制御データに基づいて、各種の制御が行われる。

データバッファー２２０は、アドレスに関連付けられた記憶領域を有し、連続したアドレスを指定することで各アドレスにより指定された記憶領域にアクセス可能に構成される。このデータバッファー２２０には、第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭの各デバイスから転送されたデータが蓄積され、第１の処理部１００によって適宜読み出される。更に、必要に応じて、第１の処理部１００はデータを第２の処理部２００のデータバッファー２２０に書き込んで、第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭのいずれかに対して書き込みようにしてもよい。

アービター２３０は、制御レジスター２１０、データバッファー２２０及びホストコントローラー２４０のリードデータ又はライトデータの転送を調停する。そのため、アービター２３０は、データバッファー２２０、ホストコントローラー２４０及びコントローラー２５０に接続され、これらのバスの占有要求を調停してこれらの１つにバスの制御権を与える。アービター２３０によってバスの制御権が与えられたユニットは、補助処理部３００との間でデータの送受信の制御を行うことができるようになっている。

ホストコントローラー２４０は、第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭのそれぞれとの間でシリアルデータの転送制御を行う。ホストコントローラー２４０は、複数のインターフェース回路を有し、各インターフェース回路と第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭの各デバイスとの間には、ＵＳＢ（Universal Serial Bus）規格に準拠した差動信号線で構成されたシリアルバスが接続されており、ＵＳＢ規格に準拠したデータ転送制御が行われる。ホストコントローラー２４０によって各デバイスから読み出されたシリアルデータは、データバッファー２２０に蓄積される。また、このデータバッファー２２０に蓄積されたデータは、ホストコントローラー２４０によって各デバイスに対して書き込み制御が行われる。

コントローラー２５０は、第１の処理部１００からのアクセス制御信号に基づいて補助処理部３００が生成したアクセス制御信号を受けて、制御レジスター２１０に設定された制御データに基づいて、第２の処理部２００を構成する各部を制御し、シリアル／パラレル変換又はパラレル／シリアル変換を行う。より具体的には、チップセレクト信号ＣＳ＿０がアサートされているとき、コントローラー２５０は、下位アドレスＡＤ２により指定されたリソース（制御レジスター２１０又はデータバッファー２２０）に対して、リードイネーブル信号ＲＥ＿０に同期したデータの出力、又はライトイネーブル信号ＷＥ＿０に同期したデータの取り込みを制御する。コントローラー２５０又はコントローラー２５０によって制御された各ユニットはアービター２３０に対してバスの占有要求を行い、アクセス制御信号に同期したデータの転送制御を行う。

以上のような構成を有する第２の処理部２００の機能は、集積回路によって実現され、この集積回路として、例えばＡＳＩＣ（Application Specific Integrated Circuit）等で形成された専用回路、ＣＰＬＤ（Complex Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）等の書き換え可能なロジックデバイスを採用することができる。

ところで、本実施形態では、第１の処理部１００が第２の処理部２００の制御レジスター２１０にアクセスする際には、第１の処理部１００が第２の処理部２００に対して第１のアクセス方法によりアクセスする。一方、第１の処理部１００が第２の処理部２００のデータバッファー２２０にアクセスする際には、第１の処理部１００が第２の処理部２００に対して第２のアクセス方法によりアクセスする。本実施形態では、第１のアクセス方法は、第１の処理部１００が、第２の処理部２００を選択した状態で制御レジスター２１０に対してリードイネーブル信号やライトイネーブル信号を出力して該制御レジスターにアクセスするレジスターアクセスを例に説明する。この第１のアクセス方法によれば、１回又は２回といった少ない回数のアクセスサイクルで制御レジスター２１０に対して制御データの読み出しや書き込みを行うことができる。これに対して、データバッファー２２０はアドレスに関連付けて連続した記憶領域にデータが記憶され、第２のアクセス方法は、第１の処理部１００が、第２の処理部２００を選択した状態で、このデータバッファー２２０に対してアドレスを指定しながらリードイネーブル信号やライトイネーブル信号を出力して該アドレスで指定された記憶領域にアクセスすることを繰り返すブロックアクセスを例に説明する。即ち、ブロックアクセスは、データバッファー２２０に対して連続したアドレスを繰り返し指定してアクセスする方法であり。この第２のアクセス方法によれば、連続した記憶領域にアクセスすることで、高速に大量のデータの読み出しや書き込みを行うことができ、ソフトウェアの負担を軽減できる。

図４に、第１の処理部１００がアクセスするアドレス空間の一例の説明図を示す。図４では、第１の処理部１００がアクセスするアドレス空間が、第１の処理部１００と第２の処理部２００とで異なるアドレス領域に割り当てられる。

本実施形態では、第１の処理部１００がアクセス可能なアドレス空間が複数のアドレス領域に分割され、そのうちの２つのアドレス領域に、第２の処理部２００の制御レジスター２１０と第２の処理部２００のデータバッファー２２０とが割り当てられている。例えば第１の処理部１００がアクセス可能なアドレス空間が３２ビットのアドレス空間であるものとすると、第１の処理部１００においては、制御レジスター２１０には「０ｘ０４００＿００００〜０ｘ０４００＿０ｆｆｆ」（「０ｘ」は１６進数であることを示す）が割り当てられており、データバッファー２２０には「０ｘ０４００＿１０００〜０ｘ０４００＿ｆｆｆｆ」が割り当てられている。これに対して、第２の処理部２００においては、１６ビットのアドレス空間において、制御レジスター２１０には「０ｘ００００〜０ｘ０ｆｆｆ」が割り当てられており、データバッファー２２０には「０ｘ１０００〜０ｘｆｆｆｆ」が割り当てられている。即ち、第１の処理部１００がアクセスするアドレス空間に対応するアドレスＡＤ１のうち上位アドレスＡＤ３に基づいて、第２の処理部２００のリソースへのアクセスか否かを判別でき、アドレスＡＤ１のうち下位アドレスＡＤ２に基づいて、第２の処理部２００のリソースのうちのいずれのリソースへのアクセスであるかを判別できる。そして、最終的に判別されたリソースに応じたアクセス方法で第１の処理部１００がアクセス制御を行う。従って、第２の処理部２００の所与のアドレス空間を、第１の処理部１００のアドレス空間内の複数のアドレス空間に割り当てることで、第１の処理部１００が選択したアドレス空間に対応したアクセス方法により第２の処理部２００がアクセスされることになる。

このようにアクセス方法に応じて第１の処理部１００によってアサートされるチップセレクト信号が異なるため、補助処理部３００が、このアクセス方法を判別して、判別したアクセス方法に応じたアクセス制御信号を第２の処理部２００に対して出力する。なお、この補助処理部３００の機能は、第１の処理部１００及び第２の処理部２００のいずれか一方に内蔵されていてもよい。

図２に示すように、補助処理部３００は、デコーダー３１０と、リードイネーブル信号生成部３２０と、ライトイネーブル信号生成部３３０と、データバッファー３４０とを含む。

デコーダー３１０は、第１の処理部１００が出力したアドレスＡＤ１のうち上位アドレスＡＤ３と、第１のチップセレクト信号ＣＳ１〜第Ｎのチップセレクト信号ＣＳＮ（本実施形態ではＮは「２」）とが入力され、上位アドレスＡＤ３及び第１のチップセレクト信号ＣＳ１〜第Ｎのチップセレクト信号ＣＳＮをデコードし、このデコード結果に基づいてチップセレクト信号ＣＳ＿０をアサートする。チップセレクト信号ＣＳ＿０は、第２の処理部２００に入力され、チップセレクト信号ＣＳ＿０がアサートされたとき第２の処理部２００が選択されることになる。

図５に、デコーダー３１０の動作例の説明図を示す。図５は、上位アドレスＡＤ３と第１のチップセレクト信号ＣＳ１〜第Ｎのチップセレクト信号ＣＳＮとに応じて、Ｌレベルがアクティブレベルとなるチップセレクト信号ＣＳ＿０をアサートする例を表す。なお、図５では、第１のチップセレクト信号ＣＳ１〜第Ｎのチップセレクト信号ＣＳＮが、第２の処理部２００の各リソースのデバイス選択信号であるものとする。

デコーダー３１０は、上位アドレスＡＤ３に基づき、アクセス先が第２の処理部２００の制御レジスター２１０又はデータバッファー２２０であるか否かを判別し、第１のチップセレクト信号ＣＳ１〜第Ｎのチップセレクト信号ＣＳＮがアサートされているか否かによってデコード結果を異ならせる。より具体的には、上位アドレスＡＤ３に基づいてアクセス先が第２の処理部２００の制御レジスター２１０又はデータバッファー２２０を指定していないと判別されたとき、第１のチップセレクト信号ＣＳ１〜第Ｎのチップセレクト信号ＣＳＮがアサートされているか否かにかかわらずチップセレクト信号ＣＳ＿０をネゲートする。また、上位アドレスＡＤ３に基づいてアクセス先が第２の処理部２００の制御レジスター２１０又はデータバッファー２２０を指定していると判別されたとき、第１のチップセレクト信号ＣＳ１〜第Ｎのチップセレクト信号ＣＳＮのいずれかがアサートされていることを条件に、チップセレクト信号ＣＳ＿０をアサートする。一方、上位アドレスＡＤ３に基づいてアクセス先が第２の処理部２００の制御レジスター２１０又はデータバッファー２２０を指定していると判別されたときであっても、第１のチップセレクト信号ＣＳ１〜第Ｎのチップセレクト信号ＣＳＮのいずれもネゲートされているとき、チップセレクト信号ＣＳ＿０をネゲートする。デコーダー３１０を設けることで、簡素な構成で、且つ、より少ないアクセス制御信号でアクセス方法の高速な切り替えを行うことができるようになる。このようなデコーダー３１０のデコード結果は、リードイネーブル信号生成部３２０、ライトイネーブル信号生成部３３０及びデータバッファー３４０に入力される。

図２において、リードイネーブル信号生成部３２０は、デコーダー３１０のデコード結果に基づいて、第１の処理部１００からのリードイネーブル信号ＲＥ１を受けてリードイネーブル信号ＲＥ＿０を生成し、第２の処理部２００に対して出力する。より具体的には、リードイネーブル信号生成部３２０は、デコーダー３１０のデコード結果によりチップセレクト信号ＣＳ＿０がアサートされるとき、第１の処理部１００からのリードイネーブル信号ＲＥ１に対応したタイミングでリードイネーブル信号ＲＥ＿０をアサートし、第２の処理部２００から読み出されたデータを、データバッファー３４０を介して第１の処理部１００に転送する制御を行う。一方、リードイネーブル信号生成部３２０は、デコーダー３１０のデコード結果によりチップセレクト信号ＣＳ＿０がネゲートされているとき、リードイネーブル信号ＲＥ１の変化にかかわらずリードイネーブル信号ＲＥ＿０をネゲートする。

ライトイネーブル信号生成部３３０は、デコーダー３１０のデコード結果に基づいて、第１の処理部１００からのライトイネーブル信号ＷＥ１を受けてライトイネーブル信号ＷＥ＿０を生成し、第２の処理部２００に対して出力する。より具体的には、ライトイネーブル信号生成部３３０は、デコーダー３１０のデコード結果によりチップセレクト信号ＣＳ＿０がアサートされるとき、第１の処理部１００からのライトイネーブル信号ＷＥ１に対応したタイミングでライトイネーブル信号ＷＥ＿０をアサートし、第１の処理部１００からのデータを、データバッファー３４０を介して第２の処理部２００に転送する制御を行う。一方、ライトイネーブル信号生成部３３０は、デコーダー３１０のデコード結果によりチップセレクト信号ＣＳ＿０がネゲートされているとき、ライトイネーブル信号ＷＥ１の変化にかかわらずライトイネーブル信号ＷＥ＿０をネゲートする。

データバッファー３４０もまた、デコーダー３１０のデコード結果が入力される。これにより、デコーダー３１０のデコード結果によりチップセレクト信号ＣＳ＿０がアサートされるとき、ライトイネーブル信号生成部３３０からの制御により第１の処理部１００からのデータを取り込み、第２の処理部２００に対して出力する。或いは、デコーダー３１０のデコード結果によりチップセレクト信号ＣＳ＿０がアサートされるとき、リードイネーブル信号生成部３２０からの制御により第２の処理部２００からのデータを取り込み、第１の処理部１００に対して出力する。

以上のような構成を有する情報処理装置１０において、次のようなアクセス方法で、第１の処理部１００は第２の処理部２００に対してアクセスすることができる。

図６に、図１の情報処理装置１０におけるアクセス方法のフロー図の一例を示す。

まず、情報処理装置１０において、第１の処理部１００が、アクセスアドレス生成ステップとして、アクセスするアドレスを生成する（ステップＳ１０）。ここでは、第１の処理部１００のアドレス信号生成部１１０が、アクセスサイクルを発行する際、図４に示すように予め第２の処理部２００のリソースに割り当てられたアドレス空間に対応したアドレスを生成する。続いて、第１の処理部が、アクセス制御信号出力ステップ（チップセレクト信号出力ステップ）として、ステップＳ１０において生成されたアドレスに対応したチップセレクト信号（第１のチップセレクト信号ＣＳ１又は第２のチップセレクト信号ＣＳ２）をアサートし、他のアクセス制御信号を出力する（ステップＳ１２）。即ち、第１の処理部１００のチップセレクト信号生成部１２０が、図４に示すように予め第２の処理部２００のリソースに割り当てられたアドレス空間に対応したチップセレクト信号を生成すると共に、タイミング設定レジスター１３０により指定されたタイミングで他のアクセス制御信号を生成し、これらを出力する。

これ以降、第１の処理部１００による第２の処理部２００へのアクセスステップが開始される。まず、第１の処理部１００からのアドレス及び複数のチップセレクト信号を受けた補助処理部３００は、デコードステップとして、第１の処理部１００からのアドレス及び複数のチップセレクト信号をデコードし（ステップＳ１４）、デコード結果に応じて第２の処理部２００に対するチップセレクト信号をアサートする（ステップＳ１６）。より具体的には、補助処理部３００のデコーダー３１０が、図５に示すように上位アドレスＡＤ３と第１の処理部１００からの複数のチップセレクト信号（第１のチップセレクト信号ＣＳ１及び第２のチップセレクト信号ＣＳ２）をデコードし、第１の処理部１００が発行するアクセスサイクルが第２の処理部２００のリソースをアクセス先と判別されたとき、第１の処理部１００からの複数のチップセレクト信号に対応したチップセレクト信号をアサートする。続いて、補助処理部３００では、アクセス制御信号再生成ステップとして、リードイネーブル信号生成部３２０又はライトイネーブル信号生成部３３０により、第１の処理部１００からのリードイネーブル信号ＲＥ１又はライトイネーブル信号ＷＥ１を受けて、第２の処理部２００に対するリードイネーブル信号ＲＥ＿０又はライトイネーブル信号ＷＥ＿０を生成する（ステップＳ１８）。

ステップＳ１６及びステップＳ１８において生成されたアクセス制御信号を受けた第２の処理部２００は、コントローラー２５０において各ユニットを制御し、補助処理部３００からのアクセス制御信号に同期したアクセス制御を行い、補助処理部３００もまた、第１の処理部１００からのアクセス制御信号に同期したアクセス制御を行い（ステップＳ２０）、一連の処理を終了する（エンド）。

このように、本実施形態では、第１の処理部１００が第２の処理部２００に対して複数のチップセレクト信号を出力でき、第２の処理部２００は１つのチップセレクト信号を受けて、第１の処理部１００によってアサートされたチップセレクト信号に応じたアクセス方法でアクセスされるようになっている。本実施形態によれば、第２の処理部２００が複数のアクセス方法によりアクセス可能に構成されている場合に、アサートするチップセレクト信号を異ならせてアクセス対象に応じたアクセス制御を行うことで、同一デバイスに対して高速なアクセス方法の切り替えが可能となる。

図７に、本実施形態における第１のアクセス方法であるレジスターアクセスの具体的なタイミングの一例を示す。図７において、図２と同一部分には同一符号を付し、適宜説明を省略する。図７は、第１の処理部１００が第２の処理部２００の制御レジスター２１０へのリードを行うレジスターアクセスのタイミング例を表す。

第１の処理部１００は、第２の処理部２００の制御レジスター２１０に割り当てられたアドレスＡＤ１を出力すると共に、第１のチップセレクト信号ＣＳ１をアサート、第２のチップセレクト信号ＣＳ２をネゲートする。また、第１の処理部１００は、第１のチップセレクト信号ＣＳ１のアサート期間に、リードイネーブル信号ＲＥ１をアサートする。補助処理部３００は、第１の処理部１００からのアドレス及び第１のチップセレクト信号ＣＳ１をデコードして制御レジスター２１０へのアクセスであると判別すると、チップセレクト信号ＣＳ＿０をアサートして、第１の処理部１００からのリードイネーブル信号ＲＥ１を受けてリードイネーブル信号ＲＥ＿０を生成する。

補助処理部３００からのチップセレクト信号ＣＳ＿０及びリードイネーブル信号ＲＥ＿０を受けた第２の処理部２００は、下位アドレスＡＤ２に基づき制御レジスター２１０のデータを読み出して補助処理部３００に出力する。補助処理部３００では、第２の処理部２００から読み出したデータをデータバッファー３４０に一旦蓄積すると共に、その一部をそのまま第１の処理部１００に対して出力する。例えば、ＤＷ１が１６ビット、ＤＷ２が３２ビットであるものとすると、第２の処理部２００から３２ビットのデータとして読み出してデータバッファー３４０に蓄積したデータのうち１６ビット分のみを、まず第１の処理部１００に対して出力する。

続いて、第１の処理部１００は、もう１度、補助処理部３００に対して同様のアクセスサイクルを発行する。このとき、補助処理部３００は、２度目のアクセスサイクルに対しては、データバッファー３４０に蓄積された残りの１６ビット分のデータを第１の処理部１００に対して出力する。このように、第１の処理部１００は、第２の処理部２００の制御レジスター２１０にアクセスする際、第１のチップセレクト信号ＣＳ１をアサートして、２度のリードサイクルを発行して、３２ビットのデータを読み出す。

図８に、本実施形態における第１のアクセス方法であるレジスターアクセスの具体的なタイミングの他の例を示す。図８において、図２と同一部分には同一符号を付し、適宜説明を省略する。図８は、第１の処理部１００が第２の処理部２００の制御レジスター２１０へのライトアクセスを行うレジスターアクセスのタイミング例を表す。

第１の処理部１００は、第２の処理部２００の制御レジスター２１０に割り当てられたアドレスＡＤ１を出力すると共に、第１のチップセレクト信号ＣＳ１をアサート、第２のチップセレクト信号ＣＳ２をネゲートする。また、第１の処理部１００は、第１のチップセレクト信号ＣＳ１のアサート期間に、ライトイネーブル信号ＷＥ１をアサートする。そして、第１の処理部１００は、第１のチップセレクト信号ＣＳ１及びライトイネーブル信号ＷＥ１のタイミングに同期して、ライトデータを出力する。

補助処理部３００は、第１の処理部１００からのアドレス及び第１のチップセレクト信号ＣＳ１をデコードして制御レジスター２１０へのアクセスであると判別すると、例えばチップセレクト信号ＣＳ＿０をアサートして、第１の処理部１００からのライトデータをデータバッファー３４０に蓄積する。続いて、第１の処理部１００は、もう１度、補助処理部３００に対して同様のアクセスサイクルを発行する。第１の処理部１００からの２度のライトサイクルのそれぞれに対して、補助処理部３００は、第１の処理部１００からのライトデータをデータバッファー３４０に蓄積する。これにより、第１の処理部１００からの１６ビットのデータを３２ビットのデータとして読み出すことができるようになる。

その後、補助処理部３００は、第１の処理部１００からのアドレス及び第１のチップセレクト信号ＣＳ１をデコードしてチップセレクト信号ＣＳ＿０をアサートしたまま、第１の処理部１００からのライトイネーブル信号ＷＥ１を受けてライトイネーブル信号ＷＥ＿０を生成すると共に、データバッファー３４０に蓄積された３２ビットのデータをライトデータとして出力する。

補助処理部３００からのチップセレクト信号ＣＳ＿０、ライトイネーブル信号ＷＥ＿０及びライトデータを受けた第２の処理部２００は、下位アドレスＡＤ２に基づき制御レジスター２１０にライトデータを書き込む制御を行う。

なお、チップセレクト信号ＣＳ＿０、下位アドレスＡＤ２は、第１の処理部１００からの１回目のアクセスサイクル発行時にアクティブになるものとして図示したが、本発明はこれに限定されるものではない。

図９及び図１０に、本実施形態における第２のアクセス方法であるブロックアクセスの具体的なタイミングの一例を示す。図９及び図１０は、第１の処理部１００が第２の処理部２００のデータバッファー２２０へのリードを行うブロックアクセスのタイミング例を表す。図９は、第１の処理部１００が補助処理部３００へ出力するアクセス制御信号の一例を表す。図１０は、補助処理部３００が第２の処理部２００へ出力するアクセス制御信号の一例を表す。図９及び図１０において、図２と同一部分には同一符号を付し、適宜説明を省略する。

このアクセスに先立って、第２の処理部２００は、第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭのいずれかからＵＳＢ規格に準拠したデータ転送により、データバッファー２２０にデータが蓄積されているものとする。このデータバッファー２２０に蓄積されたデータを読み出すために、第１の処理部１００は、第２の処理部２００のデータバッファー２２０に割り当てられたアドレスＡＤ１を出力すると共に、第１のチップセレクト信号ＣＳ１をネゲート、第２のチップセレクト信号ＣＳ２をアサートする。また、第１の処理部１００は、第２のチップセレクト信号ＣＳ２のアサート期間に、リードイネーブル信号ＲＥ１をアサートする。ここで、第１の処理部１００は、データバッファー２２０に割り当てられたアドレスを連続して指定することを繰り返すことで、リードデータのブロック転送を実現する。なお、このブロックアクセスにおいては、レジスターアクセスと比較して、各リードサイクルにおけるアドレスの出力期間及びリードイネーブル信号ＲＥ１のアサート期間が短くなっており、高速なデータ転送を実現する。

補助処理部３００は、第１の処理部１００からのアドレス及び第２のチップセレクト信号ＣＳ２をデコードしてデータバッファー２２０へのアクセスであると判別すると、チップセレクト信号ＣＳ＿０をアサートして、第１の処理部１００からのリードイネーブル信号ＲＥ１を受けてリードイネーブル信号ＲＥ＿０を生成する。

補助処理部３００からのチップセレクト信号ＣＳ＿０及びリードイネーブル信号ＲＥ＿０を受けた第２の処理部２００は、下位アドレスＡＤ２に基づきデータバッファー２２０のデータを読み出して補助処理部３００に出力する。補助処理部３００では、第２の処理部２００から読み出したデータをデータバッファー３４０に一旦蓄積すると共に、その一部をそのまま第１の処理部１００に対して出力する。例えば、ＤＷ１が１６ビット、ＤＷ２が３２ビットであるものとすると、第２の処理部２００から３２ビットのデータとして読み出してデータバッファー３４０に蓄積したデータのうち１６ビット分のみを、まず第１の処理部１００に対して出力する。

続いて、第１の処理部１００は、もう１度、補助処理部３００に対して同様のアクセスサイクルを発行する。このとき、補助処理部３００は、２度目のアクセスサイクルに対しては、データバッファー３４０に蓄積された残りの１６ビット分のデータを第１の処理部１００に対して出力する。このように、第１の処理部１００は、第２の処理部２００のデータバッファー２２０にアクセスする際、第２のチップセレクト信号ＣＳ２をアサートして、２度のリードサイクルを発行して、３２ビットのデータを読み出す。

なお、ブロックアクセスにおいては、最初のアクセスサイクルにおいてアサートしたチップセレクト信号ＣＳ＿０（又は第２のチップセレクト信号ＣＳ２）をラッチし、所定回数のブロックアクセスが終了するまでチップセレクト信号ＣＳ＿０にかかわらずブロックアクセスを完了するようにしてもよい。

以上のように、第１のアクセス方法により補助処理部３００が第２の処理部２００に出力するアクセス制御信号の変化タイミングと、第２のアクセス方法により補助処理部３００が第２の処理部２００に出力するアクセス制御信号の変化タイミングとを異ならせている。なお、本実施形態では、第１の処理部１００から第２の処理部２００のリソースに対するライトを行うブロックアクセスの機能を省略しているが、第２のアクセス方法として、図９及び図１０と同様に、第２の処理部２００のデータバッファー２２０に対してライトを行うブロックアクセスを実現するができる。

以上説明したように、情報処理装置１０は、複数のアクセス方法でアクセス可能なデバイスに対して高速にアクセス方法を切り替えることができる。このような情報処理装置１０は、画面サイズが拡大し、且つ、高精細化が進む画像表示装置に適用することで、複数のソース源からの画像データを高速に切り替えながら取り込むことができるようになる。

図１１に、本実施形態における画像表示装置を含む画像表示システムの構成例のブロック図を示す。図１１において、図２と同一部分には同一符号を付し、適宜説明を省略する。ここでは、本実施形態に係る画像表示装置として画像投射装置であるプロジェクターを例に説明するが、本発明はこれに限定されるものではない。

本実施形態における画像表示システム４００は、画像表示装置としてのプロジェクター５００と、第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭと、画像データ生成装置８００と、スクリーンＳＣＲとを含む。この画像表示システム４００では、プロジェクター５００が、画像データ生成装置８００によって生成された画像に対応した画像データに基づいて、スクリーンＳＣＲに画像を投射することができる。このような画像データ生成装置８００として、例えばスキャナー、デジタルカメラ、パーソナルコンピュータ（Personal Computer：ＰＣ）のいずれかを採用することができる。なお、画像データ生成装置８００の機能をプロジェクター５００が内蔵するようにしてもよい。

また、プロジェクター５００は、画像データ生成装置８００からの画像データに代えて、又は該画像データに加えて、第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭのいずれかかからの画像データに基づいて、スクリーンＳＣＲに画像を投射することができる。プロジェクター５００には、ＵＳＢ規格に準拠した信号線で構成されたシリアルバスを介して第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭが接続されており、ＵＳＢ規格に準拠したデータ転送制御により画像データが蓄積される。

プロジェクター５００は、本実施形態における情報処理装置１０が適用された画像データ転送制御部５１０と、画像処理部６００と、画像表示部７００とを含む。プロジェクター５００は、図２に示す第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭがＵＳＢ規格に準拠した信号線により構成されるシリアルバスを介して接続可能に構成される。画像データ転送制御部５１０は、第１のデバイスＤＶ１〜第ＭのデバイスＤＶＭのいずれかからシリアルバスを介して転送されたデータをパラレルデータに変換して、内部のデータバッファーに蓄積する。画像処理部６００は、画像データ生成装置８００又は画像データ転送制御部５１０からの画像データに対して所与の画像処理を行う。この画像処理としては、例えば画像の形状補正、階調補正、輝度補正、色度補正、エッジ強調等の公知の処理を採用することができる。画像表示部７００は、例えば光源とライトバルブとを有し、画像処理部６００による画像処理後の画像データに基づいて光源からの光を変調し、変調後の光を拡大投射する。

図１２に、図１１の画像表示部７００の構成例を示す。図１２において、図１１と同一部分には同一符号を付し、適宜説明を省略する。なお、本実施形態では、画像表示部７００が図１１の構成を有するものとして説明するが、本発明に係るプロジェクターにおける画像表示部の構成が図１１の構成に限定されるものではない。

図１１の画像表示部７００は、３板式の透過型液晶パネルをライトバルブとして採用することができる。即ち、以下では、１画素がＲ成分のサブ画素、Ｇ成分のサブ画素、及びＢ成分のサブ画素により構成されるものとして説明するが、１画素を構成するサブ画素数（色成分数）に限定されるものではない。この画像表示部７００は、光源部７１０、インテグレーターレンズ７１２、７１４、偏光変換素子７１６、重畳レンズ７１８、Ｒ成分用ダイクロイックミラー７２０Ｒ、Ｇ成分用ダイクロイックミラー７２０Ｇ、反射ミラー７２２、Ｒ成分用フィールドレンズ７２４Ｒ、Ｇ成分用フィールドレンズ７２４Ｇ、Ｒ成分用液晶パネル７３０Ｒ（第１の光変調部）、Ｇ成分用液晶パネル７３０Ｇ（第２の光変調部）、Ｂ成分用液晶パネル７３０Ｂ（第３の光変調部）、リレー光学系７４０、クロスダイクロイックプリズム７６０、投射レンズ７７０を含む。Ｒ成分用液晶パネル７３０Ｒ、Ｇ成分用液晶パネル７３０Ｇ及びＢ成分用液晶パネル７３０Ｂとして用いられる液晶パネルは、透過型の液晶表示装置である。リレー光学系７４０は、リレーレンズ７４２、７４４、７４６、反射ミラー７４８、７５０を含む。

光源部７１０は、例えば超高圧水銀ランプにより構成され、少なくともＲ成分の光、Ｇ成分の光、Ｂ成分の光を含む光を射出する。インテグレーターレンズ７１２は、光源部７１０からの光を複数の部分光に分割するための複数の小レンズを有する。インテグレーターレンズ７１４は、インテグレーターレンズ７１２の複数の小レンズに対応する複数の小レンズを有する。重畳レンズ７１８は、インテグレーターレンズ７１２の複数の小レンズから射出される部分光を液晶パネル上で重畳する。

また偏光変換素子７１６は、偏光ビームスプリッターアレイとλ／２板とを有し、光源部７１０からの光を略一種類の偏光光に変換する。偏光ビームスプリッターアレイは、インテグレーターレンズ７１２により分割された部分光をｐ偏光とｓ偏光に分離する偏光分離膜と、偏光分離膜からの光の向きを変える反射膜とを、交互に配列した構造を有する。偏光分離膜で分離された２種類の偏光光は、λ／２板によって偏光方向が揃えられる。この偏光変換素子７１６によって略一種類の偏光光に変換された光が、重畳レンズ７１８に照射される。

重畳レンズ７１８からの光は、Ｒ成分用ダイクロイックミラー７２０Ｒに入射される。Ｒ成分用ダイクロイックミラー７２０Ｒは、Ｒ成分の光を反射して、Ｇ成分及びＢ成分の光を透過させる機能を有する。Ｒ成分用ダイクロイックミラー７２０Ｒを透過した光は、Ｇ成分用ダイクロイックミラー７２０Ｇに照射され、Ｒ成分用ダイクロイックミラー７２０Ｒにより反射した光は反射ミラー７２２により反射されてＲ成分用フィールドレンズ７２４Ｒに導かれる。

Ｇ成分用ダイクロイックミラー７２０Ｇは、Ｇ成分の光を反射して、Ｂ成分の光を透過させる機能を有する。Ｇ成分用ダイクロイックミラー７２０Ｇを透過した光は、リレー光学系７４０に入射され、Ｇ成分用ダイクロイックミラー７２０Ｇにより反射した光はＧ成分用フィールドレンズ７２４Ｇに導かれる。

リレー光学系７４０では、Ｇ成分用ダイクロイックミラー７２０Ｇを透過したＢ成分の光の光路長と他のＲ成分及びＧ成分の光の光路長との違いをできるだけ小さくするために、リレーレンズ７４２、７４４、７４６を用いて光路長の違いを補正する。リレーレンズ７４２を透過した光は、反射ミラー７４８によりリレーレンズ７４４に導かれる。リレーレンズ７４４を透過した光は、反射ミラー７５０によりリレーレンズ７４６に導かれる。リレーレンズ７４６を透過した光は、Ｂ成分用液晶パネル７３０Ｂに照射される。

Ｒ成分用フィールドレンズ７２４Ｒに照射された光は、平行光に変換されてＲ成分用液晶パネル７３０Ｒに入射される。Ｒ成分用液晶パネル７３０Ｒは、光変調部（光変調素子）として機能し、Ｒ成分用画像信号に基づいて透過率（通過率、変調率）が変化するようになっている。従って、Ｒ成分用液晶パネル７３０Ｒに入射された光（第１の色成分の光）は、Ｒ成分用画像信号に基づいて変調され、変調後の光がクロスダイクロイックプリズム７６０に入射される。

Ｇ成分用フィールドレンズ７２４Ｇに照射された光は、平行光に変換されてＧ成分用液晶パネル７３０Ｇに入射される。Ｇ成分用液晶パネル７３０Ｇは、光変調部（光変調素子）として機能し、Ｇ成分用画像信号に基づいて透過率（通過率、変調率）が変化するようになっている。従って、Ｇ成分用液晶パネル７３０Ｇに入射された光（第２の色成分の光）は、Ｇ成分用画像信号に基づいて変調され、変調後の光がクロスダイクロイックプリズム７６０に入射される。

リレーレンズ７４２、７４４、７４６で平行光に変換された光が照射されるＢ成分用液晶パネル７３０Ｂは、光変調部（光変調素子）として機能し、Ｂ成分用画像信号に基づいて透過率（通過率、変調率）が変化するようになっている。従って、Ｂ成分用液晶パネル７３０Ｂに入射された光（第３の色成分の光）は、Ｂ成分用画像信号に基づいて変調され、変調後の光がクロスダイクロイックプリズム７６０に入射される。

Ｒ成分用液晶パネル７３０Ｒ、Ｇ成分用液晶パネル７３０Ｇ、Ｂ成分用液晶パネル７３０Ｂは、それぞれ同様の構成を有している。各液晶パネルは、電気光学物質である液晶を一対の透明なガラス基板に密閉封入したものであり、例えばポリシリコン薄膜トランジスターをスイッチング素子として、各サブ画素の画像信号に対応して各色光の通過率を変調する。本実施形態では、１画素を構成する色成分毎に光変調部としての液晶パネルが設けられ、各液晶パネルの透過率がサブ画素に対応した画像信号により制御される。即ち、Ｒ成分のサブ画素用の画像データが、Ｒ成分用液晶パネル７３０Ｒの透過率（通過率、変調率）の制御に用いられ、Ｇ成分のサブ画素用の画像データが、Ｇ成分用液晶パネル７３０Ｇの透過率の制御に用いられ、Ｂ成分のサブ画素用の画像データが、Ｂ成分用液晶パネル７３０Ｂの透過率の制御に用いられる。これらの各色成分の画像データは、画像処理部６００によって所与の画像処理が行われたデータであり、画像処理部６００による画像処理に供される画像データは、画像データ転送制御部５１０によりシリアルバスを介して取り込まれたデータがパラレルデータに変換されたものである。

クロスダイクロイックプリズム７６０は、Ｒ成分用液晶パネル７３０Ｒ、Ｇ成分用液晶パネル７３０Ｇ及びＢ成分用液晶パネル７３０Ｂからの入射光を合成した合成光を出射光として出力する機能を有する。投射レンズ７７０は、出力画像をスクリーンＳＣＲ上に拡大して結像させるレンズである。

本実施形態によれば、画像データ生成装置８００のみならず、アクセス方法を高速に切り替えながら、シリアルバスを介して接続される複数のデバイスのいずれかから画像データを取り込み、該画像データに基づいて画像を表示することができるようになる。或いは、アクセス方法を高速に切り替えながら、シリアルバスを介して接続されるデバイスとの間のデータの転送制御を行う画像データ転送制御部５１０の制御を行うことができるようになる。

また、本発明は、図１又は図２に示す情報処理装置１０に限定されるものではない。例えば、本実施形態では、第１の処理部１００がアサートするチップセレクト信号に応じてアクセス方法を異ならせる場合に、アクセス制御信号の変化タイミングを異ならせていたが、本発明はこれに限定されるものではない。本実施形態における以下の変形例では、複数のアクセス方法によりアクセス可能に構成される第２の処理部に対し、第１の処理部がアサートするチップセレクト信号に応じてアクセス制御信号の種類を異ならせることで、第１の処理部が第２の処理部にアクセスする方法を異ならせることができる。

図１３に、本実施形態の第１の変形例における情報処理装置の構成の概要を示す。図１３では、第１の処理部がアクセスする処理部として第２の処理部のみを図示しているが、第１の処理部が複数の処理部をアクセスするように構成されていてもよい。なお、図１３において、図１と同一部分には同一符号を付し、適宜説明を省略する。

第１の変形例における情報処理装置９００は、第１の処理部９５０と、補助処理部９６０と、第２の処理部２００とを含む。情報処理装置９００が本実施形態の情報処理装置１０と異なる点は、第１の処理部９５０がアクセス対象のアドレス空間毎にアクセス制御信号の種類を異ならせることができる点である。即ち、第１の処理部９５０は、チップセレクト信号に対応したリードイネーブル信号及びライトイネーブル信号を出力でき、補助処理部９６０は、アサートされたチップセレクト信号に対応したリードイネーブル信号又はライトイネーブル信号に基づいて第２の処理部２００に対してアクセス制御信号を生成する。

第１の変形例における第１の処理部９５０は、イネーブル信号生成部において、チップセレクト信号に対応したリードイネーブル信号又はライトイネーブル信号をアサートする。そして、第１の変形例における補助処理部９６０は、リードイネーブル信号生成部及びライトイネーブル信号生成部には、第１の処理部９５０からの複数のリードイネーブル信号又は複数のライトイネーブル信号が入力され、デコーダーのデコード結果に基づいて第２の処理部２００に対してアクセス制御信号を出力する。例えば、第１のアクセス方法では、第１の処理部９５０が、第１のチップセレクト信号ＣＳ１とこれに対応したアクセス制御信号を図７及び図８で説明したタイミングで出力し、第２のアクセス方法では、第１の処理部９５０が、第２のチップセレクト信号ＣＳ２とこれに対応したアクセス制御信号を図９及び図１０で説明したタイミングで出力する。なお、第１の変形例では、アクセス方法に応じてアクセス制御信号の種類及びタイミングを異ならせていたが、アクセス方法に応じてアクセス制御信号の種類のみ異ならせるようにしてもよい。

以上説明したように、本実施形態の第１の変形例によれば、アクセス方法を異ならせる場合に、少なくともアクセス制御信号の種類を異ならせるようにしたため、本実施形態と同様に、高速にアクセス方法を切り替えて第２の処理部２００に対してアクセスできるようになる。

図１４に、本実施形態の第２の変形例における情報処理装置の構成の概要を示す。図１４では、第１の処理部がアクセスする処理部として第２の処理部のみを図示しているが、第１の処理部が複数の処理部をアクセスするように構成されていてもよい。なお、図１４において、図１と同一部分には同一符号を付し、適宜説明を省略する。

第２の変形例における情報処理装置１０００は、第１の処理部１００と、第２の処理部１０２０と、補助処理部１０３０とを含む。情報処理装置１０００が本実施形態の情報処理装置１０と異なる点は、補助処理部１０３０がアクセス対象のアドレス空間毎にアクセス制御信号の種類を異ならせることができる点である。即ち、補助処理部１０３０は、第１の処理部１００からのチップセレクト信号に対応したリードイネーブル信号及びライトイネーブル信号を出力でき、第２の処理部１０２０は、各チップセレクト信号に対応したリードイネーブル信号又はライトイネーブル信号に基づいてアクセスされる。

第２の変形例における補助処理部１０３０は、リードイネーブル信号生成部において、チップセレクト信号に対応した複数のリードイネーブル信号を生成し、ライトイネーブル信号生成部において、チップセレクト信号に対応した複数のライトイネーブル信号を生成する。そして、第２の変形例における第２の処理部１０２０には、補助処理部１０３０からの複数のリードイネーブル信号又は複数のライトイネーブル信号が入力され、チップセレクト信号に対応したリードイネーブル信号又はライトイネーブル信号に基づいて、当該チップセレクト信号に対応したリソースにアクセスされる。例えば、第１のアクセス方法では、補助処理部１０３０が、第１のチップセレクト信号ＣＳ１とこれに対応したアクセス制御信号を図７及び図８で説明したタイミングで出力し、第２のアクセス方法では、補助処理部１０３０が、第２のチップセレクト信号ＣＳ２とこれに対応したアクセス制御信号を図９及び図１０で説明したタイミングで出力する。なお、第２の変形例では、アクセス方法に応じてアクセス制御信号の種類及びタイミングを異ならせていたが、アクセス方法に応じてアクセス制御信号の種類のみ異ならせるようにしてもよい。

以上説明したように、本実施形態の第２の変形例によれば、アクセス方法を異ならせる場合に、少なくともアクセス制御信号の種類を異ならせるようにしたため、本実施形態と同様に、高速にアクセス方法を切り替えて第２の処理部に対してアクセスできるようになる。

なお、第１の変形例における情報処理装置９００又は第２の変形例における情報処理装置１０００は、本実施形態と同様に、画像データ転送制御部５１０として図１１に示すプロジェクター５００に搭載することができることは言うまでもない。

以上、本発明に係る情報処理装置、画像表示装置及び情報処理方法等を上記の実施形態又はその変形例に基づいて説明したが、本発明は上記の実施形態又はその変形例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。

（１）上記の実施形態又はその変形例では、本発明に係る情報処理装置がシリアル／パラレル変換又はパラレル／シリアル変換を行う構成を例に説明したが、本発明はこれに限定されるものではない。

（２）上記の実施形態又はその変形例では、主に、第１の処理部が、補助処理部又は第２の処理部の１つの処理部に対して２種類のチップセレクト信号を出力する例について説明したが、本発明はこれに限定されるものではなく、第１の処理部が１つの処理部に対して３種類以上のチップセレクト信号を出力するようにしてもよい。

（３）上記の実施形態又はその変形例では、第１のアクセス方法と第２のアクセス方法とで、アクセス制御信号の種類及びタイミングが異なる例について説明したが、本発明はこれに限定されるものではない。

（４）上記の実施形態又はその変形例では、第２の処理部が有する制御レジスター及びデータバッファーへのアクセス方法が異なる例について説明したが、本発明はこれに限定されるものではなく、第２の処理部が複数の機能を含み、機能毎にアクセス方法が異なるような構成に適用することができる。

（５）上記の実施形態又はその変形例では、画像表示装置としてプロジェクターを例に説明したが、本発明はこれに限定されるものではない。本発明に係る画像表示装置は、液晶表示装置やプラズマディスプレイ装置、有機ＥＬディスプレイ装置等の画像表示を行う装置全般に適用できる。

（６）上記の実施形態又はその変形例では、光変調部（光変調素子）として透過型の液晶パネルを用いたライトバルブを用いるものとして説明したが、本発明はこれに限定されるものではない。光変調素子として、例えばＤＬＰ（Digital Light Processing)（登録商標）、ＬＣＯＳ（Liquid Crystal On Silicon）等を採用してもよい。

（７）上記の実施形態又はその変形例では、光変調部として、いわゆる３板式の透過型の液晶パネルを用いたライトバルブを例に説明したが、単板式の液晶パネルや２板又は４板式以上の透過型の液晶パネルを用いたライトバルブを採用してもよい。

１０，１０００…情報処理装置、 １００，９５０…第１の処理部、
１１０…アドレス信号生成部、 １２０…チップセレクト信号生成部、
１３０…タイミング設定レジスター、 １４０…イネーブル信号生成部、
１５０…データ処理部、 ２００，１０２０…第２の処理部、
２１０…制御レジスター、 ２２０，３４０…データバッファー、
２３０…アービター、 ２４０…ホストコントローラー、 ２５０…コントローラー、
３００，９６０，１０３０…補助処理部、 ３１０…デコーダー、
３２０…リードイネーブル信号生成部、 ３３０…ライトイネーブル信号生成部、
４００…画像表示システム、 ５００…プロジェクター、
５１０…画像データ転送制御部、 ６００…画像処理部、 ７００…画像表示部、
７１０…光源、 ７１２，７１４…インテグレーターレンズ、 ７１６…偏光変換素子、
７１８…重畳レンズ、 ７２０Ｒ…Ｒ用ダイクロイックミラー、
７２０Ｇ…Ｇ用ダイクロイックミラー、 ７２２，７４８，７５０…反射ミラー、
７２４Ｒ…Ｒ用フィールドレンズ、 ７２４Ｇ…Ｇ用フィールドレンズ、
７３０Ｒ…Ｒ用液晶パネル、 ７３０Ｇ…Ｇ用液晶パネル、
７３０Ｂ…Ｂ用液晶パネル、 ７４０…リレー光学系、
７４２，７４４，７４６…リレーレンズ、 ７６０…クロスダイクロイックプリズム、
７７０…投射レンズ、 ８００…画像データ生成装置、
ＣＳ１…第１のチップセレクト信号、 ＣＳ２…第２のチップセレクト信号、
ＣＳ＿０…チップセレクト信号、 ＤＶ１〜ＤＶＭ…第１のデバイス〜第Ｍのデバイス、
ＳＣＲ…スクリーン

Claims (8)

1. アクセスするアドレス空間に応じて第１のチップセレクト信号又は第２のチップセレクト信号をアサートする第１の処理部と、
   第１のアクセス方法又は第２のアクセス方法により前記第１の処理部からアクセス可能に構成される第２の処理部とを含み、
   前記第１のチップセレクト信号をアサートしたとき、前記第１の処理部は、前記第１のアクセス方法により前記第２の処理部にアクセスし、
   前記第２のチップセレクト信号をアサートしたとき、前記第１の処理部は、前記第２のアクセス方法により前記第２の処理部にアクセスすることを特徴とする情報処理装置。
2. 請求項１において、
   前記第２の処理部は、
   前記第１の処理部によりアクセス可能に構成される制御レジスターと、
   前記第１の処理部によりアクセス可能に構成されるデータバッファーとを含み、
   前記第１のチップセレクト信号をアサートしたとき、前記第１の処理部は、前記制御レジスターに対してレジスターアクセスを行い、
   前記第２のチップセレクト信号をアサートしたとき、前記第１の処理部は、前記データバッファーに対して連続したアドレスを繰り返し指定してアクセスするブロックアクセスを行うことを特徴とする情報処理装置。
3. 請求項２において、
   前記第２の処理部が、
   それぞれがシリアルバスに接続される複数のインターフェース回路を有するホストコントローラーと、
   前記制御レジスター、前記データバッファー及び前記ホストコントローラーのリードデータ又はライトデータの転送を調停するアービターとを含み、
   前記データバッファーが、前記複数のインターフェース回路を構成する各インターフェース回路に接続されるシリアルバスを介して転送されるデータをバッファリングし、
   前記複数のインターフェース回路のうち前記アービターにより調停されたインターフェース回路に接続されるシリアルバスを介した転送データのシリアル／パラレル変換又はパラレル／シリアル変換を行うことを特徴とする情報処理装置。
4. 請求項１乃至３のいずれかにおいて、
   前記第１のチップセレクト信号、前記第２のチップセレクト信号、及び前記第１の処理部がアクセスするアドレス空間に対応したアドレスをデコードするデコーダーを有する補助処理部を含み、
   前記補助処理部が、
   前記デコーダーのデコード結果に基づいて、前記第２の処理部を選択することを特徴とする情報処理装置。
5. 請求項４において、
   前記補助処理部が、
   前記デコーダーのデコード結果に基づいて、前記第１のアクセス方法により前記第２の処理部に出力するアクセス制御信号の変化タイミングと前記第２のアクセス方法により前記第２の処理部に出力するアクセス制御信号の変化タイミングとを異ならせることを特徴とする情報処理装置。
6. 請求項４において、
   前記デコーダーのデコード結果に基づいて、前記第１のアクセス方法に用いられるアクセス制御信号の種類と前記第２のアクセス方法に用いるアクセス制御信号の種類とを異ならせることを特徴とする情報処理装置。
7. 画像データに基づいて画像を表示する画像表示装置であって、
   前記第２の処理部に接続されるデバイスを介してシリアルデータとして画像データが入力され、パラレルデータに変換した画像データを出力する請求項６記載の情報処理装置と、
   前記情報処理装置からの画像データに対して画像処理を行う画像処理部と、
   前記画像処理部による画像処理後の画像データに基づいて画像を表示する画像表示部とを含むことを特徴とする画像表示装置。
8. 第１の処理部と、前記第１の処理部によってアクセスされる第２の処理部とを有する情報処理装置の情報処理方法であって、
   前記第１の処理部が、アクセスするアドレス空間に応じて第１のチップセレクト信号又は第２のチップセレクト信号をアサートするチップセレクト信号出力ステップと、
   前記チップセレクト信号出力ステップにおいてアサートされたチップセレクト信号に対応したアクセス方法により前記第１の処理部が前記第２の処理部にアクセスするアクセスステップとを含み、
   前記アクセスステップにおいて、前記第１の処理部は、前記第１のチップセレクト信号をアサートしたとき、第１のアクセス方法により前記第２の処理部にアクセスし、前記第２のチップセレクト信号をアサートしたとき、第２のアクセス方法により第２の処理部にアクセスすることを特徴とする情報処理方法。

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