JP2010516602A - 電子および／または光電子デバイスおよび関連する製造プロセス実現化に適した半導体基板 - Google Patents

電子および／または光電子デバイスおよび関連する製造プロセス実現化に適した半導体基板 Download PDF

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Abstract

特に単結晶シリコンからなる少なくとも１つの基板（３）および単結晶シリコンの覆い層シリコン（５）を有するタイプの電子および／または光電子デバイスを実現するのに適している半導体基板（１）について記載する。有利なことに、本発明によれば、半導体基板（１）は、使われた材料の差違に関連した欠陥を減らすのに適している少なくとも１つの機能的カップリング層（１０）を有している。特に、機能的カップリング層１０は、単結晶シリコンからなる層（５）に形成され前述の使われた材料の結晶格子の差違に関連した欠陥を減らすのに適した波形状または山谷形状の部分（６）を有している。他の実施形態として、機能的カップリング層（１０）は、単結晶シリコンからなる基板（３）および単結晶シリコンからなる層（５）の間に配置され、使われた材料の熱膨張率の差違によって生じたストレスを減らすのに適した多孔質層（４）を有している。前述の半導体基板の製造プロセスも記載されている。

Description

本発明は、電子および／または光電子デバイスを実現するのに適した半導体基板に関する。より具体的には、本発明は、少なくとも１つのシリコン基板および単結晶シリコンの覆い層シリコンを有するタイプの半導体基板に関する。本発明は、前述の半導体基板の製造プロセスにも関する。
シリコン上の集積化技術では、大型の（直径３００ｍｍまで）シリコンブロックまたはインゴットを実現するための様々な異なる方法が知られている。最もよく知られた方法の中では、半導体装置の集積化のためのいわゆるウェーハを実現するために、例えば、チョクラルスキー法およびいわゆるフローティングゾーン法（それらによって極度に純粋なシリコンブロックを円柱形のインゴットの形態で実現できる。）がある。
しかし、前述の技術は、シリコンに代わる半導体材料、例えば、液相がない、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）または窒化アルミニウムの場合に用いることができない。
過去には、これらシリコンに代わる半導体材料の成長を実行するのに他の異なる技術が用いられた。それにも関わらず、高成長率および欠陥をより少なくすると同時に大型結晶を成長させるという点で、多くの技術的困難に出会った。
このような技術的困難によって、近年、シリコンに代わる半導体材料は、より小さなサイズの結晶（直径７５〜１００ｍｍ）にしか成長できず、相当に高価になっている。（例えば、７６ｍｍ炭化ケイ素（ＳｉＣ）ウェーハの製造コストは、シリコンウェーハの製造コスト２０ドルに対して、５００〜７００ドルになっている。）
したがって、シリコンに代わる半導体材料のブロック、特に、ウェーハを実現することができる新しい技術を開発することが、大いに必要とされている。このようなブロックは、シリコンウェーハに有効に代わるものになり得るために、電子半導体デバイスの集積化に適切なサイズでなければならないし、特に、より製造コストが低くしかも現在製造可能なブロックのサイズより大きくなければならない。可能な解決策は、単結晶ブロックまたはインゴットの成長のために、シリコンに代わる半導体材料内でシリコンを核として用いることである。この方法は、ヘテロエピキタシーという名称で通用している。
このようなヘテロエピタキシャル成長の主な問題は、シリコンの結晶構造の格子とシリコンに代わる半導体材料の１つからなる複数の層の格子との不整合が大きいことである。例えば、炭化ケイ素（ＳｉＣ）の場合は約２５％に等しく、さらに窒化ガリウム（ＧａＮ）の場合は約２０％に等しい。このような不整合は、結晶学的欠陥の形成の結果、例えば、ヘテロエピキタシーによって成長させられた膜を弛緩させる転移をもたらす。このような転移が高密度になると、半導体デバイスの降伏電圧が低下して、さらに漏れ電流が増加する。
良い特性の半導体装置を得るための唯一の可能性は、前述の欠陥を取り除くかまたは可能な限り減らすことであり、そのための異なるいくつかの方法が提案されている。
最初の知られた方法は、シリコンの格子定数に等しい値から始まってシリコンに代わる半導体材料の格子定数に等しい値まで連続的に変化する格子定数または連続的に異なる複数の格子定数を有するバッファ層を用いることである。
このような方法は、例えば、米国特許出願Ｎｏ．ＵＳ２００５／０２１１１９８８で記載されている。そこでは、シリコンゲルマニウム（ＳｉＧｅ）合金の基板を用いており、それによって関連する格子定数を「整合」させている。実際、７％に近い濃度のゲルマニウムを用いることで、格子定数５が等しい炭化ケイ素（ＳｉＣ）がシリコンゲルマニウム（ＳｉＧｅ）合金の格子定数４とともに得られる。
しかし、この場合、使われた材料の膨張率が大きく異なっており、その結果、得られたウェーハの実質的なバウ（ｂｏｗ）値が異なっており、それが半導体デバイスの集積化プロセス中に前述の材料を用いることに深刻な問題を引き起こす。
ゲルマニウム割合を１６％まで増加することが必要である。しかし、前述の増加によって、ひどい格子不整合をシリコンゲルマニウム（ＳｉＧｅ）合金と炭化ケイ素（ＳｉＣ）との間に生じさせる。
同様な振る舞いは、同じく上述の特許出願に、シリコンに代わる他の半導体材料として記載されている。具体的には、窒化ガリウム（ＧａＮ）の場合は、膨張率の差を補償するためにゲルマニウム割合が１３％を用いるのが良いが、結晶格子の差違が８６％にまで引き上げられる。
米国特許出願Ｎｏ．ＵＳ２００５／０２８７７７０からは、化合物半導体（炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＮ）またはケイ化物）を多孔質シリコンの基板上に直接成長させる方法が知られている。このよう基板を用いることで、熱膨張係数同士の相違点によるストレスを軽減することができるが、異なる結晶格子の不整合に関連した欠陥の問題をそのまま残している。
さらに、米国特許ＮｏＵＳ７，１０１，７７４では、異なる結晶格子の不整合に関連した問題を減らすことを目的とした興味深い試みが記載されている。
このような特許によれば、ひっかかれた（ｓｃｒａｔｃｈｅｄ）基板が用いられる。シリコン基板の表面のひっかき方向に垂直な面欠陥を減らすのに用いられている。しかし、このような方法は例えば他の欠陥、例えば、上述のひっかき方向に平行な面欠陥を減らすことができない。
さらに、使われた材料の熱膨張係数に大きな差違が存在しており、言い換えると、上記の特許に記載されているように、シリコンおよび炭化ケイ素（ＳｉＣ）、それは、得られた基板の応力が高く、さらにウェーハのバウ値が高くなっている。これにより、深刻な問題を、特に、半導体デバイスの集積化によく使われるフォトリソグラフィー法において引き起こす。
本発明の基礎を構成する技術的問題は、半導体デバイスの集積化に適した半導体基板の製造プロセスを工夫することであり、そこでは、半導体基板は、先行技術に基づいて製造される基板における制限および欠点に克服することができ、さらにシリコンに変わる半導体材料を使用可能とする構造的かつ機能的特性を有している。
本発明の基礎における解決案は、多孔質層を基板自体の特定の表面構造とともに有する半導体基板を実現し、それは完全に複数の材料（特にシリコンに代わる半導体材料）の結晶構造の不整合に関連する面欠陥を完全に除去し、同時に前述の基板上に形成されたエピタキシャル層で引き起こされるストレスを減らし、前述の基板から得られた半導体ウェーハのバウ値を減らす。
前述の解決案に基づいて、技術的問題は、少なくとも１つのシリコン基板および単結晶シリコンの覆い層を有するタイプの電子および／または光電子デバイスを実現するのに適したシリコン半導体基板によって、解決される。シリコン半導体基板は、使われた材料の差違に関連した欠陥を減らすのに適した少なくとも１つの機能的カップリング層を有していることを特徴としている。
特に、機能的カップリング層は、単結晶シリコンからなる層に形成された波形状または山谷形状の部分を有しており、前述の使われた材料の結晶格子の差違に関連した欠陥を減らすのに貢献している。他の実施形態として、機能的カップリング層は、シリコン基板および単結晶シリコンからなる層の間に配置された多孔質層を有しており、使われた材料の熱膨張率の差違によって生じたストレスを減らすのに適している。
好ましい実施形態では、機能的カップリング層は、単結晶シリコンからなる層に形成された波形状または山谷形状の部分を有しており、前述の使われた材料と、シリコン基板および単結晶シリコンからなる層の間に配置された多孔質層との結晶格子の差違に関連した欠陥を減らすのに適しており、さらに、使われた材料の熱膨張率の差違によって生じたストレスを減らすのに適している。
この問題は、以下のステップを有する半導体基板の製造プロセスによっても解決される。
・単結晶シリコンからなる基板を形成すること
・前記単結晶シリコンからなる基板上に、単結晶シリコンからなる層をエピタキシャル再成長させること
・前記単結晶シリコンからなる基板上に、機能的カップリング層（１０）を実現すること
本発明に係る半導体基板および対応製造プロセスの特徴および有利な点は、実施形態の下記の記載から明らかになるであろう。なお、実施形態は、添付図面を参照して、限定の目的ではなく例示の目的で与えられている。
本発明に係る半導体基板の第１実施形態を模式的に示す図である。 本発明に係る半導体基板の第２実施形態を模式的に示す図である。 図２Ａの半導体基板の詳細拡大図である。 本発明に係る製造プロセスの異なるステップにおける図１の半導体基板を示す図である。 本発明に係る製造プロセスの異なるステップにおける図１の半導体基板を示す図である。 本発明に係る製造プロセスの異なるステップにおける図１の半導体基板を示す図である。 本発明に係る製造プロセスの異なるステップにおける図１の半導体基板を示す図である。 図１および図２の基板を用いたヘテロエピキタシー法実施中の欠陥を減らす機構を模式的に示す図である。 図１および図２の基板を用いたヘテロエピキタシー法実施中の欠陥を減らす機構を模式的に示す図である。 本発明に係る半導体基板の第３実施形態を示す図である。 イオン注入によって得られた多孔質層の製造プロセスの異なるステップにおける本発明に係る半導体基板を示す図である。 イオン注入によって得られた多孔質層の製造プロセスの異なるステップにおける本発明に係る半導体基板を示す図である。 イオン注入をしてその後に表面を波形状または山谷形状にして得られる多孔質層を有する本発明に係る半導体基板を示す図である。 本発明に係る製造プロセスの異なるステップにおける図５の半導体基板を示す図である。 本発明に係る製造プロセスの異なるステップにおける図５の半導体基板を示す図である。 本発明に係る製造プロセスの異なるステップにおける図５の半導体基板を示す図である。 本発明に係る製造プロセスの異なるステップにおける図５の半導体基板を示す図である。 本発明に係る製造プロセスの異なるステップにおける図５の半導体基板を示す図である。 本発明に係る製造プロセスの異なるステップにおける図５の半導体基板を示す図である。 本発明に係る製造プロセスの異なるステップにおける図５の半導体基板を示す図である。
上述の図を参照して、特に図１および図２Ａを参照して、以下、本発明に係る半導体基板を例として説明する。数字の１は、半導体基板全体を示す。
特に、半導体基板１は、少なくとも１つの基板３、特に、単結晶シリコンからなる基板３と、単結晶シリコンの覆い層５とを有しており、使われた異なる材料に関連した欠陥を減らすのに適した少なくとも１つの機能的カップリング層１０を有している。
本発明に係る半導体基板の第１実施形態では、機能的カップリング層１０は、単結晶シリコンからなる層５に形成された少なくとも１つの波形状または山谷形状の（ｃｏｒｒｕｇａｔｅｄ）部分６によって形成され、使われた材料の結晶格子の差違に関連した欠陥を減らすのに実質的に適している。機能的カップリング層１０は、このようにして、本発明に係る半導体基板１（特にシリコンに代わる半導体材料を有している）内の異なる複数の層間のブリッジまたは結合を作り出すことができる。
なお、単結晶シリコンからなる層５は、最も一般的な形状では、単結晶シリコンからなる基板３の表面部分である。
波形状または山谷形状の部分６は、ナノメータ単位で表面部分に形成された複数の微細構造２からなる。
本発明に係る半導体基板１の好ましい実施形態では、微細構造２は、半導体基板１の延長の第１方向と第２方向（図１のにＸおよびＹとして示されている）の少なくとも１つの方向に等間隔で配置されており、言い換えると、基板は、延長の主な方向Ｘ、Ｙの両方に対称的に波形状または山谷形状になっている。
なお、微細構造２が単に存在するだけでなく特定の構成を有することで、使われた材料（特に、シリコンに代わる半導体材料）の格子定数の違いに由来する面欠陥を減らすことができる。
特に、図１は、逆ピラミッド形状の凹部の形状を有する複数の微細構造２を有する半導体基板１の第１実施形態を示している。より具体的には、各微細構造２は、直線から構成される（ｒｅｃｔｉｌｉｎｅａｒ）ピラミッドのような構造を有している。ピラミッドは、正方形のベースを有しており、ピラミッド形状構造のベースの対称中心に一致する中心を有する中心軸の回りに対称的に配置された平面（ｐｌａｎｅｓ ｏｆ ｔｈｅ ｆａｍｉｌｙ）１１１から構成されている。なお、平面群は、同じ表面の原子配位の複数平面からなるグループであることが意図されている。
他方、図２Ａは、複数の微細構造２を有する半導体基板１の第２実施形態を示している。ここでは、複数の微細構造２は、単結晶シリコンからなる基板３が画定する平面から突出しており、特にピラミッド形状になっている。特に、各ピラミッドは、より詳細に図２Ｂに示すように、対称的なダイアモンド形状構造を有している。ダイアモンド構造は、ダイアモンド形状構造のベースの対称中心に一致する中心を有する中心軸の回りに配置された平面群１１１（ベース平面１１０に対して主平面として示されている）および平面群２１１（副平面として示されている）とから構成されている。強調する価値がある事実として、２つの主な方向Ｘ、Ｙの一方に沿って観察すると、図２Ａのピラミッドは図１の凹部と同じ形状を有している。
半導体基板１は、機能的カップリング層１０を実現する波形状または山谷形状の部分６の存在のおかげで、使われた材料の結晶格子の差違に関連した欠陥を減らすかまたは除去することができる。その結果、この方法で、シリコンに代わる半導体材料が使用可能となる。
本発明によれば好ましくは、波形状または山谷形状の部分６は半導体基板１の延長の２つの主方向ＸおよびＹに対称的であって、そのため、この方法で基板自体の等方性振る舞いが可能になっている。
さらに、多孔質層４を用いて、使われた材料の熱膨張率の差違によって生じたストレスを減らすのに実質的に適した機能的カップリング層１０を実現することが可能になっている。この場合、単結晶シリコンからなる層５は、多孔質層４の上に形成されている。
特に、多孔質層４は、半導体基板１を実現する材料の熱膨張率の差違によって生じたストレスを減らすのに適しており、シリコン基板の上に形成された本質的には多孔質シリコン（ＰＳとして示されている）の層の形態である。他の実施形態として、多孔質層４を、希ガスまたは酸素をイオン注入することで得られたバブルを有する層によって実現することも可能である。
多孔質層４によって形成された機能的カップリング層１０は、このようにして、使われた材料の熱膨張率の差違に関連する問題を解決できるバッファ層である。言い換えると、機能的カップリング層１０は、異なる材料からなる層同士の境界を構成している。
半導体基板１の別の実施形態では、多孔質シリコン（ＰＳ）からなる層４は、図３Ｂで示すように、頂面４Ａ（単結晶シリコンからなる層５が作られている部分）に対応する表面領域と、底領域４Ｂ（層５の反対の位置にある）に対応する表面領域とで、異なる多孔率を有している。
特に、多孔質シリコン（ＰＳ）からなる層４は、多孔率が４０％〜４５％に等しくかつ数ｎｍ程度の小さな厚さの表面領域４Ａと、より大きな多孔率および厚さ、特に多効率が６０％に等しく、厚さが１０ミクロンの底領域４Ｂとを有している。
半導体基板１は、機能的カップリング層１０を実現する多孔質層４の存在のおかげで、半導体基板１を実現する材料の熱膨張率の差違によって生じたストレスを減らしたり、除去できるようになる。その結果、この方法で、シリコンに代わる半導体材料を用いることができる。
有利なことに、本発明によれば、半導体基板１は、さらに、図４Ａおよび図４Ｂに示すように、表面層７を有している。表面層７は、特に炭化ケイ素からなり、単結晶シリコンからなる層５上のヘテロエピタキシャル成長によって形成される。層５は波形状または山谷形状の部分６を有しており、ウェーハおよび炭化ケイ素（ＳｉＣ）の種を形成できる。その結果、炭化ケイ素（ＳｉＣ）上の成長技術における現在の制限を超えるようなサイズのブロックの成長が可能になり、現在は直径が７５〜１００ｍｍに等しい。
さらに、単結晶シリコンからなる層５上に成長した（特にエピタキシャルダイアモンド成長を用いて形成した）窒化ガリウム（ＧａＮ）からなる表面層７を用いて、本発明に係る半導体基板１を実現することが可能である。
本発明の好ましい実施形態では、波形状または山谷形状の部分６内にある微細構造２が、多孔質層４上に形成された単結晶シリコンからなる層５で形成されるのが適している。
この場合、残りの記載からより明らかになるように、多孔質層４と半導体基板１の構造の特別な表面構成の組合せによって、特に波形状または山谷形状の部分６を有する単結晶シリコンからなる層５によって、表面層７が、従来の解決策における問題がないエピタキシャル成長ステップによって得られる。
基本的には、半導体基板１は、本発明の好ましい本実施形態によれば、波形状または山谷形状の基板の利点に追従型基板の利点を結びつけており、この方法で、波形または山谷形状のかつ柔軟な基板に適している。
本発明に係る製造プロセスを、図３Ａ〜３Ｄを参照して、詳細に検討していく。
なお、以下に述べるプロセス・ステップは、集積回路の製造に用いられる完全なプロセスフローを構成していない。本発明はこの分野で現在使われている製造技術を用いて実際に使われるものとなり、しかも一般的に用いられて本発明の理解に必要なプロセスのステップのみを含んでいる。
さらに、半導体基板１の製造中の部分の模式図を表す図面は縮尺が合っておらず、むしろ本発明の重要な特徴を強調するように描かれている。
有利なことに、本発明によれば、半導体基板１は、波形状または山谷形状の部分６の形状の機能的カップリング層１０を備えている。波形状または山谷形状の部分６は、ナノメータ単位で形成された複数の微細構造２を特に単結晶シリコンからなる層に有している。前述の微細構造は、本質的に、使われた材料の結晶格子の差違、特にシリコンに代わる半導体材料によって引き起こされる欠陥を減らすのに適した複数の凹部つまりピラミッドを有している。
より具体的には、前述の微細構造２は、特にシリコンの結晶格子の軸（１１１）にしたがって、エピタキシャル成長ステップ中に結晶格子の差違によって導入された原子転移をクローズするのに用いられる。
前述のクロージングは、いったん臨界厚さＴｈｃｒｉｔが超えられると生じる。その臨界厚さは「２ｘｈ」という式で与えられる。ｈは微細構造２の深さであり、前記深さは、微細構造の２の幾何学的サイズ次第である。
この方法で、原子転移をクローズして、さらに次に続く表面層７のエピタキシャル成長ステップを開始することができる。その結果、上述の原子転移が生じなくなる。本発明によれば好ましくは、以上より、先行技術に関連して述べられた問題を引き起こさずに、シリコンに代わる半導体材料から前述のエピタキシャル表面層７が製造できる。
別の実施形態では、本発明に係るプロセスは、多孔質層４として用いられる多孔質シリコン（ＰＳ）の層を用いることで機能的カップリング層１０を実現できる。それにより、使われた材料（特にシリコンに代わる半導体材料）の膨張率の差違によって生じるストレスを減らす。このようにして、この方法で波形または山谷状でかつ柔軟な基板が実現される。
多孔質シリコン（ＰＳ）は、特に近年、半導体デバイスのための新しい材料を探すために広く調査研究されてきた材料である。
特に、例えば、気相中で有機金属化学気相成長法によってシリコン／多孔質シリコン／シリコン（Ｓｉ／ＰＳ／Ｓｉ）基板上にエピタキシャルに成長させられたガリウムヒ素（ＧａＡｓ）およびシリコンゲルマニウム（ＧｅＳｉ）の複数の層の場合にストレスの減少があるのと同様に、多孔質シリコン（ＰＳ）の層上の気相中の化学析出とともに成長する亜鉛−セレン（ＺｎＳｅ）の層のストレスを減らすことが可能であることが実証されてきた。
これに関しては、Ｃ．Ｃ． Ｃｈａｎｇ ｅｔ. ａｌによる記事「Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ａｎｄ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ＺｎＳｅ ｅｐｉｌａｙｅｒ ｏｎ ｐｏｒｏｕｓ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅ” Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ ３７９ （２０００） ２８７−２９１」、Ｓ． Ｓａｒａｖａｎａｎによる記事「Ｇｒｏｗｔｈ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ＧａＡｓ ｅｐｉｔａｘｉａｌ ｌａｙｅｒ ｏｎ Ｓｉ／ｐｏｒｏｕｓ Ｓｉ／Ｓｉ ｓｕｂｓｔｒａｔｅ ｂｙ ｃｈｅｍｉｃａｌ ｂｅａｍ ｅｐｉｔａｘｙ” Ｊ． Ａｐｐｌ． Ｐｈｙｓ． Ｖｏｌ． ８９ （２００１） ｐｐ． ５２１５−５２１９ Ｎｏ ９」、Ｙａｓｕｈｉｋｏ Ｈａｙａｓｈｉによる記事「Ｔｈｅｒｍａｌ ｓｔｒｅｓｓ Ｒｅｌａｘａｔｉｏｎ ｉｎ ＧａＡｓ ｌａｙｅｒ ｏｎ Ｎｅｗ ｔｈｉｎ Ｓｉ ｌａｙｅｒ ｏｖｅｒ Ｐｏｒｏｕｓ Ｓｉ ｓｕｂｓｔｒａｔｅ Ｇｒｏｗｎ ｂｙ ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ” Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ． Ｖｏｌ．３７ （１９９８） ｐｐ．Ｌ １３５４−Ｌ１３５７」、およびＳ．Ｉ． Ｒｏｍａｎｏｖ ｅｔ. ａｌによる記事「ＧｅＳｉ Ｆｉｌｍｓ Ｗｉｔｈ Ｒｅｄｕｃｅｄ Ｄｉｓｌｏｃａｔｉｏｎ Ｄｅｎｓｉｔｙ Ｇｒｏｗｎ ｂｙ Ｍｏｌｅｃｕｌａｒ−Ｂｅａｍ Ｅｐｉｔａｘｙ ｏｎ ｃｏｍｐｌｉａｎｔ ｓｕｂｓｔｒａｔｅ Ｂａｓｅｄ ｏｎ Ｐｏｒｏｕｓ Ｓｉｌｉｃｏｎ”，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ」を参照すること。
さらに、多孔質シリコン（ＰＳ）の層上に成長させられた例えばバッファ層の機能を有するさらなるシリコン層によって、ガリウムヒ素（ＧａＡｓ）とシリコンとの格子定数の差違、およびシリコンゲルマニウム（ＧｅＳｉ）とシリコンの格子定数の差違によって生じたストレスが減らされる、ことが分かっている。
最も一般的な形状では、本発明に係る半導体基板１を形成するプロセスは以下の順番に並んだステップを備えている。
ａ）特に単結晶シリコンからなる基板３を平坦なプレート形状に形成すること
ｂ）特に、化学蒸着（ＣＶＤ）プロセス（他の実施形態として、分子線エピタキシー（ＭＢＥ）プロセスを用いることができる）によって、単結晶シリコンからなる基板３上に単結晶シリコンからなる層５をエピタキシャル再成長させること
ｃ）前述の単結晶シリコンからなる基板３の上に、機能的カップリング層１０を実現すること
特に、機能的カップリング層１０を実現するステップは、単結晶シリコンからなる層５において複数の微細構造２を形成することによって、半導体基板１の波形状または山谷形状の部分６を実現するステップを有している。
この方法によって、本発明に係るプロセスでは、機能的カップリング層１０として機能する波形状または山谷形状の部分６を有する半導体基板１または波形状または山谷形状の基板を実現でき、その結果、使われた材料の結晶格子の差違に関連した欠陥を減らすまたは無くすことができる。
他の実施形態として、機能的カップリング層１０を実現するステップは、前述の単結晶シリコンからなる基板３の上において多孔質層４を形成するステップを含んでいる。
この場合、形成プロセスは、以下の順番に並んだステップを備えている。
ａ）単結晶シリコンからなる基板３を平坦なプレート形状に形成すること
ｂ）機能的カップリング層１０として機能する多孔質層４を形成すること、特に前述の単結晶シリコンからなる基板３の上に電気化学エッチング法によって多孔質シリコン（ＰＳ）を形成すること（前述の電気化学エッチング法は、単結晶シリコンからなる基板３の表面部分を多孔質シリコン（ＰＳ）からなる層４に変換する）
ｃ）化学蒸着（ＣＶＤ）プロセス（他の実施形態として、分子線エピタキシー（ＭＢＥ）プロセスを用いることができる）によって、多孔質シリコン（ＰＳ）からなる層４の上に、単結晶シリコンからなる層５をエピタキシャル再成長させること
この方法によって、本発明に係るプロセスでは、機能的カップリング層１０つまり柔軟な基板として機能する多孔質層４を有する半導体基板１を実現し、それにより、使われる材料の熱膨張率の差違によって生じたストレスを減らすまたは無くすことができる。
本発明の好ましい実施形態では、本発明に係る半導体基板１を形成するプロセスは、以下の順番に並んだステップを備えている。
ａ）図３Ａに模式的に表現するように、単結晶シリコンからなる基板３を平坦なプレート形状に形成すること
ｂ）図３Ｂに模式的に表現するように、前述の単結晶シリコンからなる基板３の上に、電気化学エッチング法（前述の電気化学エッチング法は単結晶シリコンからなる基板３の表面部分を多孔質シリコン（ＰＳ）からなる層４に変換する）を用いて、多孔質層４（特に多孔質シリコン（ＰＳ）からなる）を形成すること
ｃ）図３Ｃに模式的に表現するように、特に化学蒸着（ＣＶＤ）プロセス（他の実施形態として、分子線エピタキシー（ＭＢＥ）プロセスを用いることが可能である）を用いて、単結晶シリコンからなる層５を、多孔質シリコン（ＰＳ）からなる層４の上にエピタキシャル再成長させること
ｄ）図３Ｄに模式的に表現するように、先のステップによって形成された基板の上に複数の微細構造２を形成することで、特に単結晶シリコンからなる層５において、半導体基板１の波形状または山谷形状の部分６を実現すること
この方法によって、本発明に係るプロセスによって、波形状または山谷形状の部分６および多孔質層４から作られた機能的カップリング層１０を有する半導体基板１または波形または山谷形状でかつ柔軟な基板が実現され、その結果、周知の基板の今でも問題となる欠陥のあり得る原因全てを減らすまたは無くすことができる。
なお、単結晶シリコンからなる層５をエピタキシャル再成長させるステップは、前述の層５の厚みが次に続く複数の微細構造２を形成する（特に、露光およびフォトリソグラフィー・エッチングや微細機械加工といった機械的プロセスのような後に続くステップを有する単結晶シリコンからなる層５のパターニングによって製造する）ステップに適するように、実行される。
さらに、図３Ｂに示すように、単結晶シリコンからなる層５が形成された頂面４Ａに対応している表面領域と、前述の層５と反対の位置にある底領域４Ｂに対応している表面領域とが異なる多孔率を有する多孔質シリコン（ＰＳ）からなる層４を実現することが好ましい。
出願人自身が行った実験では、多孔質シリコン（ＰＳ）からなる層４の表面領域４Ａの多孔率が小さな厚さで４０％〜４５％であり、ほぼ数ｎｍであり、底領域４Ｂがより大きな多孔率および厚さを有しており、それぞれが６０％および１０ミクロンであることが好適であることがわかった。
半導体基板１を形成するプロセスは、この時点で、表面層７が適切な厚みになるように、特にシリコンに代わる半導体材料を、上述のステップの順序によって得られるまたはバッファ層の挿入（従来技術であるので、図示せず）によって得られる構造の上に直接に、エピタキシャル成長させるステップを備えている
以下の事実は、注意を引く価値がある。シリコンに代わる半導体材料であっても、多孔質層４および波形部分６からなり材料の格子定数および熱膨張率の差違に関連する問題を解消する半導体基板１の特定の構造のおかげで、前述の表面層７には欠陥がない。
本発明に係る半導体基板１の第１実施形態では、単結晶シリコンからなる層５は、図３Ｄに示すように、各々が正方形ベースを有する逆ピラミッド形状の複数の微細構造２を備えている。
前述の微細構造２が全ての方向への原子転移に関連した欠陥をどのようにして減らすことができるかは、理解が容易である。実際、前述の欠陥は、方向（１１１）に沿って並んでいる微細構造２を形成している複数のピラミッドの側面（複数）に対して直角に増加する。したがって、微細構造２を形成している複数のピラミッドの高さの２倍以上等しい厚みを有する表面層７のエピタキシャル成長によって、図４Ａおよび４Ｂに模式的に表現するように、原子転移をクローズして、さらに使われた異なる材料の原子的転移に関連する欠陥を有さず、そのためシリコンに代わる半導体材料からなる層を実現するのに適した表面層７を有する半導体基板１を得ることが可能である。
なお、前述の表面層７は数μｍの厚みであり、さらにこのようにして得られた半導体基板１は電子または光電子デバイスを実現するのに用いられる。
さらに、より長く続くエピタキシャル成長によって得られた表面層７を用いることも可能であり、この方法で、その後に表面層７に対して異なるタイプの基板の全てについてラッピングまたはエッチングによって部分的に除去されることができる大型の自立半導体基板を得ることができる。
さらには、このようにして得られた半導体基板１をＣＶＤ反応炉に導入して、大型の高品質基板バルクの高温成長に用いることができ、それにより電子または光電子デバイスを実現するのに適している。
半導体基板１は、以下の順番に並んだステップを備えた本発明に係る形成プロセスの他の実施形態によっても実現される。
ａ）特に単結晶シリコンからなる基板３を平坦なプレート形状に形成すること
ｂ）先に述べたように、フォトリソグラフィックなかつ機械的プロセス形成によって、前述の基板３の上に複数の微細構造を形成すること
ｃ）先に述べたように、電気化学エッチング法によって、前述の基板３の上に多孔質シリコン（ＰＳ）からなる層４を形成すること
ｄ）多孔質シリコン（ＰＳ）からなる層４の上に、単結晶シリコンからなる層５を所定の厚みでエピタキシャル再成長させること
ｅ）上述のステップの順序によってまたはバッファ層の挿入（従来技術なので図示せず）によって得られた構造の上に直接に、表面層７を成長させること
前述のステップの順序によって得られた半導体基板１は、図５に模式的に表現されている。特に、どのようにして多孔質シリコン（ＰＳ）からなる層４および単結晶シリコンからなる層５の両方が波形状または山谷形状を有しさらに半導体基板１の機能的カップリング層１０を形成するか、については注目すべきである。
さらに、このケースでは、得られた半導体基板１では、多孔質シリコン（ＰＳ）からなる層４の使用および波形状または山谷形状の部分６の上に形成された表面層７によって得られた原子転移のクロージングのおかげで、熱膨張の差違に近因するストレスが減少している。
さらに、このケースでは、表面層７のエピタキシャル成長は、電子または光電子デバイスを実現できるような数μｍの厚みの層および半導体基板１を得るように、実現される。
さらに、表面層７（その後に部分的にラッピングまたはエッチングで除去できる）をより長く続くエピタキシャル成長によって実現でき、この方法で大型の自立半導体基板を得ることができる。
さらに、このようにして得られた半導体基板１をＣＶＤ反応炉導入して、続いて電子または光電子デバイスを実現するのに適した大型の高品質基板バルクを高温成長させることが可能である。
本発明に係る形成プロセスのさらに他の実施形態によれば、半導体基板１は以下の順番に並んだステップによって得られる。
ａ）図７Ａに模式的に表現するように、単結晶シリコンからなる基板３を平坦なプレート形状に形成すること
ｂ）複数の微細構造を形成すること（特に前述の基板３の部分３Ａの上に複数の微細構造２を形成すること）、この方法で図７Ａに模式的に表現するように、複数の微細構造２を有する波形状または山谷形状の部分６付きの半導体基板１を得ることができる。
ｃ）多孔質層に類似であると見なされるバブルを有するシリコンからなる層８を、中間領域において、好ましくは前述の基板３の表面から数十ｎｍ離れたところで、図７Ｂに図示されるように、Ｆで模式的に示した希ガスまたは酸素の注入によって、形成すること。さらに図７Ｃに示すように、次に続く熱処理をすること。特に、前述の注入およびその後の熱処理ステップによって、図７Ｃに模式的に表現するように、単結晶シリコンからなる基板３の中間部分が、バブルを有するシリコンからなる層８に変換される。さらに、前述のバブルを有するシリコンからなる層８から離れて、基板３の第１部分３Ａおよび第２部分３Ｂが形成され、前述の第１部分３Ａは、複数の微細構造２を有しており、さらに半導体基板１の波形状または山谷形状の部分６を形成している。
特に、このようにして得られた半導体基板１は、機能的カップリング層１０を形成するバブルを有するシリコンからなる層８と、波形状または山谷形状の部分６とを備えている。
先に説明したように、好ましくは、シリコンの層８は適合して高密度のバブルによって形成され、それにより使われた材料の熱膨張の差違に関連したストレスの低減を要求されたとおり実現できる。単結晶シリコンからなる基板３の第１波形状または山谷形状の部分３Ａは、結晶格子の差違に関連した欠陥を減らすのに用いられる。
本ケースの半導体基板１に、さらに、先に述べたプロセス・ステップによって得られた構造の上に成長させられた表面層７が加えられている。前述の表面層７は、本質的には成長ステップに必要な温度において欠陥がなく、使われた材料の結晶格子の大きな差違の存在があっても、したがって有利なことに、シリコンに代わる半導体材料からなる層として用いられる。
強調されるべき点として、注入して単結晶シリコンからなる基板３の表面部分にバブルを有するシリコンからなる層８を形成すること（図７Ａに矢印Ｆで示すように）または反対方向に（後ろから注入することによって）、単結晶シリコンからなる基板３の底部に（図７Ｄの矢印Ｆ２で示すように）形成することができる。
先に説明したように、表面層７のエピタキシャル成長は、数μｍの厚みの層および半導体基板１を得ることができるように実行され、それにより電子または光電子デバイスを実現するのに用いられることができる。
さらに、より長く続くエピタキシャル成長によって、表面層７を実現することができ、この方法で大型の自立半導体基板を得ることができる。表面層７は、その後にラッピングまたはエッチングによって部分的に除去される。
さらに、このようにして得られた半導体基板１をＣＶＤ反応炉内に導入して、より長く続くエピタキシャル成長によって大型の高品質基板バルクを高温成長によって得ることができ、それは続いて電子または光電子デバイスを実現するのに適している。
図７Ａ〜７Ｄに図示されたプロセス・ステップにおいて、微細構造２は、一例としてしかもけして本発明を制限しないものとして、半導体基板１の一延長方向（第２方向Ｙ）に沿って継続的に進行していることが示されている。さらにピラミッド形状の微細構造２を考慮することが可能であり、先の実施形態と同様に、その場合にプロセスは図８Ａ〜８Ｃに示されたように上述されたのと同一のステップ順序である。
基本的に、本発明によって得られた半導体基板では、柔軟な基板の利益に波形状または山谷形状の基板の利益が結びつけられ、シリコンに代わる半導体材料を用いることができる。その結果、製造コストの観点からみた有利な点が得られる。先行技術に関連して目立った問題に遭遇することがなく、多孔質層４および複数の微細構造２を用いているおかげで結晶格子および熱膨張率の差違に関連した欠陥が除去される。
特に、前述の半導体基板１は、格子定数の大きな差違（１０〜２０％）を有する材料のヘテロエピキタシーに用いられる。本発明の好ましい実施形態では、半導体基板１の形成プロセス、シリコン上の炭化ケイ素（ＳｉＣ）３Ｃ、シリコン上のダイアモンド（差違が５０％）およびシリコンまたはＡｌ２Ｏ３上の窒化ガリウム（ＧａＮ）のエピタキシーに用いられる。
本発明によれば好ましく、半導体基板１によって、シリコンに代わる半導体材料のウェーハおよび種、例えば炭化ケイ素（ＳｉＣ）からなるものが製造されることができ、それはあるサイズのブロックの成長によってシリコンに代わる半導体材料上の成長に関する最近の技術の欠点（特に、炭化ケイ素（ＳｉＣ）の場合に、直径が７５〜１００ｍｍに制限されている）を克服する。
まとめると、本発明によれば好ましく、波形状または山谷形状の部分および／または多孔質層を有する機能的カップリング層１０を有しておりしかも単結晶シリコンの構造の上に高品質ヘテロエピタキシャル層を成長させることができる半導体基板が得られる。それにより、結晶格子および／または熱膨張率の差違に関連した欠陥を除去することができ、さらにシリコンに代わる半導体材料を用いることができる。
当然ながら、当業者は、起こりえる特定の要求を満たすために、多くの変更および変形例を半導体基板および上述のプロセスにもたらすことができる。変更や変形例は、全て、以下の請求項によって定義された本発明の保護の範囲に入っている。

Claims (56)

  1. 特に単結晶シリコンからなる少なくとも１つの基板（３）および単結晶シリコン（５）からなる覆い層を備えるタイプの電子および／または光電子デバイスを実現するのに適した半導体基板（１）であって、
    使われた材料の差違に関連した欠陥を減らすのに適した少なくとも１つの機能的カップリング層（１０）を備えていることを特徴とする、半導体基板（１）。
  2. 前記機能的カップリング層（１０）は、前記単結晶シリコンからなる層（５）に形成され、前記使われた材料の結晶格子の差違に関連した欠陥を減らすのに適した波形状または山谷形状の部分（６）を有していることを特徴とする、請求項１に記載の半導体基板（１）。
  3. 前記波形状または山谷形状の部分（６）は、前記単結晶シリコンからなる層（５）内に形成された複数の微細構造（２）を有していることを特徴とする、請求項２に記載の半導体基板（１）。
  4. 前記複数の微細構造（２）は、前記半導体基板（１）の延長の第１方向と第２方向（Ｘ、Ｙ）のうち少なくとも１つの方向に対して等距離であることを特徴とする、請求項３に記載の半導体基板（１）。
  5. 前記複数の微細構造（２）は、前記半導体基板（１）の延長の第１方向と第２方向（Ｘ、Ｙ）に対して等距離であることを特徴とする、請求項４に記載の半導体基板（１）。
  6. 前記微細構造（２）は逆ピラミッド形状であることを特徴とする、請求項３に記載の半導体基板（１）。
  7. 前記微細構造（２）は直線により構成されたピラミッド形状であり、正方形のベースを有する前記直線により構成されたピラミッドのベースの対称中心に一致する中心軸の回りに対称的に配置された平面群１１１によって形成されていることを特徴とする、請求項６に記載の半導体基板 （１）。
  8. 前記微細構造（２）は、前記単結晶シリコンからなる基板（３）の平面から突出するタイプであることを特徴とする、請求項３に記載の半導体基板（１）。
  9. 突出タイプの前記微細構造（２）はダイアモンド形状であることを特徴とする、請求項８に記載の半導体基板（１）。
  10. 突出タイプの前記微細構造（２）は、対称的なダイアモンド形状であり、前記ダイアモンドのベースの対称中心に一致する中心を有する中心軸の回りに配置された群１１１および群２１１の平面によって形成されていることを特徴とする、請求項９に記載の半導体基板（１）。
  11. 前記機能的カップリング層（１０）、前記単結晶シリコンからなる基板（３）と前記単結晶シリコンからなる層（５）の間に配置され、使われた材料の熱膨張率の差違によって生じたストレスを減らすことに適した多孔質層（４）を有することを特徴とする、請求項１に記載の半導体基板（１）。
  12. 前記多孔質層（４）は多孔質シリコンの層を有することを特徴とする、請求項１１に記載の半導体基板（１）。
  13. 前記多孔質層（４）はバブルを有する層からなることを特徴とする、請求項１１に記載の半導体基板（１）。
  14. 前記多孔質層（４）は、前記単結晶シリコンからなる層（５）の表面領域（４Ａ）と、前記単結晶シリコンからなる層（５）との反対の位置にある底面領域（４Ｂ）とで異なる多孔率を有することを特徴とする、請求項１１に記載の半導体基板（１）。
  15. 前記多孔質層（４）の前記表面領域（４Ａ）は、多孔率が４０％〜４５％であり、厚みがほぼ数ｎｍ程度であり、
    前記多孔質層（４）の前記底面領域（４Ｂ）は、前記表面領域（４Ａ）より多孔率および厚さが大きいことを特徴とする、請求項１４に記載の半導体基板（１）。
  16. 前記底面領域（４Ｂ）は、多孔率が６０％であり、厚みが１０ミクロンであることを特徴とする、請求項１４に記載の半導体基板（１）。
  17. 前記機能的カップリング層（１０）は、請求項１１〜１６のいずれかに記載の多孔質層（４）をさらに有していることを特徴とする、請求項１〜１０のいずれかに記載の半導体基板（１）。
  18. 前記多孔質層（４）の上に形成された表面層（７）をさらに有していることを特徴とする、請求項１〜１７のいずれかに記載の半導体基板（１）。
  19. 前記表面層（７）はシリコンに代わる半導体材料からなることを特徴とする、請求項１８に記載の半導体基板（１）。
  20. 前記表面層（７）は、炭化ケイ素、窒化ガリウム、ガリウムヒ素、セレン化亜鉛およびシリコンゲルマニウムから選ばれた材料からなることを特徴とする、請求項１９に記載の半導体基板（１）。
  21. 前記機能的カップリング層（１０）および前記表面層（７）の間に形成されたシリコン・バッファ層をさらに備えていることを特徴とする、請求項１８〜２０のいずれかに記載の半導体基板（１）。
  22. 電子および／または光電子デバイスを実現するのに適した半導体基板（１）の製造プロセスであって、
    特に単結晶シリコンからなる基板（３）を形成するステップと、
    前記単結晶シリコンからなる基板（３）の上に、単結晶シリコンからなる層（５）をエピタキシャル再成長させるステップと、
    前記単結晶シリコンからなる基板（３）の上に、機能的カップリング層（１０）を実現するステップと、
    を備えた半導体基板（１）の製造プロセス。
  23. 前記機能的カップリング層（１０）を実現するステップは、前記半導体基板（１）の波形状または山谷形状の部分（６）を実現するステップを含んでおり、
    前記波形状または山谷形状の部分（６）は機能的カップリング層（１０）の機能を有することを特徴とする、請求項２２に記載の半導体基板（１）の製造プロセス。
  24. 前記波形状または山谷形状の部分（６）を実現する前記ステップは、前記単結晶シリコンからなる層（５）に複数の微細構造（２）を輪郭形成するステップを含んでいることを特徴とする、請求項２３に記載の半導体基板（１）の製造プロセス。
  25. エピタキシャル再成長の前記ステップは、前記単結晶シリコンからなる層（５）の厚みが前記複数の微細構造（２）を輪郭形成するステップに適したものになるように行われる、請求項２４に記載の半導体基板（１）の製造プロセス。
  26. 前記複数の微細構造（２）を輪郭形成する前記ステップは、前記単結晶シリコンからなる層（５）をパターニングするステップと、その後の露光およびフォトリソグラフィー・エッチングをするステップを有していることを特徴とする、請求項２５に記載の半導体基板（１）の製造プロセス。
  27. 前記複数の微細構造（２）を輪郭形成する前記ステップは、微小機械加工法を有することを特徴とする、請求項２４に記載の半導体基板（１）の製造プロセス。
  28. 前記単結晶シリコンからなる層（５）をエピタキシャル再成長させる前記ステップは、気相における化学析出プロセスを有することを特徴とする、請求項２２に記載の半導体基板（１）の製造プロセス。
  29. 前記単結晶シリコンからなる層（５）をエピタキシャル再成長させる前記ステップは、分子線エピタキシャル成長法を有することを特徴とする、請求項２２に記載の半導体基板（１）の製造プロセス。
  30. 前記輪郭形成ステップによって、逆ピラミッド形状の前記複数の微細構造（２）が実現されることを特徴とする、請求項２４に記載の半導体基板（１）の製造プロセス。
  31. 前記輪郭形成ステップによって、正方形のベース付きの直線から構成されるピラミッド形状の前記複数の微細構造（２）が実現され、
    前記複数の微細構（２）は、前記直線から構成されるピラミッドのベースの対称中心に一致する中心を有する中心軸の周りに対称的に配置された平面群１１１によって形成されていることを特徴とする、請求項３０に記載の半導体基板（１）の製造プロセス。
  32. 前記輪郭形成ステップは、前記単結晶シリコンからなる基板（３）の平面から突出するタイプの前記複数の微細構造（２）を実現することを特徴とすることを特徴とする、請求項２４に記載の半導体基板（１）の製造プロセス。
  33. 前記輪郭形成ステップは、ダイアモンド形状の突出タイプの前記複数の微細構造（２）を実現することを特徴とする、請求項３２に記載の半導体基板（１）の製造プロセス。
  34. 前記輪郭形成ステップは、対称的なダイアモンド形状の突出タイプである前記複数の微細構造（２）を実現し、
    前記対称的なダイアモンド形状は、前記ダイアモンドのベースの対称中心に一致する中心軸の周りに配置された平面群１１１および平面群２１１によって形成されていることを特徴とする、請求項３３に記載の半導体基板（１）の製造プロセス。
  35. 前記機能的カップリング層（１０）を実現するステップは、前記単結晶シリコンからなる基板（３）の上に多孔質層（４）を形成するステップを有しており、
    前記多孔質層（４）は機能的カップリング層（１０）の機能を有していることを特徴とする、請求項２２に記載の半導体基板（１）の製造プロセス。
  36. 前記多孔質層（４）を形成する前記ステップは、電気化学エッチング法を有しており、
    前記電気化学エッチング法は、前記単結晶シリコンからなる基板（３）の表面部分を、前記多孔質層（４）を実現するのに適した多孔質シリコンの層に変換することを特徴とする、請求項３５に記載の半導体基板（１）の製造プロセス。
  37. 前記多孔質層（４）を形成する前記ステップは、前記単結晶シリコンからなる基板（３）の中間領域に、希ガスまたは酸素を注入するステップおよび次に続く熱処理によって、バブルを有するシリコン（８）からなる層を形成するステップを有しており、
    それにより単結晶シリコンからなる基板（３）の中間部分に、前記多孔質層（４）を実現するのに適したバブルを有するシリコン（８）からなる前記層を実現することを特徴とする、請求項３５に記載の半導体基板（１）の製造プロセス。
  38. 前記多孔質層（４）を形成する前記ステップは、前記単結晶シリコンからなる層（５）に位置する表面領域（４Ａ）と、前記単結晶シリコンからなる層（５）と反対の位置にある底面領域（４Ｂ）とで多孔率が異なる多孔質層（４）を実現することを特徴とする、請求項３５に記載の半導体基板（１）の製造プロセス。
  39. 前記多孔質層（４）を形成する前記ステップは、前記表面領域（４Ａ）において多孔率が４０％〜４５％であり厚みがほぼ数ｎｍ程度であり、前記底面領域（４Ｂ）が前記表面領域（４Ａ）より大きな多孔率および厚さを有していることを特徴とする、請求項３８に記載の半導体基板（１）の製造プロセス。
  40. 前記多孔質層（４）を形成する前記ステップは、前記底領域（４Ｂ）において多孔率が６０％であり厚みが１０ミクロンである多孔質層（４）を実現することを特徴とする、請求項３９に記載の半導体基板（１）の製造プロセス。
  41. 前記機能的カップリング層（１０）を実現するステップは、多孔質層（４）を、請求項３５〜４０のいずれかに記載の前記単結晶シリコンからなる基板（３）上に形成するステップを有しており、
    前記波形状または山谷形状の部分（６）および前記多孔質層（４）は、機能的カップリング層（１０）の機能を有していることを特徴とする、請求項２１〜３４のいずれかに記載の半導体基板（１）の製造プロセス。
  42. 前記半導体基板（１）の前記波形状または山谷形状の部分（６）を実現するステップは、前記多孔質層（４）を形成する前記ステップより先に実行され、
    前記多孔質層（４）および前記単結晶シリコンからなる層（５）の両方が、波形状または山谷形状であり、前記半導体基板（１）の前記機能的カップリング層（１０）を実現していることを特徴とする、請求項４１に記載の半導体基板（１）の製造プロセス。
  43. 前記多孔質層（４）を形成する前記ステップによって、希ガスまたは酸素のイオン注入ステップおよび次に続く熱処理によって、バブルを有するシリコンからなる層（８）が前記単結晶シリコンからなる基板（３）の中間領域（表面に近い）に形成され、
    前記注入ステップおよび次に続く熱処理は、前記単結晶シリコンからなる基板（３）の前記中間部分を、前記多孔質層（４）を実現するのに適したバブルを有するシリコンからなる前記層（８）に変換することを特徴とする、請求項２２〜４２のいずれかに記載の半導体基板（１）の製造プロセス。
  44. 前記注入ステップおよび次に続く熱処理は、さらに、前記単結晶シリコンからなる基板（３）の第１および第２部分（３Ａ、３Ｂ）を形成し、
    前記第１および第２部分（３Ａ、３Ｂ）は、バブルを有するシリコンからなる前記層（８）から離れており、
    前記波形状または山谷形状の部分（６）を実現するステップは、複数の微細構造（２）を前記単結晶シリコンからなる基板（３）の前記第１部分（３Ａ）に実現することを特徴とする、請求項４３に記載の半導体基板（１）の製造プロセス。
  45. 前記注入および次に続く熱処理ステップによって、高密度のバブルを有するバブルを有するシリコンからなる前記層（８）を実現することを特徴とする、請求項４３に記載の半導体基板（１）の製造プロセス。
  46. 前記注入ステップは、前記単結晶シリコンからなる基板（３）の表面部分で実行されることを特徴とする、請求項４３に記載の半導体基板（１）の製造プロセス。
  47. 前記注入ステップは、前記単結晶シリコンからなる基板（３）の底部で実行されることを特徴とする、請求項４３に記載の半導体基板（１）の製造プロセス。
  48. 表面層（７）を前記機能的カップリング層（１０）上に直接にエピタキシャル成長させるステップをさらに備えていることを特徴とする、請求項２２〜４７のいずれかに記載の半導体基板（１）の製造プロセス。
  49. 前記表面層（７）をエピタキシャル成長させる前記ステップは、シリコンに代わる半導体材料をエピタキシャル成長させるステップを含んでいることを特徴とする、請求項４８に記載の半導体基板（１）の製造プロセス。
  50. 前記表面層（７）をエピタキシャル成長させる前記ステップは、炭化ケイ素、窒化ガリウム、ガリウムヒ素、セレン化亜鉛およびセレン化ゲルマニウムから選ばれた材料をエピタキシャル成長させるステップを含んでいることを特徴とする、請求項４９に記載の半導体基板（１）の製造プロセス。
  51. 前記表面層（７）をエピタキシャル成長させる前記ステップは、前記多孔質層（４）および前記表面層（７）の間に形成されたさらなるシリコン・バッファ層をエピタキシャル成長させるさらなるステップの後に行われることを特徴とする、請求項４８に記載の半導体基板（１）の製造プロセス。
  52. 前記表面層（７）をエピタキシャル成長させる前記ステップは、電子および／または光電子デバイスを前記半導体基板（１）に集積化できるのに少なくとも適切な厚みで行われることを特徴とする、請求項４８に記載の半導体基板（１）の製造プロセス。
  53. 前記表面層（７）をエピタキシャル成長させる前記ステップは、大型の自立半導体基板を実現するのに適した厚み以上にまで続けられ、
    異なるタイプの前記単結晶シリコンからなる基板（３）から前記表面層（７）を部分的に除去するステップをさらに備えていることを特徴とする、請求項５２に記載の半導体基板（１）の製造プロセス。
  54. 前記部分的除去ステップは研磨によって行われることを特徴とする、請求項５３に記載の半導体基板（１）の製造プロセス。
  55. 前記部分的除去ステップはエッチングによって行われることを特徴とする、請求項５３に記載の半導体基板（１）の製造プロセス。
  56. 大型の高品質バルク基板を高温成長させるステップをさらに備えており、
    前記高品質バルク基板は、電子および／または光電子デバイスを実現するのに適していることを特徴とする、請求項２２〜５５のいずれかに記載の半導体基板（１）の製造プロセス。
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