JP2010287854A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2010287854A JP2010287854A JP2009142517A JP2009142517A JP2010287854A JP 2010287854 A JP2010287854 A JP 2010287854A JP 2009142517 A JP2009142517 A JP 2009142517A JP 2009142517 A JP2009142517 A JP 2009142517A JP 2010287854 A JP2010287854 A JP 2010287854A
- Authority
- JP
- Japan
- Prior art keywords
- lower electrode
- fin
- semiconductor device
- capacitor
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】キャパシタを構成する下部電極の自立安定性が十分に高められる半導体装置を提供する。
【解決手段】キャパシタ下地層2上に、キャパシタを構成する筒状の下部電極10と、下部電極10の外壁部に、外壁部から延在して形成されたフィン17とサポート膜6を有する。フィン17は下部電極10の長手方向一部にだけ形成されている。さらに、フィン17を含む下部電極10の上端はサポート膜6に接続されており、サポート膜6からの下部電極10の剥がれが防止される。フィン17を含む下部電極10上に、容量膜、上部電極、容量プレートの埋込みサポート膜、および容量プレートを成膜する。フィン17とサポート膜6とを接続させることにより、サポート膜6と下部電極10の接続面積を増大させることができる。
【選択図】図15
【解決手段】キャパシタ下地層2上に、キャパシタを構成する筒状の下部電極10と、下部電極10の外壁部に、外壁部から延在して形成されたフィン17とサポート膜6を有する。フィン17は下部電極10の長手方向一部にだけ形成されている。さらに、フィン17を含む下部電極10の上端はサポート膜6に接続されており、サポート膜6からの下部電極10の剥がれが防止される。フィン17を含む下部電極10上に、容量膜、上部電極、容量プレートの埋込みサポート膜、および容量プレートを成膜する。フィン17とサポート膜6とを接続させることにより、サポート膜6と下部電極10の接続面積を増大させることができる。
【選択図】図15
Description
本発明は、半導体装置に関し、特にキャパシタの下部電極に関する。
DRAM(Dynamic Random Access Memory)は、1つのトランジスタと1つのキャパシタとで構成された半導体装置である。近年、高集積化のために、トランジスタおよびキャパシタの占有面積が縮小される傾向にある。ここで、キャパシタの占有面積が縮小されると、キャパシタ容量が減少する。そこで、キャパシタを3次元構造とし、下部電極の外壁部を利用して必要なキャパシタ容量を確保している。しかし、占有面積を縮小させると、隣接する下部電極間の間隔が狭くなると共に、下部電極の自立安定性が低下する。
隣接する下部電極間の間隔が狭くなると共に、下部電極の自立安定性が低下すると、例えば、下部電極の外壁部に存在した絶縁膜をウェットエッチングにより除去する際に、薬液の表面張力により、下部電極同士が引き寄せられて接触する不良が発生する。かかる不良に対する対策として、特許文献1には、隣接する下部電極同士をサポート膜により接続する技術が開示されている。特許文献1に開示されている技術について、図1を参照してさらに詳しく説明する。図1に示すように、トランジスタ、配線層および下部電極ストッパ膜(不図示)が形成されたキャパシタ下地層2がシリコン基板1上に形成されている。キャパシタを構成する筒状の下部電極3は、その上端部がサポート膜4に接続されている。このサポート膜4が下部電極3の倒れを防止する物理的な支えとなる。ここで、下部電極3の外壁部を露出させるウェットエッチング工程における薬液の流動性を高めるため、サポート膜4には開口部4aが設けられている。具体的には、下部電極列の間に1列おきに開口部4aが設けられている。
特許文献1に開示されている技術では、上記理由から、サポート膜に開口部が設けられている。したがって、サポート膜に開口部が設けられていない場合に比べて、下部電極とサポート膜との接続面積が少なく、下部電極同士の接触を防止することは困難である。結果、サポート膜は下部電極との密着性が低いので、エッチング薬液の表面張力により下部電極がサポート膜から剥がれて、開口部に引き寄せられ、下部電極同士が接触する虞がある。下部電極同士が接触するとビット不良が発生する。さらに接触により下部電極が破損し、その一部が飛散すると、その部分の容量膜形成が阻害されて容量不足となる。
本発明の半導体装置は、キャパシタを構成する筒状の下部電極と、下部電極の外壁部に、該外壁部から延在して形成されたフィンとを有する。したがって、フィンとサポート膜とを接続させることにより、サポート膜と下部電極の接続面積を増大させることができる。また、フィンと下部電極が形成されている層間絶縁膜とを接続させることにより、下部電極と層間絶縁膜との接続面積を増大させることができる。いずれにしても、サポート膜からの下部電極の剥がれが防止されて、上記課題が解決される。例えば、エッチング薬液の表面張力によって下部電極がサポート膜から剥がれることを回避できる。さらに、フィンを下部電極と同じ材料で形成すれば、フィンも下部電極として利用できるので、剥がれの改善とともに、キャパシタ容量の増大も図ることができる。
本発明によれば、キャパシタを構成する下部電極の自立安定性が十分に高められる。
(実施例1)
以下、本発明の半導体装置の実施形態の一例について説明する。ここでは、本実施形態に係る半導体装置の製造方法について詳細に説明することによって、その構造についても明らかにする。
まず、図2に示すように、シリコン基板1の上に形成されているキャパシタ下地層2の上に、絶縁膜5、サポート膜6およびハードマスク7を順次積層する。ここで、絶縁膜5の材質はSiO2、膜厚は2μmである。同様に、サポート膜6の材質はSiN、膜厚は100nm、ハードマスク7の材質はAl2O3、膜厚は35nmである。次いで、レジスト8を塗布し、露光・現像処理によってレジスト8に円状パターン8aを形成する。
次に、図3、図4に示すように、円状パターン8aが形成されたレジスト8(図2)をマスクにして、ドライエッチングによってハードマスク7に円状パターン7aを形成する。このときのエッチングガスには、BCl3とCl2を用いる。BCl3の流量は120sccm、Cl2の流量は80sccmである。その後、アッシングにより、残留したレジスト8(図2)を除去する。なお、図3は、ハードマスク7に円状パターン7aが形成された後の状態を示す断面図であり、図4は平面図である。図4に示されている円状パターン7aのパターン径(a)は85nm程度、パターン間隔(b)は40nm程度である。
その後、図5に示すように、ハードマスク7をマスクとして、ドライエッチングによって、サポート膜6に貫通孔6aを形成する。このときのエッチングガスには、SF6とArを用いる。SF6の流量は100sccm、Arの流量は100sccmである。さらに絶縁膜5に深さ1μmの孔5a(絶縁膜5を貫通はしていない)を形成する。このときのエッチングガスには、C4F6とArとO2を用い、エッチング時間は120秒とする。C4F6の流量は50sccm、Arの流量は500sccm、O2の流量は50sccmである。
次に、図6に示すように、レジスト9を塗布し、露光・現像処理によって、レジスト9にフィンパターン9aを形成する。
次いで、図7、図8に示すように、フィンパターン9aが形成されたレジスト9(図6)をマスクにしてハードマスク7をドライエッチングし、ハードマスク7にフィンパターン7bを形成する。このときのエッチングガスには、BCl3とCl2を用いる。BCl3の流量は120sccm、Cl2の流量は80sccmである。その後、アッシングにより、残留したレジスト9(図6)を除去する。なお、図7は、ハードマスク7にフィンパターン7bが形成された後の状態を示す断面図であり、図8は平面図である。図8に示されているフィンパターン7bの長さ(c)は30nm程度、フィンパターン7bの幅(d)は15nm程度である。また、1つの円状パターン7aに対して2つの(一対の)フィンパターン7bを形成する。
ここで、1つの円状パターン7aに対して設けられている2つのフィンパターン7bは、同一の直線上に形成されている(θ1=180°)。ただし、2つのフィンパターン7bは、隣接する円状パターン7aの中心を結ぶ直線上には形成されていない。すなわち、図8に示されているように、2つのフィンパターン7bは、隣接する円状パターン7aの中心を結ぶ直線に対して傾斜している(傾斜角度:θ2)。このようにフィンパターン7bを傾斜させることによって、フィンパターン7b同士の接触を回避しつつ、隣接する円状パターン7aの間の間隔を最小にして、加工マージンの確保と占有面積の縮小を図ることができる。ここでは傾斜角度θ2を30°としたが、傾斜角度θ2が20°〜70°の範囲内であれば、フィンパターン7b同士の接触を回避することができる。
次に、図9に示すように、ハードマスク7(図7、図8)をマスクとして、ドライエッチングによって、サポート膜6の一部を除去する。このときのエッチングガスには、SF6とArを用いる。SF6の流量は100sccm、Arの流量は100sccmである。かかるエッチング工程では、絶縁膜5に形成されている既存の孔5aはエッチングされずにそのまま残留する。さらに、絶縁膜5を、孔5aがキャパシタ下地層2に到達するまでエッチングする。このときのエッチングガスには、C4F6とArとO2を用い、エッチング時間は120秒+20%オーバーエッチ(24秒)とする。C4F6の流量は50sccm、Arの流量は500sccm、O2の流量は50sccmである。このドライエッチングにより、円状パターン7aの深さ(f)は2μm、フィンパターン7bの深さ(e)は1μmとなる。またフィンパターン7bの底面部は、湾曲形状となる。その後、ハードマスク7(図7)を除去する。なお、図9は、ハードマスク7が除去された後の状態を示している。
次に、図10に示すように、絶縁膜5とサポート膜6の上面に、下部電極10を成膜し、さらにCMPスラリの流入防止のため、埋込み膜11を積層して前記パターンを完全に埋め込む。ここで、下部電極10の材質はTiN、膜厚は7nmであり、埋込み膜11の材質はSiO2である。次に、図11に示すように、CMP処理によって下部電極10を1つのキャパシタ毎に分離する。
次いで、図12に示すように、レジストを塗布し、露光・現像処理によって、サポート膜6を部分的に露出させるパターンを有するレジストマスク12を形成する。
その後、図13に示すように、レジストマスク12(図12)をマスクとして、ドライエッチングによって、不要なサポート膜6を除去して、下部電極10の1列おきにサポート膜6を残留させる。このときのエッチングガスには、SF6とArを用いる。SF6の流量は100sccm、Arの流量は100sccmである。
次に、図14、図15に示すように、ウェットエッチングで絶縁膜5(図13)と埋込み膜11(図13)を除去して、キャパシタ下地層2上に、フィン17と下部電極10とサポート膜6とを残留させると共に、下部電極10の外壁部を露出させる。なお、図15は、キャパシタ下地層2上に、フィン17と下部電極10とサポート膜6とが残留すると共に、下部電極10の外壁部が露出された状態を示す斜視図であり、図14は、図15のA-A’断面図である。図15に示されているように、フィン17は下部電極10の長手方向一部(本実施形態では、下部電極10の上部)にだけ形成されている。さらに、フィン17を含む下部電極10の上端はサポート膜6に接続されている。これまでの説明(特に図8に基づく説明)から明らかなように、対を成す2つのフィン17は、下部電極10の中心を通る直線であって、かつ、隣接する下部電極10の中心を結ぶ直線とは異なる直線上に形成されている。
その後、図16に示すように、フィン17を含む下部電極10上に、容量膜13、上部電極14、容量プレートの埋込みサポート膜15および容量プレート16を成膜する。以上によって、キャパシタの形成が完了する。ここで、容量膜13はAlO/ZrOの積層体であり、膜厚は7nmである。同様に、上部電極14の材質はTiN、膜厚は10nm、埋込みサポート膜15の材質はポリSi、膜厚は150nm、容量プレート16の材質はW、膜厚は100nmである。
なお、フィンを下部電極の長手方向一部に形成する場合、その位置は下部電極の上部に限定されるものではない。例えば、フィンを下部電極の下部に形成し、そのフィンを層間絶縁膜に接続してもよい。
(実施例2)
(実施例2)
以下、本発明の半導体装置の実施形態の一例について説明する。ここでも、本実施形態に係る半導体装置の製造方法について詳細に説明することよって、その構造についても明らかにする。
まず、図17に示すように、シリコン基板1の上に形成されているキャパシタ下地層2の上に、絶縁膜5、サポート膜6およびハードマスク7を順次積層する。ここで、絶縁膜5の材質はSiO2、膜厚は2μmである。同様に、サポート膜6の材質はSiN、膜厚は100nm、ハードマスク7の材質はAl2O3、膜厚は35nmである。次いで、レジスト8を塗布し、露光・現像処理によってレジスト8に円状パターン8aを形成する。
次に、図18、図4に示すように、円状パターン8aが形成されたレジスト8(図17)をマスクにして、ドライエッチングによってハードマスク7に円状パターン7aを形成する。このときのエッチングガスには、BCl3とCl2を用いる。BCl3の流量は120sccm、Cl2の流量は80sccmである。その後、アッシングにより、残留したレジスト8(図17)を除去する。なお、図18は、ハードマスク7に円状パターン7aが形成された後の断面状態を示す図である。ハードマスク7に円状パターン7aが形成された後の平面状態は、図4に示す状態と同一である。
その後、図19に示すように、上記のようにパターニングされたハードマスク7の上に、さらにレジスト9を塗布し、露光・現像処理によってレジスト9にフィンパターン9aを形成する。
次に、図20に示すように、フィンパターン9aが形成されたレジスト9(図19)をマスクにして、ドライエッチングによってハードマスク7にフィンパターン7bを形成する。このときのエッチングガスは、BCl3とCl2を用いる。BCl3の流量は120sccm、Cl2の流量は80sccmである。既存開口部のサポート膜6はエッチングされずにそのまま残留する。その後、アッシングにより、残留していたレジスト9(図19)を除去する。このときの平面状態は図8に示す状態と同一である。
その後、図21に示すように、ハードマスク7(図20)をマスクとして、ドライエッチングによって、サポート膜6に貫通孔6aを形成する。このときのエッチングガスには、SF6とArを用いる。SF6の流量は100sccm、Arの流量は100sccmである。引き続き絶縁膜5に深さ2μmの孔5aを形成する。このときのエッチングガスには、C4F6とArとO2を用いる。C4F6の流量は50sccm、Arの流量は500sccm、O2の流量は50sccmである。エッチング終了はエンドポイント検出+20%オーバーエッチとする。このドライエッチングにより、円形パターン7aとフィンパターン7bの深さは2μmとなる。
次に、図22に示すように、絶縁膜5とサポート膜6の上面に、下部電極10を成膜し、さらにCMPスラリの流入防止のため、埋込み膜11を積層して前記パターンを完全に埋め込む。ここで、下部電極10の材質はTiN、膜厚は7nmであり、埋込み膜11の材質はSiO2である。次に、図23に示すように、CMP処理によって下部電極10を1つのキャパシタ毎に分離する。
その後、図24に示すように、レジストを塗布し、露光・現像処理によって、サポート膜6を部分的に露出させるパターンを有するレジストマスク12を形成する。
次に、図25に示すように、レジストマスク12(図24)をマスクとして、ドライエッチングによって、不要なサポート膜6を除去して、下部電極10の1列おきにサポート膜6を残留させる。このときのエッチングガスには、SF6とArを用いる。SF6の流量は100sccm、Arの流量は100sccmである。
次いで、図26、図27に示すように、ウェットエッチングで絶縁膜5と埋込み膜11を除去して、キャパシタ下地層2上に、フィン18(図27)と下部電極10とサポート膜6とを残留させると共に、下部電極10の外壁部を露出させる。なお、図27は、キャパシタ下地層2上に、フィン18と下部電極10とサポート膜6とが残留すると共に、下部電極10の外壁部が露出された状態を示す斜視図であり、図26は、図27のB-B’断面図である。図27に示されているように、フィン18は下部電極10の外壁部にその全長に亙って形成されている。さらに、フィン18を含む下部電極10の上端はサポート膜6と接続されていると共に、フィン18の下端はキャパシタ下地層2に接続されている。
その後、図28に示すように、下部電極10上に、容量膜13、上部電極14、容量プレートの埋込みサポート膜15および容量プレート16を成膜する。ここで、容量膜13はAlO/ZrOの積層体であり、膜厚は7nmである。同様に、上部電極14の材質はTiN、膜厚は10nm、埋込みサポート膜15の材質はポリSi、膜厚は150nm、容量プレート16の材質はW、膜厚は100nmである。以上によって、キャパシタの形成が完了する。
本実施形態に係る半導体装置では、フィン18がサポート膜6に接続されているので、フィン17と同じ効果が得られる。さらに、フィン18がキャパシタ下地層2に接されているので、下部電極10がより安定して自立する。したがって、図示されているサポート膜6を無くしても、サポート膜6が有る場合と同様な効果が得られる。
図29に、本発明の半導体装置におけるキャパシタ部分の変形例の一つを示す。図示されているキャパシタ部分では、下部電極10の外壁部の直交する4方向にフィン19が形成されている。換言すれば、1つの下部電極10に対して二対のフィン19が形成されている。図29に示す構造では、2方向にフィンを設けた場合よりも、下部電極10がさらに安定して自立することは明らかであり、図27などに示されているサポート膜6が不要となる。もっとも、サポート膜を形成し、フィン19をサポート膜に接続させれば、下部電極10がより一層安定して自立することはもちろんである。
なお、図29に示す構造においても、各対のフィン19は、当該下部電極10の中心を通る直線であって、かつ、隣接する下部電極10の中心を結ぶ直線とは異なる直線上に形成されている。すなわち、各フィン19は、隣接する下部電極10の中心を結ぶ直線に対して傾斜している。
本明細書では、フィンと下部電極とを同じ材料で形成した例について説明したが、フィンと下部電極とを異なる材料で別工程にて形成してもよい。もっとも、フィンと下部電極とを同じ材料で形成すれば、フィンも下部電極として利用できるので、下部電極を安定して自立させることができると共に、キャパシタ容量の増大も図ることができる。
1 シリコン基板
2 キャパシタ下地層
5 絶縁膜
6 サポート膜
7 ハードマスク
8、9 レジスト
7a、8a 円状パターン
7b、9a フィンパターン
10 下部電極
11 埋込み膜
17、18 フィン
2 キャパシタ下地層
5 絶縁膜
6 サポート膜
7 ハードマスク
8、9 レジスト
7a、8a 円状パターン
7b、9a フィンパターン
10 下部電極
11 埋込み膜
17、18 フィン
Claims (10)
- キャパシタを構成する筒状の下部電極と
前記下部電極の外壁部に、該外壁部から延在して形成されたフィンとを有する半導体装置。 - 隣接する前記下部電極の間に形成されたサポート膜を有し、前記フィンと前記サポート膜とが接続されている請求項1に記載の半導体装置。
- 前記フィンが、前記下部電極の長手方向の一部にのみ形成されている請求項1又は請求項2に記載の半導体装置。
- 前記フィンが、前記下部電極の全長に亘って形成されている請求項1又は請求項2に記載の半導体装置。
- 前記下部電極が形成された層間絶縁膜を有し、前記フィンと前記層間絶縁膜とが接続されている請求項3又は請求項4に記載の半導体装置。
- 一つの前記下部電極に対して少なくも一対の前記フィンが形成され、対を成す2つの前記フィンは、それら2つの前記フィンが形成された前記下部電極の中心を通る直線上に形成されている請求項1乃至請求項5のいずれかに記載の半導体装置。
- 対を成す2つのフィンの中心を通る前記直線が、隣接する前記下部電極の中心を結ぶ直線と交差する直線である請求項6に記載の半導体装置。
- 前記フィンが、前記下部電極と同じ材料で形成されている請求項1乃至請求項7のいずれかに記載の半導体装置。
- 前記フィンが、窒化チタンで形成されている請求項1乃至請求項8のいずれかに記載の半導体装置。
- 半導体基板上に形成されたメモリセルと周辺回路を有する半導体装置において、
半導体基板の表面に形成された活性領域となるソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域の間に形成されたトランジスタと、
前記ドレイン領域と導電性コンタクトで接続されているビットラインと、
前記ソース領域と導電性コンタクトで接続されている容量下部電極と、
前記容量下部電極と容量膜とプレート電極で構成されているキャパシタと、
前記プレート電極と接続されている多層配線層と、
前記多層配線層上に形成されている絶縁膜と、
前記絶縁膜上に形成されているパッシベーション膜とを備えている、請求項1乃至請求項9のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009142517A JP2010287854A (ja) | 2009-06-15 | 2009-06-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009142517A JP2010287854A (ja) | 2009-06-15 | 2009-06-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010287854A true JP2010287854A (ja) | 2010-12-24 |
Family
ID=43543308
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009142517A Pending JP2010287854A (ja) | 2009-06-15 | 2009-06-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010287854A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9171670B2 (en) | 2012-03-23 | 2015-10-27 | Samsung Electronics Co., Ltd. | Capacitor structures having supporting patterns and methods of forming the same |
-
2009
- 2009-06-15 JP JP2009142517A patent/JP2010287854A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9171670B2 (en) | 2012-03-23 | 2015-10-27 | Samsung Electronics Co., Ltd. | Capacitor structures having supporting patterns and methods of forming the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009141073A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2005129794A (ja) | 半導体装置及びその製造方法 | |
JP2007049016A (ja) | 半導体装置およびその製造方法 | |
TWI553780B (zh) | 接觸結構以及採用該接觸結構的半導體記憶元件 | |
JP2009099991A (ja) | 半導体素子のスタックキャパシタ及びその形成方法 | |
JP2006319121A (ja) | 半導体装置及びその製造方法 | |
JP2009016596A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2009164535A (ja) | 半導体装置、及びその製造方法 | |
JP2011142214A (ja) | 半導体装置およびその製造方法 | |
JP5529365B2 (ja) | 半導体記憶装置及びその製造方法 | |
JP2006228882A (ja) | 半導体記憶装置 | |
KR20100061974A (ko) | 커패시터 및 이의 제조 방법 | |
JP2009049034A (ja) | 半導体装置 | |
JP2006100571A (ja) | 半導体装置およびその製造方法 | |
JP2008187178A (ja) | 半導体素子及びその製造方法 | |
JP2007305681A (ja) | 半導体装置の製造方法 | |
JP2010287854A (ja) | 半導体装置 | |
KR101138843B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
KR20060007727A (ko) | 스토리지 노드 전극들 사이에 배치된 절연성 지지바를구비하는 반도체소자 제조방법 및 그에 의해 제조된반도체소자 | |
JP2001358215A (ja) | 半導体装置およびその製造方法 | |
KR20070019134A (ko) | 반도체 장치 및 이의 제조 방법 | |
KR100476399B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
JP2014086492A (ja) | 半導体装置の製造方法 | |
JP5902110B2 (ja) | 半導体装置の製造方法 | |
JP2010050311A (ja) | 半導体装置及びその製造方法 |