JP2010273048A - 実時間遅延線路 - Google Patents
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Abstract
【解決手段】実時間遅延線路3は、GND層31,32と、GND層31,32間に、順次配置される誘電体層11〜16と、誘電体層12と誘電体層13間に形成された第1のストリップ導体41と、誘電体層14と誘電体層15間に形成された第2のストリップ導体42と、第1のストリップ導体41と第2のストリップ導体42を接続するための接続用ビアと、を備え、第1のストリップ導体41は、GND層31,32とトリプレート線路を形成し、また、第2のストリップ導体42は、GND層31,32とトリプレート線路を形成する。
【選択図】図2
Description
図1は、本発明の実施の形態1に係る実時間遅延線路を適用した実時間遅延装置の一例を示す構成図である。実施の形態1に係る実時間遅延装置は、図1に示すように、複数のSW(スイッチ)1と、複数のATT(減衰器)2と、複数の実時間遅延線路3とを備えている。実時間遅延線路3は、所望の周波数λに対して、1λ、2λ、・・・nλの位相量を有しており、APAA等の運用状態に合わせて所望の位相量を設定している。かかる構成において、複数のSW1で実時間遅延線路3とATT2とを切り替えることにより、所望の遅延時間および一定の通過損失特性を得ている。
図4−1および図4−2を参照して、実施の形態2に係る実時間遅延線路を説明する。実時間遅延装置の構成およびその実時間遅延線路3の斜視図は実施の形態1(図1および図2)と同様である。図4−1は、図2の透視図、図4−2は、図2の各誘電層の平面図を示している。なお、図4−1および図4−2においてGND用ビアの図示を省略している。実施の形態1と共通する部分の説明を省略し、異なる点についてのみ説明する。
図5−1〜図7−3を参照して、実施の形態3に係る遅延線路を説明する。実時間遅延装置の構成およびその実時間遅延線路3の斜視図は実施の形態1(図1および図2)と同様である。図5−1は、図2の透視図、図5−2は、図2の各誘電層の平面図を示している。なお、図5−1および図5−2においてGND用ビアの図示を省略している。実施の形態3では、実施の形態2において、第1のストリップ導体41と第2のストリップ導体42のクロス配線部50間に、空気層を形成したものである。実施の形態2と共通する部分の説明を省略し、異なる点についてのみ説明する。
2 ATT(減衰器)
3 実時間遅延線路
4 RF入力端子
5 RF出力端子
11〜22 誘電体層
31,32,33 GND層
41 第1のストリップ導体
42 第2のストリップ導体
43 接続用ビア
44 電磁シールド用ビア
45 GND用ビア
50 クロス配線部
60 空気層
Claims (5)
- 第1のGND層および第2のGND層と、
前記第1のGND層と前記第2のGND層間に、順次配置され、各々が単層または複層で形成される第1〜第3の誘電体層と、
前記第1の誘電体層と前記第2の誘電体層間に形成された第1のストリップ導体と、
前記第2の誘電体層と前記第3の誘電体層間に形成された第2のストリップ導体と、
前記第1のストリップ導体と前記第2のストリップ導体とを接続するビアと、
を備え、
前記第1のストリップ導体は、前記第1および第2のGND層とトリプレート線路を形成し、また、前記第2のストリップ導体は、前記第1および第2のGND層とトリプレート線路を形成することを特徴とする実時間遅延線路。 - 前記第1のストリップ導体と前記第2のストリップ導体とは、前記第2の誘電体層を介して、非対称に配置されると共に、略90°で交差するクロス配線部を形成することを特徴とする請求項1に記載の実時間遅延線路。
- 前記第1のストリップ導体および前記第2のストリップ導体に沿ってその両側にシールド用のビアを形成したことを特徴とする請求項1に記載の実時間遅延線路。
- 前記クロス配線部は、複数形成され、その間隔は不定期となることを特徴とする請求項2に記載の実時間遅延線路。
- 前記第2の誘電体層には、前記第1のストリップ導体と前記第2のストリップ導体のクロス配線部間に、空気層を形成したことを特徴とする請求項2に記載の実時間遅延線路。
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2009
- 2009-05-20 JP JP2009122443A patent/JP5377075B2/ja active Active
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---|---|
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