JP2010262537A - メモリ制御回路 - Google Patents
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Abstract
【解決手段】省電力モードを有する複数メモリデバイスを省電力モードへ投入/省電力モードを解除するメモリ制御回路において、メモリアクセスを最大M個まで一時的に保持するコマンドキューと、前記コマンドキューのN(Nは1以上、M以下)段目までに保持されているメモリアクセスのアクセス対象デバイスの省電力モードを解除する手段とを有することを特徴とするメモリ制御回路等を提供する。
【選択図】図1
Description
先ず、図1、図2に基づき、本発明の第1の実施形態に係るメモリ制御回路を説明する。図1は、本発明の第1の実施形態に係るメモリ制御回路の概略構成を示すブロック図である。図1にて、100はメモリ制御回路である。101は各メモリデバイスを省電力モードに投入することを指示するためのレジスタである。102は後述するコマンドキューの何段目までに対してアドレスチェックを行うかを設定可能なレジスタである。103は図示しないDMAC等の外部モジュールによるメモリアクセスを受信する回路である。104はアクセス受信回路103で受信したアクセスを最大M個まで保持するコマンドキューである。105はコマンドキュー104のキュー段数レジスタ102で設定された段数(N)までに保持されているアクセスのアクセス対象デバイスが省電力モードであるかを判断し、省電力モードである場合は該当メモリデバイスの省電力モード解除を要求する回路である。
図2は図1に示すメモリ制御回路の動作を示すタイミングチャートである。
次に、本発明の第2の実施形態について説明する。図1ではキュー段数レジスタ101にコマンドキューの段数Nを設定していたが、図3のように、省電力モード解除からのウェイトサイクルだけをウェイトサイクルレジスタ502に設定し、キュー段数決定回路508でキュー段数Nを決定する構成でもよい。キュー段数決定回路508はコマンドキュー104から各アクセスに要する時間と前記ウェイトサイクル数に応じてキュー段数Nを、N段目までのアクセス時間合計>省電力モード解除からのウェイトサイクル数、で算出する。
Claims (6)
- 省電力モードを有する複数のメモリデバイスのモードの変更を行うメモリ制御回路において、
メモリアクセスを最大M個まで保持するコマンドキューと、
前記コマンドキューに保持されているメモリアクセスのアクセス対象デバイスの省電力モードを解除する手段とを有することを特徴とするメモリ制御回路。 - 前記コマンドキューのN段目のアクセスまでのアクセスに要する時間が省電力モードを解除したメモリデバイスに対して次のアクセスを発行可能となるまでの時間を超えないことを特徴とする請求項1に記載のメモリ制御回路。
- 前記コマンドキューのN段目の数値を外部から設定可能であることを特徴とする請求項1に記載のメモリ制御回路。
- 前記メモリデバイスに対し省電力モードを解除してからアクセス発行が可能となるまでの時間を設定する手段と、
前記設定された時間と、コマンドキューに保持されたアクセスの発行に要する時間とを算出する手段とを有し、
前記コマンドキューのN段目の数値を決定し省電力モードの解除を行うことを特徴とする請求項1に記載のメモリ制御回路。 - 前記メモリデバイスがDRAMデバイスであることを特徴とする請求項1に記載のメモリ制御回路。
- 前記省電力モードとはDRAMデバイスのセルフリフレッシュモードであることを特徴とする請求項1に記載のメモリ制御回路。
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