JP2016520937A - 組み込みｅｃｃアドレスマッピング - Google Patents

Abstract

メモリページにＥＣＣデータをキャッシュラインデータと一緒に組み込む装置、複数のシステム、及び複数の方法が説明される。一実施形態において、電子デバイスは、プロセッサ及びメモリ制御ロジックを備える。メモリ制御ロジックは、メモリデバイスにおける複数のキャッシュラインを含むメモリページにマッピングされるデータの読み取りまたは書き込み要求を受信し、データと共にエラー訂正コード情報を組み込むように複数のキャッシュラインの少なくとも一部を移動し、複数のキャッシュラインの一部を別のメモリ位置にリマッピングし、データ及びエラー訂正コード情報をメモリページから取得しまたはその上に格納する。複数の他の実施形態もまた開示され、特許請求される。

Description

本開示は、概してエレクトロニクス分野に関する。より具体的には、本発明のいくつかの実施形態は概して、組み込みエラー訂正コード（ＥＣＣ）アドレスマッピングに関する。

様々な電子デバイスは、メモリ技術を取り込み得る。例えば、複数のスマートフォン及び複数のタブレットのような、いくつかの電子デバイスには大容量なメモリの使用が駆り立てられている。しかし、これらは、メモリに対して複数のエラー訂正コード（ＥＣＣ）ビットを追加するオーバヘッドが容認されないコストに敏感な複数の用途である。複数の大容量デバイスは、複数の電子デバイスの複数の他のマーケットに、例えば、サーバプロダクトスペースには有用であり得る。しかし、このような複数のマーケットは、複数のメモリデバイスからの一貫して高信頼性を要求し、これは複数のメモリデバイスにおける複数のＥＣＣ機能を必要とする。

従って、複数の大容量メモリデバイスにＥＣＣを実装する複数の技術の有用性は期待され得る。

詳細な説明は添付の複数の図を参照して提供される。複数の図において、参照番号の最左端の数字は、その参照番号が最初に現れる図を特定する。複数の異なる図において複数の同一の参照番号が用いられる場合は、複数の同様のまたは同一のアイテムを示す。
本明細書において説明される様々な実施形態に係る組み込みＥＣＣアドレスマッピングを実装する装置の複数のコンポーネントの概略ブロック図である。 本明細書において説明される様々な実施形態に係る組み込みＥＣＣアドレスマッピングを実装するのに適合され得る典型的なメモリの概略ブロック図である。 本明細書において説明される様々な実施形態に係るメモリページの模式図である。 本明細書において説明される様々な実施形態に係るメモリマッピングスキームの模式図である。 本明細書において説明される様々な実施形態に係る組み込みＥＣＣアドレスマッピングを実装する方法における複数の動作を示すフローチャートである。 本明細書において説明される様々な実施形態に係る組み込みＥＣＣアドレスマッピングを実装する方法における複数の動作を示すフローチャートである。 本明細書において説明される様々な実施形態に係る組み込みＥＣＣアドレスマッピング用のメモリマッピングスキームの模式図である。 本明細書において説明される様々な実施形態に係る組み込みＥＣＣメモリ管理を実装するのに適合され得る複数の電子デバイスの概略ブロック図である。 本明細書において説明される様々な実施形態に係る組み込みＥＣＣメモリ管理を実装するのに適合され得る複数の電子デバイスの概略ブロック図である。 本明細書において説明される様々な実施形態に係る組み込みＥＣＣメモリ管理を実装するのに適合され得る複数の電子デバイスの概略ブロック図である。 本明細書において説明される様々な実施形態に係る組み込みＥＣＣメモリ管理を実装するのに適合され得る複数の電子デバイスの概略ブロック図である。 本明細書において説明される様々な実施形態に係る組み込みＥＣＣメモリ管理を実装するのに適合され得る複数の電子デバイスの概略ブロック図である。

以下の説明において、様々な実施形態の完全な理解を提供すべく、多数の具体的な詳細が記載される。しかし、本発明の様々な実施形態は、複数の具体的な詳細がなくても実施され得る。複数の他の例において、複数の周知の方法、複数の手順、複数のコンポーネント及び複数の回路は、本発明の複数の特定の実施形態を曖昧にしないように、詳細に説明されてはいない。さらに、本発明の複数の実施形態の様々な態様は、複数の集積半導体回路（「ハードウェア」）、１つまたは複数のプログラムにまとめられる複数のコンピュータ可読命令（「ソフトウェア」）、またはハードウェア及びソフトウェアのいくつかの組み合わせのような、様々な手段を用いて実行され得る。本開示の複数の目的のため、「ロジック」という記載は、ハードウェア、ソフトウェア、またはそれらのいくつかの組み合わせの何れかを意味するものとする。

本明細書において、複数のＥＣＣビットを、専用ＥＣＣ容量を含まないメモリデバイス（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス）の一部内にマッピングする複数の技術が説明される。様々な実施形態において、任意の提示されたキャッシュライン用の複数のＥＣＣビットは、当該キャッシュラインと同一のＤＲＡＭページ（または行）に配置されてよい。これは、キャッシュラインデータ及びＥＣＣデータの両方のアクセスに用いられる共通ＤＲＡＭアクティブ化コマンドを可能にし、これにより、電力を節約し、レイテンシを減少する。ページにおけるＥＣＣデータの構成は、最初のキャッシュライン用に読み取られる複数のＥＣＣデータビットの同一のブロックを共有し得る複数のページヒットレートを増加させるように構成されてよい。さらに、複数のＥＣＣデータビット用空間を生成するように移動される複数のキャッシュラインは、移動されたキャッシュラインを保護するのに必要な複数のＥＣＣデータビットと一緒に代替的ＤＲＡＭページに再配置される。

いくつかの実施形態において、複数のキャッシュラインの複数のブロックは、メモリコントローラと共に用いられる場合、待機電力の低減を可能にするように、ＤＲＡＭ物理スペース内にマッピングされ得る。複数の低電力モードをサポートするのに必要なデータがＤＲＡＭのほんの一部内に割り当てられることが可能であれば、そうして、残りのＤＲＡＭを、複数のパーシャルアレイセルフリフレッシュ（ＰＡＳＲ）技術を用いて電源遮断のような状態に置くことが可能である。

本明細書において説明される複数の技術は、デュアルインラインメモリモジュール（ＤＩＭＭ）に一般的に組み込まれる複数のＤＲＡＭチップを含むメモリシステムを有してよい様々な電子デバイス（例えば、複数のサーバ、複数のデスクトップ、複数のノートブック、複数のスマートフォン、複数のタブレット、複数のポータブルゲームコンソールなど）に提供され得る。いくつかの実施形態において、ロジックは、電子デバイスに集積されるメモリコントローラに実装され得る。代替的に、ロジックは、ＤＩＭＭにおける複数のＤＲＡＭに対する複数の動作を制御するＤＩＭＭレベルで実装されてよい。

図１は、本明細書において説明される様々な実施形態に係る組み込みＥＣＣアドレスマッピングを実装するのに適合され得る電子デバイスの複数のコンポーネントの概略ブロック図である。図１を参照すれば、いくつかの実施形態において、中央処理装置（ＣＰＵ）パッケージ１００は、制御ハブ１２０に連結される１つまたは複数のＣＰＵ１１０を備えてよい。制御ハブ１２０は、メモリコントローラ１２２及びメモリインタフェース１２４を有してよい。メモリコントローラ１２２は、バス１２０を通じてローカルメモリ１３０に連結される。

メモリインタフェース１２４は、通信バス１６０によって１つまたは複数の遠隔メモリデバイス１４０に連結される。メモリデバイス１４０は、コントローラ１４２及び１つまたは複数のメモリバンク１５０を有してよい。様々な実施形態において、複数のメモリバンク１５０は、コントローラ１４２に通信リンクを提供するメモリチャネル１４４に連結される１つまたは複数のデュアルインラインメモリモジュール（ＤＩＭＭ）を用いて実装され得る。メモリデバイス１４０におけるメモリバンク１５０の具体的構成は、重要ではない。

様々な実施形態において、メモリデバイス１４０は、メモリシステムとして、１つまたは複数のＤＲＡＭメモリモジュールを用いて実装され得る。図２Ａは、本明細書において説明される様々な実施形態に係るＥＣＣメモリ管理を実装するのに適合され得る典型的なメモリデバイス１４０の概略ブロック図である。図２Ａを参照すれば、いくつかの実施形態において、メモリデバイス１４０は、メモリコントローラ１４２に通信リンクを提供するメモリチャネル２７０に連結される１つまたは複数のデュアルインラインメモリモジュールＤＩＭＭ２５０を有してよい。図２Ａに示される実施形態において、各ＤＩＭＭは、第１ランク２５５及び第２ランク２６０を含み、それらの各々は、複数のＤＲＡＭモジュール２６５を含む。当業者は、メモリデバイス１４０はより多くの、またはより少ないＤＩＭＭ２５０を含んでよく、ＤＩＭＭごとにより多くの、またはより少ないランクを含んでよいことを認識するであろう。さらに、いくつかの電子デバイス（例えば、複数のスマートフォン、複数のタブレットコンピュータなど）は、１つまたは複数のＤＲＡＭを含む複数のより簡易なメモリシステムを備えてよい。

図２Ｂは、ＤＲＡＭ２６５に格納されてよいメモリのページの模式図である。いくつかの実施形態において、メモリの２０４８Ｂの各ページは３０のキャッシュラインのデータを保持し、それらの各々はキャッシュラインごとに６４バイト及び４ＢのＥＣＣデータである。つまり、２０４８Ｂのうちの１９２０Ｂはデータ用に用いられ、残りはＥＣＣデータ及びメタデータに割り当てられる。いくつかの実施形態において、図２Ｂに示されるように、ＥＣＣデータはページの最後に格納される。

いくつかの実施形態において、６４Ｂのキャッシュライン及び３２ＢのＥＣＣデータは、同一のデータチャネルを渡って伝送され得る。ＢＬ８のバースト長さは、キャッシュラインを読み取るのに用いられてよく、一方で、ＢＬ４は、ＥＣＣデータを読み取るのに用いられてよい。

上述に説明されたように、いくつかの実施形態において、メモリコントローラ１２２またはメモリデバイス１４０におけるコントローラ１４２のうちの少なくとも1つは、複数の組み込みＥＣＣアドレスマッピング動作を実装するロジックを有する。メモリコントローラ１２２及び／またはコントローラ１４２に実装される複数のＥＣＣアドレスマッピング動作は、図３から５を参照して説明される。図３は、メモリコントローラ１２２またはメモリデバイス１４０におけるコントローラ１４２のうちの少なくとも1つによって実装され得る、組み込みＥＣＣアドレスマッピングを実装する複数のキャッシュライン書き込み動作を示している。キャッシュライン読み取り、ＥＣＣ書き込み及びＥＣＣ読み取りのような複数の他の動作は、同様の複数のフローを含む。図３を参照すれば、動作３１０では、メモリコントローラ１２２またはコントローラ１４２は、キャッシュラインデータをローカルメモリ１３０またはメモリデバイス１４０のページに書き込む要求を受信する。

動作３２０では、複数の移動されたキャッシュラインは、代替的メモリ位置にリマッピングされる。図２Ｃを参照すれば、いくつかの実施形態において、メモリデバイスは、複数のパーシャルアレイ２８０内にパーティション化され、複数の移動されたキャッシュラインは、書き込み動作が渡されたパーシャルアレイのトップにリマッピングされる。動作３２５では、キャッシュラインデータは、メモリのページに格納される。

図２Ｃに示されるように、得られるメモリは、各パーシャルアレイが当該パーシャルアレイのデータを保護するのに必要なデータ及び全てのＥＣＣ情報の両方を含むように構造化される。つまり、各パーシャルアレイは、パーシャルアレイセルフリフレッシュ（ＰＡＳＲ）ロジックを用いて独立して低電力状態に置かれてよく、これにより、メモリデバイス１４０による電力消費を減少する。

複数のメモリマッピング動作の複数のさらなる態様は、図４から５を参照して説明される。図４から５を参照すれば、メモリアクセス要求が到着する場合、ホストシステムは、選択されたページ及びインタリーブポリシーに基づいたＤＲＡＭ線形バンクアドレスマップにマッピングされる。

動作４１５では、列アドレスの最上位ビットが全て１ではない場合、そうして、標準アドレスマッピングは適用され、制御は動作４２０に渡される。動作４２０では、要求がキャッシュラインアクセス用の場合、そうして、制御は動作４２５に渡され、標準キャッシュラインマッピングは適用される。これに対し、動作４２０では、メモリ要求がＥＣＣアクセス用の場合、そうして、制御は動作４３０に渡され、標準ＥＣＣアドレッシングは生成される。

戻して動作４１５を参照すれば、線形バンクアドレスの最上位ビットが全て１である場合、そうして、代替的マッピングは適用され、制御は動作４４０に渡される。動作４４０では、メモリ要求がキャッシュラインアクセス用の場合、そうして、制御は動作４４５に渡され、代替的キャッシュラインマッピングは適用される。これに対し、動作４４０で、メモリ要求がＥＣＣアクセス用の場合、制御は動作４５０に渡され、代替的ＥＣＣアドレッシングは生成される。

図５は、２０４８Ｂのページサイズ及び８つのパーティションを有するメモリデバイスに関する具体的実施形態を示す。この例において、上位４列アドレスビットは、キャッシュラインまたはＥＣＣアクセスが標準または代替的マッピングを用いるか否かを決定するように用いられる。この図示はまた、複数のキャッシュラインアクセス及び複数のＥＣＣアクセス用の標準及び代替的マッピングを示している。この図示は、ＥＣＣに関連付けられたキャッシュラインの８つのブロックのうちの1つを８つのＤＲＡＭパーティションのうちの１つに配置するように標準及び代替的にマッピングされた複数のアドレスが如何に操作されるか、をさらに示している。この例において、行アドレスの上位３ビットは、パーティションを選択するようにＤＲＡＭによって用いられる。

上述に説明されたように、いくつかの実施形態において、電子デバイスは、コンピュータシステムとして、具現化されてよい。図６は、本発明の実施形態に係るコンピューティングシステム６００のブロック図を示す。コンピューティングシステム６００は、１つまたは複数の中央処理装置（ＣＰＵ）６０２または相互接続ネットワーク（またはバス）６０４を介して通信を行う複数のプロセッサを含んでよい。複数のプロセッサ６０２は、汎用プロセッサ、（コンピュータネットワーク６０３と通信を行われたデータを処理する）ネットワークプロセッサ、または（縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサもしくは複合命令セットコンピュータ（ＣＩＳＣ）プロセッサを含む）複数の他の種類のプロセッサを含んでよい。さらに、複数のプロセッサ６０２は、単一または複数コア設計を有してよい。複数コア設計を有する複数のプロセッサ６０２は、複数の異なる種類のプロセッサコアを同一の集積回路（ＩＣ）ダイ上に集積し得る。また、複数コア設計を有する複数のプロセッサ６０２は、複数の対称または非対称マルチプロセッサとして、実装されてよい。実施形態において、１つまたは複数のプロセッサ６０２は、図１の複数のプロセッサ１０２と同一または同様のものであってよい。例えば、１つまたは複数のプロセッサ６０２は、図１から３を参照して説明された制御ユニット１２０を含んでよい。また、図３から５を参照して説明された複数の動作は、システム６００の１つまたは複数のコンポーネントによって実行されてよい。

チップセット６０６はまた、相互接続ネットワーク６０４と通信を行い得る。チップセット６０６は、メモリ制御ハブ（ＭＣＨ）６０８を含んでよい。ＭＣＨ６０８は、（図１のメモリ１３０と同一または同様のものであってよい）メモリ６１２と通信を行うメモリコントローラ６１０を含んでよい。メモリ４１２は、複数の命令の複数のシーケンスを含むデータを格納してもよく、これは、ＣＰＵ６０２またはコンピューティングシステム６００に含まれる任意の他のデバイスによって実行され得る。本発明の一実施形態において、メモリ６１２は、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、または複数の他の種類のストレージデバイスのような、１つまたは複数の揮発性ストレージ（またはメモリ）デバイスを含んでよい。不揮発性メモリはまた、ハードディスクのように利用可能である。複数の追加のデバイスは、複数のＣＰＵ及び／または複数のシステムメモリのように、相互接続ネットワーク６０４を介して通信を行ってよい。

ＭＣＨ６０８はまた、ディスプレイデバイス６１６と通信を行うグラフィックスインタフェース６１４を含んでよい。本発明の一実施形態において、グラフィックスインタフェース６１４は、アクセラレーテッドグラフィクスポート（ＡＧＰ）を介して、ディスプレイデバイス６１６と通信を行ってもよい。本発明の実施形態において、（フラットパネルディスプレイのような）ディスプレイ６１６は、例えば、ビデオメモリまたはシステムメモリのようなストレージデバイスに格納された画像のデジタル表現を、ディスプレイ６１６によって解読及び表示される複数の表示信号に変換する信号コンバータを通じて、グラフィックスインタフェース６１４と通信を行ってよい。ディスプレイデバイスによって生成される複数の表示信号は、ディスプレイ６１６によって解読され、次にその上に表示される前に、様々な制御デバイスを通して渡されてよい。

ハブインタフェース６１８は、ＭＣＨ６０８と入力／出力制御ハブ（ＩＣＨ）６２０とが通信を行うことを可能にし得る。ＩＣＨ６２０は、コンピューティングシステム６００と通信を行うＩ／Ｏデバイスにインタフェースを提供し得る。ＩＣＨ６２０は、周辺機器相互接続（ＰＣＩ）ブリッジ、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、または複数の他の種類の周辺ブリッジもしくは複数のコントローラのような、周辺ブリッジ（またはコントローラ）６２４を通じて、バス６２２と通信を行ってよい。ブリッジ６２４は、ＣＰＵ６０２と複数の周辺デバイスとの間にデータパスを提供してよい。複数の他の種類のトポロジは利用可能である。また、複数のバスは、例えば、複数のブリッジまたは複数のコントローラを通じて、ＩＣＨ６２０と通信を行ってよい。さらに、本発明の様々な実施形態において、ＩＣＨ６２０と通信を行う複数の他の周辺機器は、統合ドライブエレクトロニクス（ＩＤＥ）またはスモールコンピュータシステムインタフェース（ＳＣＳＩ）ハードドライブ、ＵＳＢポート、キーボード、マウス、パラレルポート、シリアルポート、フロッピー（登録商標）ディスクドライブ、デジタル出力サポート（例えば、デジタルビデオインタフェース（ＤＶＩ））、または複数の他のデバイスを含んでよい。

バス６２２は、オーディオデバイス６２６、１つまたは複数のディスクドライブ６２８、及び（コンピュータネットワーク６０３と通信を行う）ネットワークインタフェースデバイス６３０と通信を行ってよい。複数の他のデバイスは、バス６２２を介して通信を行ってよい。また、（ネットワークインタフェースデバイス６３０のような）様々なコンポーネントは、本発明のいくつかの実施形態においてＭＣＨ６０８と通信を行い得る。さらに、プロセッサ６０２及び本明細書において説明されている１つまたは複数の他のコンポーネントは、単一のチップを形成する（例えば、システムオンチップ（ＳｏＣ）を提供する）ように組み合わせられてよい。さらに、グラフィックスアクセラレータ６１６は、本発明の複数の他の実施形態において、ＭＣＨ６０８内に含まれてよい。

さらに、コンピューティングシステム６００は、揮発性及び／または不揮発性メモリ（またはストレージ）を含んでよい。例えば、不揮発性メモリは、以下のリードオンリメモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、電気的ＥＰＲＯＭ（ＥＥＰＲＯＭ）、ディスクドライブ（例えば、６２８）、フロッピー（登録商標）ディスク、コンパクトディスクＲＯＭ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、フラッシュメモリ、光磁気ディスク、または電子データ（例えば、複数の命令を含む）を格納可能な複数の他の種類の不揮発性機械可読メディアのうちの１つまたは複数を含んでよい。

図７は、本発明の実施形態に係るコンピューティングシステム７００のブロック図を示す。システム７００は、１つまたは複数のプロセッサ７０２―１から７０２―Ｎ（本明細書において概して「複数のプロセッサ７０２」または「プロセッサ７０２」と称される）を含んでよい。複数のプロセッサ７０２は、相互接続ネットワークまたはバス７０４を介し通信を行ってよい。各プロセッサは、様々なコンポーネントを含んでよく、それらのいくつかは、明確にすべく、プロセッサ７０２―１のみを参照して説明される。従って、残りのプロセッサ７０２―２から７０２―Ｎの各々は、プロセッサ７０２−１を参照して説明される同一または同様の複数のコンポーネントを含んでもよい。

実施形態において、プロセッサ７０２―１は、プロセッサコア７０６―１から７０６―Ｍ（本明細書において「複数のコア７０６」またはより概して「コア７０６」と称される）のうちの１つまたは複数、共有キャッシュ７０８、ルータ７１０、及び／またはプロセッサ制御ロジックもしくはユニット７２０を含んでよい。プロセッサコア７０６は、単一の集積回路（ＩＣ）チップ上に実装されてよい。さらに、チップは、１つまたは複数の共有及び／または専用のキャッシュ（例えばキャッシュ７０８）、複数のバスまたは複数の相互接続（例えばバスまたは相互接続ネットワーク７１２）、複数のメモリコントローラ、もしくは複数の他のコンポーネントを含んでよい。

一実施形態において、ルータ７１０は、プロセッサ７０２―１の様々なコンポーネント及び／またはシステム７００の間で通信を行うように用いられてよい。さらに、プロセッサ７０２―１は、１つより多くのルータ７１０を含んでよい。さらに、多数のルータ７１０は、プロセッサ７０２―１の内部または外部の様々なコンポーネントの間におけるデータルーティングを可能にするように通信を行ってよい。

共有キャッシュ７０８は、複数のコア７０６のような、プロセッサ７０２―１の１つまたは複数のコンポーネントによって利用可能なデータ（例えば、複数の命令を含む）を格納してよい。例えば、共有キャッシュ７０８は、プロセッサ７０２の複数のコンポーネントによるアクセスをより高速にすべく、メモリ７１４に格納されたデータをローカルにキャッシュし得る。実施形態において、キャッシュ７０８は、中レベルキャッシュ（例えば、レベル２（Ｌ２）、レベル３（Ｌ３）、レベル４（Ｌ４）または他の複数のレベルのキャッシュ）、ラストレベルキャッシュ（ＬＬＣ）、及び／またはそれらの複数の組み合わせを含んでよい。さらに、プロセッサ７０２―１の様々なコンポーネントは、バス（例えば、バス７１２）及び／またはメモリコントローラもしくはハブを通じて、直接に共有キャッシュ７０８と通信を行ってよい。図７に示されるように、いくつかの実施形態において、１つまたは複数のコア７０６は、レベル１（Ｌ１）キャッシュ７１６―１（本明細書において概して「Ｌ１キャッシュ７１６」と称される）を含んでよい。一実施形態において、制御ユニット７２０は、図１のメモリコントローラ１２２を参照して上述に説明された複数の動作を実装するロジックを含んでよい。

図８は、本発明の実施形態に係るプロセッサコア７０６の複数の一部及びコンピューティングシステムの複数の他のコンポーネントのブロック図を示す。一実施形態において、図８に示される複数の矢印は、コア７０６を通じた複数の命令のフローの方向を示す。１つまたは複数のプロセッサコア（例えばプロセッサコア７０６）は、図７を参照して説明されたもののような単一の集積回路チップ（またはダイ）上に実装されてよい。さらに、チップは、１つまたは複数の共有及び／または専用キャッシュ（例えば、図７のキャッシュ７０８）、複数の相互接続（例えば、図７の相互接続７０４及び／または７１２）、複数の制御ユニット、複数のメモリコントローラ、または複数の他のコンポーネントを含んでよい。

図８に示されるように、プロセッサコア７０６は、コア７０６による実行をすべく、（複数の条件付き分岐を有する複数の命令を含む）複数の命令をフェッチするフェッチユニット８０２を含んでよい。複数の命令は、メモリ７１４のような複数の任意のストレージデバイスからフェッチされてよい。コア７０６もまた、フェッチされた命令をデコードするデコードユニット８０４を含んでよい。例えば、デコードユニット８０４は、フェッチされた命令を複数のｕｏｐ（複数のマイクロオーぺレーション）内にデコードしてよい。

さらに、コア７０６は、スケジューリングユニット８０６を含んでよい。スケジューリングユニット８０６は、複数の命令がディスパッチ可能となるまで、例えば、デコードされた命令の全てのソース値が適用可能となるまで、複数のデコードされた命令（例えば、デコードユニット８０４から受信されたもの）の格納に関連付けられた様々な動作を実行してもよい。一実施形態において、スケジューリングユニット８０６は、複数のデコードされた命令をスケジューリングし、及び／またはこれらを実行すべく、実行ユニット８０８に発し（またはディスパッチし）てよい。実行ユニット８０８は、複数のディスパッチされた命令が（例えば、デコードユニット８０４によって）デコードされ、（例えば、スケジューリングユニット８０６によって）ディスパッチされた後に、これらを実行してよい。実施形態において、実行ユニット８０８は、１つより多くの実行ユニットを含んでよい。実行ユニット８０８はまた、加算、減算、乗算、及び／または除算のような様々な算術演算を実行してよく、１つまたは複数の算術論理演算装置（ＡＬＵ）を含んでよい。実施形態において、コプロセッサ（図示せず）は、実行ユニット８０８と共に様々な算術演算を実行してよい。

さらに、実行ユニット８０８は、アウトオブオーダで複数の命令を実行してよい。よって、プロセッサコア７０６は、一実施形態において、アウトオブオーダプロセッサコアであってよい。コア７０６はまた、リタイアメントユニット８１０を含んでよい。リタイアメントユニット８１０は、複数の実行された命令がコミットされた後にこれらをリタイアしてよい。実施形態において、複数の実行された命令のリタイアは、プロセッサの状態が複数の命令の実行からコミットされること、複数の命令によって用いられる複数の物理レジスタが解放されることなどをもたらしてよい。

コア７０６はまた、１つまたは複数のバス（例えば、バス８０４及び／または８１２）を介して、プロセッサコア７０６の複数のコンポーネントと（図８を参照して説明された複数のコンポーネントのような）複数の他のコンポーネントとの間の通信を可能にするバスユニット７１４を含んでよい。コア７０６はまた、コア７０６の様々なコンポーネントによってアクセスされるデータ（例えば複数の電力消費状態セッティングに関連する複数の値）を格納する１つまたは複数のレジスタ８１６を含んでよい。

さらに、図７は、制御ユニット７２０が相互接続８１２を介してコア７０６に連結されるものとして示すが、様々な実施形態においては、制御ユニット７２０は、バス７０４などを介してコアに連結されるコア７０６の内部のような他の箇所に配置され得る。

いくつかの実施形態において、本明細書において説明されている１つまたは複数のコンポーネントは、システムオンチップ（ＳｏＣ）デバイスとして具現化されてよい。図９は、実施形態に係るＳｏＣパッケージのブロック図を示す。図９に示されるように、ＳｏＣパッケージ９０２は、１つまたは複数の中央処理装置（ＣＰＵ）コア９２０、１つまたは複数のグラフィックスプロセッサユニット（ＧＰＵ）コア９３０、入力／出力（Ｉ／Ｏ）インタフェース９４０、及びメモリコントローラ９４２を含む。ＳｏＣパッケージ９０２の様々なコンポーネントは、本明細書において複数の他の図を参照して説明されるような相互接続またはバスに連結されてよい。また、ＳｏＣパッケージ９０２は、本明細書において複数の他の図を参照して説明されるもののような、より多くのまたはより少ないコンポーネントを含んでよい。さらに、ＳｏＣパッケージ９０２の各コンポーネントは、例えば、本明細書において複数の他の図を参照して説明されるもののような１つまたは複数の他のコンポーネントを含んでよい。一実施形態において、ＳｏＣパッケージ９０２（及びその複数のコンポーネント）は、例えば、単一の半導体デバイス内にパッケージ化される１つまたは複数の集積回路（ＩＣ）ダイ上に提供される。

図９に示されるように、ＳｏＣパッケージ９０２は、メモリコントローラ９４２を介して、（本明細書において複数の他の図を参照して説明されているメモリと同様のまたは同一のものであってよい）メモリ９６０に連結される。実施形態において、メモリ９６０（またはその一部）は、ＳｏＣパッケージ９０２上に集積されてよい。

Ｉ／Ｏインタフェース９４０は、例えば、本明細書において複数の他の図を参照して説明されるような相互接続及び／またはバスを介して、１つまたは複数のＩ／Ｏデバイス９７０に連結される。Ｉ／Ｏデバイス９７０は、キーボード、マウス、タッチパッド、ディスプレイ、画像／ビデオキャプチャデバイス（例えば、カメラまたはカムコーダ／ビデオレコーダ）、タッチスクリーン、スピーカなどのうちの１つまたは複数を含んでよい。

図１０は、本発明の実施形態に係るポイントツーポイント（ＰｔＰ）構成に構成されるコンピューティングシステム１０００を示す。特に、図１０は、複数のプロセッサ、メモリ及び複数の入力／出力デバイスが、多数のポイントツーポイントインタフェースによって相互接続されるシステムを示す。図２Ａから２Ｃを参照して説明された複数の動作は、システム１０００の１つまたは複数のコンポーネントによって実行されてよい。

図１０に示されるように、システム１０００は、いくつかのプロセッサを含んでよく、明確にすべく、これらのうちのプロセッサ１００２及び１００４の２つのみが示される。プロセッサ１００２及び１００４は、それぞれ、メモリ１０１０及び１０１２との通信を可能にするローカルメモリコントローラハブ（ＭＣＨ）１００６及び１００８を含んでよい。ＭＣＨ１００６及び１００８は、いくつかの実施形態において図１のメモリコントローラ１２０及び／またはロジック１２５を含んでよい。

実施形態において、プロセッサ１００２及び１００４は、図７を参照して説明された複数のプロセッサ７０２のうちの１つであってよい。プロセッサ１００２及び１００４は、それぞれ、ＰｔＰインタフェース回路１０１６及び１０１８を用いて、ポイントツーポイント（ＰｔＰ）インタフェース１０１４を介して、データを交換してよい。また、プロセッサ１００２及び１００４は、それぞれ、ポイントツーポイントインタフェース回路１０２６、１０２８、１０３０及び１０３２を用いて、個々のＰｔＰインタフェース１０２２及び１０２４を介して、チップセット１０２０とデータを交換してよい。チップセット１０２０は、例えば、ＰｔＰインタフェース回路１０３７を用いて、高性能グラフィックスインタフェース１０３６を介して、高性能グラフィックス回路１０３４とさらにデータを交換してよい。

図１０に示されるように、図１の１つまたは複数のコア１０６及び／またはキャッシュ１０８は、プロセッサ９０２及び９０４内に配置されてよい。しかし、本発明の複数の他の実施形態は、図９のシステム９００内の複数の他の回路、複数の論理ユニット、または複数のデバイスに存在してもよい。さらに、本発明の複数の他の実施形態は、図９に示されているいくつかの回路、論理ユニット、またはデバイス全体に分散されてよい。

チップセット９２０は、ＰｔＰインタフェース回路９４１を用いてバス９４０と通信を行ってよい。バス９４０は、バスブリッジ９４２及び複数のＩ／Ｏデバイス９４３のような、当該バスと通信を行う１つまたは複数のデバイスを有してよい。バス９４４を介して、バスブリッジ９４３は、キーボード／マウス９４５、複数の通信デバイス９４６（例えば複数のモデム、複数のネットワークインタフェースデバイス、またはコンピュータネットワーク８０３と通信を行う複数の他の通信デバイス）、オーディオＩ／Ｏデバイス、及び／またはデータストレージデバイス９４８のような、複数の他のデバイスと通信を行ってよい。データストレージデバイス９４８（ハードディスクドライブまたはＮＡＮＤフラッシュベースのソリッドステートドライブであってよい）は、プロセッサ９０２及び／または９０４によって実行可能なコード９４９を格納してもよい。

以下の複数の例は、複数のさらなる実施形態に関する。

例１は、プロセッサと、メモリ制御ロジックと、を備える電子デバイスである。メモリ制御ロジックは、メモリデバイスにおける複数のキャッシュラインを含むメモリページにマッピングされるデータにアクセスする要求を受信し、データと一緒にエラー訂正コード情報を組み込むように複数のキャッシュラインの少なくとも一部を移動し、複数のキャッシュラインのその一部を別のメモリ位置にリマッピングし、メモリページにおけるデータ及びエラー訂正コード情報にアクセスする。

例２において、例１の主題は、データバスを任意選択に含むことができ、データ及びエラー訂正コード情報が当該データバスに送信される。

例３において、例１から２の何れか１つの主題は、ロジックを任意選択に含んでよく、当該ロジックは、複数のキャッシュラインに関連付けられるエラー訂正コード情報を別のメモリ位置にリマッピングする。

例４において、例１から３の何れか１つの主題は、メモリデバイスは複数のパーシャルアレイ内にパーティション化され、書き込み要求は選択されたパーシャルアレイに渡されるように構成されてよく、複数のキャッシュラインの一部を選択されたパーシャルアレイにおける所定の位置にリマッピングするロジックをさらに備えてよい。

例５において、例１から４の何れか１つの主題は、所定の位置が選択されたパーシャルアレイのトップセクションに対応するように構成されてよい。

例６において、例１から３の何れか１つの主題は、選択されたパーシャルアレイへの電力をカットするロジックを任意選択に含んでよい。

例７において、例１から６の何れか１つの主題は、メモリデバイスにおけるデータにアクセスする要求は書き込み要求であり、データ及びエラー訂正コード情報は同一のメモリページに格納されるように構成されてよい。

例８において、例１から６の何れか１つの主題は、メモリデバイスにおけるデータにアクセスする要求は読み取り要求であり、データ及びエラー訂正コード情報は同一のメモリページから取得されるように構成されてよい。

例９は、ロジックを有するメモリコントローラである。当該ロジックは、メモリデバイスにおける、複数のキャッシュラインを含むメモリページにマッピングされるデータにアクセスする要求を受信し、データと共にエラー訂正コード情報を組み込むように複数のキャッシュラインの少なくとも一部を移動し、複数のキャッシュラインの当該一部を別のメモリ位置にリマッピングし、メモリページにおけるデータ及びエラー訂正コード情報にアクセスする。

例１０において、例９の主題は、データバスを任意選択に含んでよく、データ及びエラー訂正コード情報は当該データバス上に送信される。

例１１において、例９から１０の何れか１つの主題は、複数のキャッシュラインに関連付けられるエラー訂正コード情報を別のメモリ位置にリマッピングするロジックを任意選択に含んでよい。

例１２において、例９から１１の何れか１つの主題は、メモリデバイスは複数のパーシャルアレイ内にパーティション化され、書き込み要求は選択されたパーシャルアレイに渡されるように構成されてよく、複数のキャッシュラインのその一部を選択されたパーシャルアレイの所定の位置にリマッピングするロジックをさらに備えてよい。

例１３において、例９から１２の何れか１つの主題は、所定の位置は選択されたパーシャルアレイのトップセクションに対応するように構成されてよい。

例１４において、例９から１３の何れか１つの主題は、選択されたパーシャルアレイへの電力をカットするロジックを任意選択に含んでよい。

例１５において、例９から１４の何れか１つの主題は、メモリデバイスにおけるデータにアクセスする要求は書き込み要求であり、データ及びエラー訂正コード情報は同一のメモリページに格納されるように構成されてよい。

例１６において、例９から１５の何れか１つの主題は、メモリデバイスにおけるデータにアクセスする要求は読み取り要求であり、データ及びエラー訂正コード情報は同一のメモリページから取得されるように構成されてよい。

例１７は、メモリデバイスとメモリ制御ロジックとを備える装置である。メモリデバイスは、１つまたは複数のメモリセルを有し、メモリ制御ロジックは、メモリデバイスにおける複数のキャッシュラインを含むメモリページにマッピングされるデータにアクセスする要求を受信し、データと共にエラー訂正コード情報を組み込むように複数のキャッシュラインの少なくとも一部を移動し、複数のキャッシュラインの当該一部を別のメモリ位置にリマッピングし、メモリページにおけるデータ及びエラー訂正コード情報にアクセスする。

例１８において、例１７の主題は、データバスを任意選択に含んでよく、データ及びエラー訂正コード情報は当該データバスに送信される。

例１９において、例１７から１８の何れか１つの主題は、複数のキャッシュラインに関連付けられるエラー訂正コード情報を別のメモリ位置にリマッピングするロジックを任意選択に含んでよい。

例２０において、例１７から１９の何れか１つの主題は、メモリデバイスは複数のパーシャルアレイ内にパーティション化され、書き込み要求は選択されたパーシャルアレイに渡されるように構成されてよく、複数のキャッシュラインの当該一部を選択されたパーシャルアレイの所定の位置にリマッピングするロジックをさらに含んでよい。

例２１において、例１７から２０の何れか１つの主題は、所定の位置は選択されたパーシャルアレイのトップセクションに対応するように構成されてよい。

例２２において、例１７から２１の何れか１つの主題は、選択されたパーシャルアレイへの電力をカットするロジックを任意選択に含んでよい。

例２３において、例１７から２２の何れか１つの主題は、メモリデバイスにおけるデータにアクセスする要求は書き込み要求であり、データ及びエラー訂正コード情報は同一のメモリページ上に格納されるように構成されてよい。

例２４において、例１７から２３の何れか１つの主題は、メモリデバイスにおけるデータにアクセスする要求は読み取り要求であり、データ及びエラー訂正コード情報は同一のメモリページから取得されるように構成されてよい。

例２５は、メモリデバイスにデータをマッピングする段階を含むプロセッサベース方法であって、当該方法は、処理デバイスにおいて、メモリデバイスにおける複数のキャッシュラインを含むメモリページにマッピングされるデータにアクセスする要求を受信する段階と、データと共にエラー訂正コード情報を組み込むように複数のキャッシュラインの少なくとも一部を移動する段階と、複数のキャッシュラインの当該一部を別のメモリ位置にリマッピングする段階と、メモリページにおけるデータ及びエラー訂正コード情報にアクセスする段階とを含む。

例２６において、例２５のデータ及びエラー訂正コード情報は共に単一のデータバスに送信される。

例２７において、例２５から２６の何れか１つの主題は、複数のキャッシュラインに関連付けられるエラー訂正コード情報を別のメモリ位置にリマッピングする段階を任意選択に含むことができる。

例２８において、例２５から２７の何れか１つの主題は、メモリデバイスは複数のパーシャルアレイ内にパーティション化され、書き込み要求は選択されたパーシャルアレイに渡されるような構成を任意選択に含んでよく、複数のキャッシュラインの当該一部を選択されたパーシャルアレイにおける所定の位置にリマッピングする段階をさらに含む。

例２９において、例２５から２８の何れか１つの主題は、所定の位置は選択されたパーシャルアレイのトップセクションに対応する構成を任意選択に含むことができる。

例３０において、例２５から２７の何れか１つの主題は、選択されたパーシャルアレイへの電力をカットする段階を任意選択に含むことができる。

本発明の様々な実施形態において、本明細書において説明されている複数の動作は、例えば、図１から９を参照して、ハードウェア（例えば、回路）、ソフトウェア、ファームウェア、マイクロコード、またはそれらの複数の組み合わせとして実装されてよく、これらは、例えば、有形の（例えば、非一時的な）機械可読またはコンピュータ可読で、本明細書において説明されている処理を実行するコンピュータのプログラムに用いられるそこに格納される複数の命令（または複数のソフトウェア手順）を有するメディアを含むようなコンピュータプログラム製品として提供されてよい。また、用語「ロジック」は、例として、ソフトウェア、ハードウェア、またはソフトウェア及びハードウェアの複数の組み合わせを含んでよい。機械可読メディアは、本明細書で説明されるもののようなストレージデバイスを含んでよい。

本明細書における「一実施形態」または「実施形態」という記載は、実施形態に関連して説明された特定の特徴、構造または特性が、少なくとも実装に含まれてもよいことを意味する。本明細書の様々な箇所における「一実施形態において」という表現の出現は、全て同一の実施形態を参照してもよく、しなくてもよい。

また、説明及び特許請求の範囲で、「連結」及び「接続」という用語は、これらの複数の派生形と一緒に用いられてよい。本発明のいくつかの実施形態において、「接続」は、２つまたはそれより多くのエレメントが互いに直接物理的にまたは電気的に接触することを示すために用いられてもよい。「連結」は、２つまたはそれより多くのエレメントが直接物理的にまたは電気的に接触していることを意味し得る。しかし、「連結」はまた、２つまたはそれより多くのエレメントが互いに直接接触しなくてよく、互いに連携または相互作用をさらにしてよいことを意味してよい。

つまり、本発明の複数の実施形態は、複数の構造的な特徴及び／または複数の方法論的な動きに固有の記載で説明されているが、特許請求の範囲に係る主題は、説明された複数の具体的な特徴又は複数の動きに限定されないことを理解されたい。むしろ、複数の具体的な特徴及び複数の動きは、特許請求の範囲に係る主題を実施すべく、例示的な複数の形式として開示される。

Claims (24)

1. プロセッサと、
   メモリ制御ロジックと、
   を備える
   電子デバイスであって、
   前記メモリ制御ロジックは、
   メモリデバイスにおける複数のキャッシュラインを含むメモリページにマッピングされるデータにアクセスする要求を受信し、
   前記データと共にエラー訂正コード情報を組み込むように前記複数のキャッシュラインの少なくとも一部を移動し、
   前記複数のキャッシュラインの前記一部を別のメモリ位置にリマッピングし、
   前記メモリページにおける前記データ及び前記エラー訂正コード情報にアクセスする、
   電子デバイス。
2. データバスをさらに備え、
   前記データ及び前記エラー訂正コード情報は前記データバス上に送信される、
   請求項１に記載の電子デバイス。
3. 前記複数のキャッシュラインに関連付けられるエラー訂正コード情報を別のメモリ位置にリマッピングするロジック、
   をさらに備える
   請求項１または２に記載の電子デバイス。
4. 前記メモリデバイスは、複数のパーシャルアレイ内にパーティション化され、
   前記書き込み要求は、選択されたパーシャルアレイに渡され、
   前記複数のキャッシュラインの前記一部を前記選択されたパーシャルアレイにおける所定の位置にリマッピングするロジック、
   をさらに備える
   請求項１から３の何れか一項に記載の電子デバイス。
5. 前記所定の位置は前記選択されたパーシャルアレイのトップセクションに対応する、
   請求項４に記載の電子デバイス。
6. 前記選択されたパーシャルアレイへの電力をカットするロジック、
   をさらに備える
   請求項４または５に記載の電子デバイス。
7. 前記メモリデバイスにおけるデータにアクセスする前記要求は、書き込み要求であり、
   前記データ及び前記エラー訂正コード情報は、同一のメモリページに格納される、
   請求項１に記載の電子デバイス。
8. 前記メモリデバイスにおけるデータにアクセスする前記要求は、読み取り要求あり、
   前記データ及び前記エラー訂正コード情報は、同一のメモリページから取得される、
   請求項１に記載の電子デバイス。
9. ロジックを有するメモリコントローラであって、
   前記ロジックは、
   メモリデバイスにおける複数のキャッシュラインを含むメモリページにマッピングされるデータにアクセスする要求を受信し、
   前記データと共にエラー訂正コード情報を組み込むように前記複数のキャッシュラインの少なくとも一部を移動し、
   前記複数のキャッシュラインの前記一部を別のメモリ位置にリマッピングし、
   前記メモリページにおける前記データ及び前記エラー訂正コード情報にアクセスする、
   メモリコントローラ。
10. データバスをさら有し、
    前記データ及び前記エラー訂正コード情報は、前記データバス上に送信される、
    請求項９のメモリコントローラ。
11. 前記複数のキャッシュラインに関連付けられるエラー訂正コード情報を別のメモリ位置にリマッピングするロジック、
    をさらに有する
    請求項９または１０のメモリコントローラ。
12. 前記メモリデバイスは、複数のパーシャルアレイ内にパーティション化され、
    前記書き込み要求は、選択されたパーシャルアレイに渡され、
    前記複数のキャッシュラインの前記一部を前記選択されたパーシャルアレイにおける所定の位置にリマッピングするロジック、
    をさらに有する
    請求項９から１１の何れか一項に記載のメモリコントローラ。
13. 前記所定の位置は、前記選択されたパーシャルアレイのトップセクションに対応する、
    請求項１２に記載のメモリコントローラ。
14. 前記選択されたパーシャルアレイへの電力をカットするロジック、
    をさらに有する
    請求項１２に記載のメモリコントローラ。
15. 前記メモリデバイス上のデータにアクセスする前記要求は、書き込み要求であり、
    前記データ及び前記エラー訂正コード情報は、同一のメモリページ上に格納される、
    請求項９に記載のメモリコントローラ。
16. 前記メモリデバイス上のデータにアクセスする前記要求は、読み取り要求であり、
    前記データ及び前記エラー訂正コード情報は、同一のメモリページから取得される、
    請求項９に記載のメモリコントローラ。
17. １つまたは複数のメモリセルを有するメモリデバイスと、
    メモリ制御ロジックと、
    を備える
    装置であって、
    前記メモリ制御ロジックは、
    複数のキャッシュラインを含むメモリページにマッピングされる、メモリデバイスにおけるデータにアクセスする要求を受信し、
    前記データと共にエラー訂正コード情報を組み込むように前記複数のキャッシュラインの少なくとも一部を移動し、
    前記複数のキャッシュラインの前記一部を別のメモリ位置にリマッピングし、
    前記メモリページにおける前記データ及び前記エラー訂正コード情報にアクセスする、
    装置。
18. データバス、
    をさら備え、
    前記データ及び前記エラー訂正コード情報は、前記データバス上に送信される、
    請求項１７に記載の装置。
19. 前記複数のキャッシュラインに関連付けられるエラー訂正コード情報を別のメモリ位置にリマッピングするロジック、
    をさらに備える
    請求項１７または１８に記載の装置。
20. 前記メモリデバイスは、複数のパーシャルアレイ内にパーティション化され、
    前記書き込み要求は、選択されたパーシャルアレイに渡され、
    前記複数のキャッシュラインの前記一部を前記選択されたパーシャルアレイの所定の位置にリマッピングするロジック、
    をさらに備える
    請求項１７から１９の何れか一項に記載の装置。
21. 前記所定の位置は、前記選択されたパーシャルアレイのトップセクションに対応する、
    請求項２０に記載の装置。
22. 前記選択されたパーシャルアレイへの電力をカットするロジック、
    をさらに備える
    請求項２０に記載の装置。
23. 前記メモリデバイスにおけるデータにアクセスする前記要求は、書き込み要求であり、
    前記データ及び前記エラー訂正コード情報は、同一のメモリページ上に格納される、
    請求項１７に記載の装置。
24. 前記メモリデバイス上のデータにアクセスする前記要求は、読み取り要求であり、
    前記データ及び前記エラー訂正コード情報は、同一のメモリページから取得される、
    請求項１７に記載お装置。

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