RU2015151167A - Отображение встроенного адреса есс - Google Patents
Отображение встроенного адреса есс Download PDFInfo
- Publication number
- RU2015151167A RU2015151167A RU2015151167A RU2015151167A RU2015151167A RU 2015151167 A RU2015151167 A RU 2015151167A RU 2015151167 A RU2015151167 A RU 2015151167A RU 2015151167 A RU2015151167 A RU 2015151167A RU 2015151167 A RU2015151167 A RU 2015151167A
- Authority
- RU
- Russia
- Prior art keywords
- data
- memory
- error correction
- correction code
- cache lines
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/1052—Bypassing or disabling error detection or correction
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Claims (63)
1. Электронное устройство, содержащее:
процессор; и
логическую схему управления памятью, выполненную с возможностью:
приема запроса на доступ к данным в запоминающем устройстве, причем данные отображены на страницу памяти, содержащую множество строк кэш;
смещения по меньшей мере части из множества строк кэш для встраивания в данные информации кода коррекции ошибки;
повторного отображения упомянутой части из множества строк кэш в другое местоположение в памяти; и
доступа к данным и информации кода коррекции ошибки на странице памяти.
2. Электронное устройство по п. 1, дополнительно содержащее шину данных, причем данные и информация кода коррекции ошибки передаются по шине данных.
3. Электронное устройство по п. 1, дополнительно содержащее логическую схему, выполненную с возможностью повторного отображения информации кода коррекции ошибки, связанной с упомянутым множеством строк кэш, в другое местоположения в памяти.
4. Электронное устройство по п. 1, в котором:
запоминающее устройство разделено на множество частичных массивов;
запрос на запись направлен в выбранный частичный массив, при этом
запоминающее устройство дополнительно содержит логическую схему, выполненную с возможностью:
повторного отображения упомянутой части из множества строк кэш в заданное местоположение в выбранном частичном массиве.
5. Электронное устройство по п. 4, в котором заданное местоположение соответствует верхней части выбранного частичного массива.
6. Электронное устройство по п. 4, дополнительно содержащая логическую схему, выполненную с возможностью отключения питания для выбранного частичного массива.
7. Электронное устройство по п. 1, в котором:
запрос на доступ к данным в запоминающем устройстве представляет собой запрос на запись, и
данные и код коррекции ошибки хранятся на одной и той же странице памяти.
8. Электронное устройство по п. 1, в котором:
запрос на доступ к данным в запоминающем устройстве представляет собой запрос на считывание, и
данные и код коррекции ошибки извлекаются из одной и той же страницы памяти.
9. Контроллер памяти, содержащий логическую схему, выполненную с возможностью:
приема запроса на доступ к данным в запоминающем устройстве, причем данные отображены на страницу памяти, содержащей множество строк кэш;
смещения по меньшей мере части из множества строк кэш для встраивания информации кода коррекции ошибки;
повторного отображения упомянутой части из множества строк кэш в другое местоположение в памяти; и
доступа к данным и информации кода коррекции ошибки на странице памяти.
10. Контроллер памяти по п. 9, дополнительно содержащий шину данных, причем данные и информация кода коррекции ошибки передаются по шине данных.
11. Контроллер памяти по п. 9, дополнительно содержащий логическую схему, выполненную с возможностью повторного отображения информации кода коррекции ошибки, связанной с упомянутым множеством строк кэш, в другое местоположение в памяти.
12. Контроллер памяти по п. 9, в котором:
запоминающее устройство разделено на множество частичных массивов;
запрос на запись направлен в выбранный частичный массив;
при этом контроллер памяти дополнительно содержит логическую схему, выполненную с возможностью повторного отображения упомянутой части из множества строк кэш в заданное местоположение в выбранном частичном массиве.
13. Контроллер памяти по п. 12, в котором заданное местоположение соответствует верхней части выбранного частичного массива.
14. Контроллер памяти по п. 12, дополнительно содержащий логическую схему, выполненную с возможностью отключения питания для выбранного частичного массива.
15. Контроллер памяти по п. 9, в котором:
запрос на доступ к данным в запоминающем устройстве представляет собой запрос на запись, и
данные и код коррекции ошибок хранятся на одной и той же странице памяти.
16. Контроллер памяти по п. 9, в котором:
запрос на доступ к данным в запоминающем устройстве представляет собой запрос на считывание; и
данные и код коррекции ошибки извлекаются из одной и той же страницы памяти.
17. Устройство, содержащее:
запоминающее устройство, имеющее одну или более ячеек памяти;
логическую схему управления памятью, выполненную с возможностью:
приема запроса на доступ к данным в запоминающем устройстве, причем данные отображены на страницу памяти, содержащую множество строк кэш;
смещения по меньшей мере части из множества строк кэш для встраивания информации кода коррекции ошибки;
повторного отображения упомянутой части из множества строк кэш в другое местоположение в памяти, и
доступа к данным и информации кода коррекции ошибки на странице памяти.
18. Устройство по п. 17, дополнительно содержащее шину данных, причем данные и информация кода коррекции ошибки передаются по шине данных.
19. Устройство по п. 17, дополнительно содержащее логическую схему, выполненную с возможностью повторного отображения информации кода коррекции ошибки, связанной с упомянутым множеством строк кэш, в другое местоположение в памяти.
20. Устройство по п. 17, в котором:
запоминающее устройство разделено на множество частичных массивов,
запрос на запись направлен в выбранный частичный массив;
при этом устройство дополнительно содержит логическую схему, выполненную с возможностью:
повторного отображения упомянутой части множества строк кэш в заданное местоположение в выбранном частичном массиве.
21. Устройство по п. 20, в котором заданное местоположение соответствует верхней части выбранного частичного массива.
22. Устройство по п. 20, дополнительно содержащее логическую схему, выполненную с возможностью отключения питания для выбранного частичного массива.
23. Устройство по п. 17, в котором:
запрос на доступ к данным в запоминающем устройстве представляет собой запрос на запись, и
данные и код коррекции ошибки хранятся на одной и той же странице в памяти.
24. Устройство по п. 17, в котором:
запрос на доступ к данным в запоминающем устройстве представляет собой запрос на считывание; и
данные и код коррекции ошибки извлекаются из одной и той же страницы в памяти.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/930,600 US10031802B2 (en) | 2013-06-28 | 2013-06-28 | Embedded ECC address mapping |
US13/930,600 | 2013-06-28 | ||
PCT/US2014/043766 WO2014209936A1 (en) | 2013-06-28 | 2014-06-24 | Embedded ecc address mapping |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2015151167A true RU2015151167A (ru) | 2017-06-01 |
RU2644529C2 RU2644529C2 (ru) | 2018-02-12 |
Family
ID=52116923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2015151167A RU2644529C2 (ru) | 2013-06-28 | 2014-06-24 | Отображение встроенного адреса есс |
Country Status (8)
Country | Link |
---|---|
US (1) | US10031802B2 (ru) |
EP (1) | EP3014227A4 (ru) |
JP (1) | JP6231194B2 (ru) |
KR (1) | KR101732841B1 (ru) |
CN (1) | CN105264342B (ru) |
BR (1) | BR112015029854A2 (ru) |
RU (1) | RU2644529C2 (ru) |
WO (1) | WO2014209936A1 (ru) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10031802B2 (en) | 2013-06-28 | 2018-07-24 | Intel Corporation | Embedded ECC address mapping |
US9954557B2 (en) * | 2014-04-30 | 2018-04-24 | Microsoft Technology Licensing, Llc | Variable width error correction |
US10268541B2 (en) * | 2016-08-15 | 2019-04-23 | Samsung Electronics Co., Ltd. | DRAM assist error correction mechanism for DDR SDRAM interface |
US10853168B2 (en) * | 2018-03-28 | 2020-12-01 | Samsung Electronics Co., Ltd. | Apparatus to insert error-correcting coding (ECC) information as data within dynamic random access memory (DRAM) |
US11307771B2 (en) | 2020-07-10 | 2022-04-19 | Micron Technology, Inc. | Configurable link interfaces for a memory device |
US11288188B1 (en) * | 2021-01-21 | 2022-03-29 | Qualcomm Incorporated | Dynamic metadata relocation in memory |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6467048B1 (en) * | 1999-10-07 | 2002-10-15 | Compaq Information Technologies Group, L.P. | Apparatus, method and system for using cache memory as fail-over memory |
US6427188B1 (en) * | 2000-02-09 | 2002-07-30 | Hewlett-Packard Company | Method and system for early tag accesses for lower-level caches in parallel with first-level cache |
US6996766B2 (en) | 2002-06-28 | 2006-02-07 | Sun Microsystems, Inc. | Error detection/correction code which detects and corrects a first failing component and optionally a second failing component |
US6961821B2 (en) | 2002-10-16 | 2005-11-01 | International Business Machines Corporation | Reconfigurable cache controller for nonuniform memory access computer systems |
US7234099B2 (en) | 2003-04-14 | 2007-06-19 | International Business Machines Corporation | High reliability memory module with a fault tolerant address and command bus |
US7149945B2 (en) | 2003-05-09 | 2006-12-12 | Hewlett-Packard Development Company, L.P. | Systems and methods for providing error correction code testing functionality |
JP3714558B2 (ja) | 2003-10-10 | 2005-11-09 | ソニー株式会社 | ファイル管理装置、ファイル管理方法、ファイル管理方法のプログラム及びファイル管理方法のプログラムを記録した記録媒体 |
US7124254B2 (en) * | 2004-05-05 | 2006-10-17 | Sun Microsystems, Inc. | Method and structure for monitoring pollution and prefetches due to speculative accesses |
US20060218467A1 (en) | 2005-03-24 | 2006-09-28 | Sibigtroth James M | Memory having a portion that can be switched between use as data and use as error correction code (ECC) |
US7650558B2 (en) * | 2005-08-16 | 2010-01-19 | Intel Corporation | Systems, methods, and apparatuses for using the same memory type for both error check and non-error check memory systems |
US7774684B2 (en) | 2006-06-30 | 2010-08-10 | Intel Corporation | Reliability, availability, and serviceability in a memory device |
US7890836B2 (en) | 2006-12-14 | 2011-02-15 | Intel Corporation | Method and apparatus of cache assisted error detection and correction in memory |
US8464138B2 (en) | 2008-08-20 | 2013-06-11 | Qualcomm Incorporated | Effective utilization of header space for error correction in aggregate frames |
US8291259B2 (en) | 2009-04-15 | 2012-10-16 | International Business Machines Corporation | Delete of cache line with correctable error |
JP5414350B2 (ja) | 2009-05-08 | 2014-02-12 | キヤノン株式会社 | メモリ制御回路、及び、その制御方法 |
US8495464B2 (en) * | 2010-06-28 | 2013-07-23 | Intel Corporation | Reliability support in memory systems without error correcting code support |
US8719664B1 (en) * | 2011-04-12 | 2014-05-06 | Sk Hynix Memory Solutions Inc. | Memory protection cache |
US9003247B2 (en) * | 2011-04-28 | 2015-04-07 | Hewlett-Packard Development Company, L.P. | Remapping data with pointer |
WO2013147890A1 (en) * | 2012-03-30 | 2013-10-03 | Intel Corporation | Error correcting code scheme utilizing reserved space |
CN103019963B (zh) | 2012-12-31 | 2016-07-06 | 华为技术有限公司 | 一种高速缓存的映射方法及存储设备 |
US10031802B2 (en) | 2013-06-28 | 2018-07-24 | Intel Corporation | Embedded ECC address mapping |
-
2013
- 2013-06-28 US US13/930,600 patent/US10031802B2/en active Active
-
2014
- 2014-06-24 BR BR112015029854A patent/BR112015029854A2/pt active Search and Examination
- 2014-06-24 EP EP14817941.9A patent/EP3014227A4/en not_active Withdrawn
- 2014-06-24 JP JP2016517087A patent/JP6231194B2/ja active Active
- 2014-06-24 RU RU2015151167A patent/RU2644529C2/ru active
- 2014-06-24 CN CN201480030770.9A patent/CN105264342B/zh not_active Expired - Fee Related
- 2014-06-24 WO PCT/US2014/043766 patent/WO2014209936A1/en active Application Filing
- 2014-06-24 KR KR1020157031961A patent/KR101732841B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
CN105264342A (zh) | 2016-01-20 |
CN105264342B (zh) | 2019-05-14 |
KR20150143598A (ko) | 2015-12-23 |
US20150006993A1 (en) | 2015-01-01 |
EP3014227A4 (en) | 2017-02-22 |
US10031802B2 (en) | 2018-07-24 |
JP2016520937A (ja) | 2016-07-14 |
EP3014227A1 (en) | 2016-05-04 |
BR112015029854A2 (pt) | 2017-07-25 |
WO2014209936A1 (en) | 2014-12-31 |
JP6231194B2 (ja) | 2017-11-15 |
KR101732841B1 (ko) | 2017-05-04 |
RU2644529C2 (ru) | 2018-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2015151167A (ru) | Отображение встроенного адреса есс | |
US9691452B2 (en) | Apparatuses and methods for concurrently accessing different memory planes of a memory | |
US20160011790A1 (en) | Systems and methods to enable access to a host memory associated with a unified memory architecture (uma) | |
JP2011524063A5 (ru) | ||
US9766974B2 (en) | Data storage device and data access-method | |
CN108874303B (zh) | 非易失性存储器命令冲突避免的储存系统和方法 | |
JP2021061023A5 (ru) | ||
JP2017501504A5 (ru) | ||
US20150098271A1 (en) | System and method of storing data in a data storage device | |
IN2014DN08596A (ru) | ||
US20150120988A1 (en) | Method of Accessing Data in Multi-Layer Cell Memory and Multi-Layer Cell Storage Device Using the Same | |
CN102890620A (zh) | 非易失性临时数据处理 | |
JP2015036982A5 (ru) | ||
US20170235522A1 (en) | Nonvolatile memory capable of outputting data using wraparound scheme, computing system having the same, and read method thereof | |
CN104011689A (zh) | 非易失性存储器损耗管理 | |
US20140013030A1 (en) | Memory storage device, memory controller thereof, and method for writing data thereof | |
CN111033483A (zh) | 存储器地址验证方法和使用所述方法的存储器装置 | |
US10067829B2 (en) | Managing redundancy information in a non-volatile memory | |
RU2012119211A (ru) | Устройство обработки информации, содержащее постоянное запоминающее устройство и способ внесения исправлений в постоянное запоминающее устройство | |
CN105765540A (zh) | 管理用于非易失性存储器的传输缓冲器 | |
KR20210046454A (ko) | 메모리 장치 및 그 동작 방법 | |
CN110597741B (zh) | 一种l2p表的读写、更新方法及l2p表 | |
KR102648790B1 (ko) | 데이터 저장 장치 및 그 동작 방법 | |
KR102366238B1 (ko) | 다이 어드레싱 | |
CN101178933A (zh) | 一种闪存阵列装置 |