JP2010251374A - 半導体装置およびその製造方法 - Google Patents

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Hitohisa Sato
仁久 佐藤
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    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H01L2224/48132—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire with an intermediate bond, e.g. continuous wire daisy chain
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
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    • H01L2224/485—Material
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    • H01L2224/485—Material
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
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    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
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    • H01L2224/78—Apparatus for connecting with wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
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Abstract

【課題】半導体チップのパッドに金属リボンをボンディングする工程を伴う半導体装置の製造において、半導体チップのサイズ縮小に伴って金属リボンの厚さが薄くなった場合においても、ボンディング強度を保ちながら、金属リボンの断線を防止する。
【解決手段】半導体チップのパッドの表面に位置決めしたＡｌリボンに超音波振動を印加しながらウェッジツール１０の圧着面を圧接してボンディングを行うに際して、ウェッジツール１０の圧着面の両端部に凹部１０ａを設けておき、パッドにボンディングされたＡｌリボンの幅方向の両端部がウェッジツール１０の圧着面と接触しないようにする。
【選択図】図１０

Description

本発明は、半導体装置およびその製造技術に関し、特に、半導体チップのボンディングパッドとリードフレームを金属リボンで接続する半導体装置およびその製造に適用して有効な技術に関するものである。
携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成された半導体チップは、フラットリードパッケージ(Flat Lead Package)やＳＯＰ−８などの小型面実装パッケージに封止されている。
上記半導体チップは、その裏面がパワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペーストなどの導電性接着剤を介してリードフレームのダイパッド部上に接合されている。半導体チップの主面の最上層には、パワーＭＯＳＦＥＴのソースに接続されたソースパッドと、ゲート電極に接続されたゲートパッドが形成されている。ソースパッドは、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッドよりも広い面積で形成されている。
上記半導体チップが封止されたモールド樹脂の外部には、外部接続端子を構成する複数本のリードが露出している。これらのリードは、ソースリード、ドレインリードおよびゲートリードからなる。ドレインリードは、ダイパッド部と一体に形成されており、このダイパッド部上に搭載された半導体チップの裏面（パワーＭＯＳＦＥＴのドレイン）と電気的に接続されている。
近年、上記のような構造の面実装パッケージにおいては、パワーＭＯＳＦＥＴのオン抵抗を低減するために、可撓性のある金属リボンを使ってソースパッドとソースリードを接続する技術が実用化されている。
金属リボンは、例えば厚さが数百μｍ程度のＡｌ（アルミニウム）箔やＣｕ（銅）箔などで構成されており、その幅はソースパッドの幅によっても異なるが、一般的には１ｍｍ前後である。ソースパッドおよびソースリードに金属リボンを接続するには、超音波振動を利用したウェッジボンディング法が用いられる。
上記金属リボンの利点は、リボンの幅がＡｕ（金）ワイヤの直径に比べて遙かに大きいので、１本の金属リボンでもソースパッドに対して十分な接続面積を確保でき、ソースパッドとソースリードを複数本のＡｕワイヤで接続した場合に比べてパワーＭＯＳＦＥＴのオン抵抗を大幅に低減できることにある。また、Ａｕよりも安価なＡｌでリボンを構成するので、パッケージの材料原価を低減できるという効果もある。
特許文献１は、上記した金属リボンの接続に用いるウェッジツールの改良技術を開示している。この公報に記載されたウェッジツールの下面には、金属リボンの延在方向と平行な方向に沿って複数の溝または切り欠きが設けられている。そのため、半導体チップ上に配置した金属リボンにこのウェッジツールを圧接すると、ツールの下面の一部だけが金属リボンと接触する。これにより、ウェッジツールから半導体チップの表面に過大な超音波振動エネルギーが伝わるのを防止できるので、半導体チップに亀裂や割れなどの破損が生じる不具合が軽減される。
特許文献２には、圧着面に複数の突起と前記突起の間の複数の溝とを設けたリボンボンディング用のウェッジツールが開示されている。
特許文献３には、圧着面に複数の突起部が形成されたリボンボンディング用のウェッジツールが開示されている。複数の突起部の各々は、対向する二側面が前記圧着面に対して傾斜し、これら二側面に隣接する他の二側面が前記圧着面に対して略垂直となっている。
特許文献４には、リボンボンディング用のウェッジツールの圧着面にローレット加工で突起を形成しておき、超音波接合の際に前記突起を金属リボン上に押し当てて押圧荷重、超音波振動を印加し、ヒートスプレッダ／金属リボン間の重なり面域に分散して所要の通電容量に対応した超音波接合部を形成する技術が開示されている。
特許文献５には、金属リボンのボンディングに際し、金属リボンに１つまたは複数のループを形成する技術を開示している。
特開２００６−１９６６２９号公報 特表２００８−５２９３０３号公報 特開２００６−１６５５１８号公報 特開２００６−１３５２７０号公報 特開２００４−３３６０４３号公報
パワーＭＯＳＦＥＴが形成された半導体チップのソースパッドに金属リボンをボンディングするには、まず、金属リボンの先端部を半導体チップのソースパッド上に位置決めした後、ウェッジツールの底面（圧着面）を金属リボンに圧接し、超音波振動を印加する。これにより、ウェッジツールの底面と接している領域の金属リボンが潰されてソースパッドの表面に接合される。
ところがコスト低減のため、半導体ウエハからの取得数を向上させようとすると半導体チップの外形寸法が小さくなり、これに伴いソースパッドの面積も小さくなる。このような面積が小さくなったソースパッドに安定したループを形成しながらボンディングを行うためには、金属リボンの厚さを薄くしなければならない。
しかし、金属リボンの厚さを薄くすると、ソースパッドの表面に金属リボンをボンディングした時に、ウェッジツールによって潰された箇所の厚さが極めて薄くなるために、金属リボンが断線し易くなる。
このような金属リボンの断線を防止するためには、ウェッジツールに何らかの工夫が必要となるが、前述した特許文献１〜５には、このような微細なパッドに安定して金属リボンをボンディングする技術については記載されていない。
本発明の目的は、半導体チップのパッドに金属リボンをボンディングする工程を伴う半導体装置の製造において、半導体チップのサイズ縮小に伴って金属リボンの厚さが薄くなった場合においても、ボンディング強度を保ちながら、金属リボンの断線を防止することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願の一発明は、半導体チップと、前記半導体チップの近傍に配置された第１導体と、前記半導体チップの主面に形成されたパッドと前記第１導体とを電気的に接続する金属リボンとを有する半導体装置であって、前記半導体チップの前記パッドに接続された前記金属リボンは、その幅方向の両端部の厚さが前記両端部の内側の部分の厚さよりも厚いものである。
本願の他の一発明は、半導体チップの主面に形成されたパッドに金属リボンをボンディングする工程を含む半導体装置の製造方法であって、前記ボンディング工程で用いるウェッジツールは、前記金属リボンの幅方向の両端部に対向する圧着面の両端部に凹部が設けられているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
半導体チップのサイズ縮小に伴って金属リボンの厚さが薄くなった場合においても、ボンディング強度を保ちながら、金属リボンの断線を防止することが可能となる。
（ａ）は、本発明の実施の形態１である半導体装置の上面を示す平面図、（ｂ）は、この半導体装置の短辺側の側面図である。 本発明の実施の形態１である半導体装置の裏面（実装面）を示す平面図である。 本発明の実施の形態１である半導体装置の内部構造を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 半導体チップに形成されたトレンチゲート型のｎチャネルパワーＭＯＳＦＥＴを示す要部断面図である。 半導体チップに形成されたゲート引出し電極、ゲートパッドおよびソースパッドのレイアウトを示す平面図である。 図６の符号Ｂで示す領域におけるゲート電極のレイアウトを示す斜視図である。 一般的なリボンボンディング装置のウェッジツールを使ったリボンボンディング方法を説明する斜視図である。 一般的なリボンボンディング装置のウェッジツールを使ったリボンボンディング方法を説明する斜視図である。 （ａ）は、本発明の実施の形態１である半導体装置の製造方法で使用するウェッジツールを下方から見た平面図、（ｂ）は、このウェッジツールの圧着面を示す平面図である。 （ａ）は、本発明の実施の形態１である半導体装置の製造方法で使用するウェッジツールの先端部を示す斜視図、（ｂ）は、このウェッジツールの先端部を示す側面図である。 （ａ）は、本発明の実施の形態１である半導体装置の製造方法で使用するウェッジツールの先端部の別例を示す斜視図、（ｂ）は、このウェッジツールの先端部を示す側面図である。 （ａ）は、本発明の実施の形態１である半導体装置の製造方法で使用するウェッジツールの先端部の別例を示す斜視図、（ｂ）は、このウェッジツールの先端部を示す側面図である。 リボンボンディング装置に装着されたウェッジツールの先端部近傍を示す側面図である。 本発明の実施の形態１である半導体装置の製造工程を示す全体フロー図である。 本発明の実施の形態１である半導体装置の製造工程を示す斜視図である。 本発明の実施の形態１である半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す斜視図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す斜視図である。 図１９に続く半導体装置の製造工程を示す断面図である。 （ａ）は、ソースパッドにボンディングされたＡｌリボンの平面図、（ｂ）は、ウェッジツールの先端部の形状を示す側面図と、（ａ）のＢ−Ｂ’線およびＣ−Ｃ’線に沿ったＡｌリボンの断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す斜視図である。 図２５に続く半導体装置の製造工程を示す斜視図である。 本発明の実施の形態２である半導体装置の内部構造を示す平面図である。 本発明の実施の形態３である半導体装置の製造方法を示す斜視図である。 本発明の他の実施の形態である半導体装置の上面を示す平面図である。 図２９に示す半導体装置の内部構造を示す平面図である。 本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。以下の実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
また、以下の実施の形態において、Ａｌリボンとは、Ａｌを主成分とする導電材料で構成された帯状の結線材料を意味している。通常、Ａｌリボンは、スプールに巻かれた状態でボンディング装置に設置される。Ａｌリボンは、極めて薄いため、リードフレームや半導体チップのパッドに接続する際には、長さやループ形状を任意に設定することができるという特徴がある。
（実施の形態１）
本実施の形態の半導体装置は、面実装パッケージの一種のフラットリードパッケージ(Flat Lead Package：以下、ＦＬＰという)に適用したものである。図１（ａ）は、このＦＬＰの上面を示す平面図、（ｂ）は、短辺側の側面図、図２は、裏面（実装面）を示す平面図、図３は、内部構造を示す平面図、図４は、図３のＡ−Ａ線に沿った断面図である。
ＦＬＰは、リードフレームのダイパッド部３Ｄ上に搭載した半導体チップ１をモールド樹脂２で封止した小型面実装パッケージであり、その外形寸法は、長辺＝６．１ｍｍ、短辺＝５．３ｍｍ、厚さ＝０．８ｍｍである。
シリコンフィラーを含浸させたエポキシ系樹脂からなるモールド樹脂２の短辺側の側面には、ＦＬＰの外部接続端子を構成する８本のリード３（♯１〜♯８）が露出している。これらのリード３のうち、図１および図２に示す１番リード（♯１）から３番リード（♯３）はソースリード、４番リード（♯４）はゲートリード、５番リード（♯５）から８番リード（♯８）はドレインリードである。また、モールド樹脂２の裏面には、半導体チップ１で発生した熱の放熱およびパッケージの放熱性向上のために、８本のリード３の裏面とダイパッド部３Ｄの裏面とが外部に露出している。ダイパッド部３Ｄおよび８本のリード３は、Ｃｕ（銅）またはＦｅ−Ｎｉ（鉄−ニッケル）合金からなり、その表面には、Ｎｉ（ニッケル）膜、Ｐｄ（パラジウム）膜およびＡｕ（金）膜を積層した３層構造のメッキが施されている。
上記８本のリード３のうち、３本のソースリード（♯１〜♯３）は、モールド樹脂２の内部で互いに連結されている。すなわち、３本のソースリード（♯１〜♯３）は、電気的に接続されている。以下、モールド樹脂２の内部に位置するソースリードをソースポスト３Ｓと称する。また、ゲートリード（♯５）のうち、モールド樹脂２の内部に位置する部分をゲートポスト３Ｇと称する。一方、４本のドレインリード（♯５〜♯８）は、モールド樹脂２の内部でダイパッド部３Ｄと一体に構成されている。
ダイパッド部３Ｄ上には、Ａｇペーストや半田などの導電性接着剤４を介して半導体チップ１が搭載されている。半導体チップ１は単結晶シリコンからなり、その主面には、例えば携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用される複数個のパワーＭＯＳＦＥＴ（パワー素子）が形成されている。半導体チップ１の裏面は、これらのパワーＭＯＳＦＥＴに共通のドレインを構成しており、導電性接着剤４およびダイパッド部３Ｄを介してドレインリード（♯５〜♯８）と電気的に接続されている。
また、半導体チップ１の主面には、パワーＭＯＳＦＥＴのゲート電極と電気的に接続された１個のゲートパッド５と、パワーＭＯＳＦＥＴのソースと電気的に接続された２個のソースパッド６とが形成されている。そして、ゲートパッド５は、Ａｕワイヤ７を介してゲートポスト３Ｇと電気的に接続されている。一方、２個のソースパッド６のそれぞれは、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッド５よりも広い面積で構成されており、かつＡｕワイヤ７よりも広い面積を有するＡｌリボン８を介してソースポスト３Ｓと電気的に接続されている。
図５は、半導体チップ１に形成されたトレンチゲート型のｎチャネルパワーＭＯＳＦＥＴを示す要部断面図である。
ｎ＋型単結晶シリコン基板３０の主面には、ｎ−型単結晶シリコン層３１が形成されており、ｎ−型単結晶シリコン層３１の上部には、ｐ型半導体領域３２が形成されている。また、ｐ型半導体領域３２の表面には、ｎ＋型半導体領域３３が形成されている。ｎ＋型単結晶シリコン基板３０およびｎ−型単結晶シリコン層３１は、パワーＭＯＳＦＥＴのドレインを構成する半導体領域であり、ｎ＋型半導体領域３３は、パワーＭＯＳＦＥＴのソースを構成する半導体領域である。また、ｐ型半導体領域３２は、パワーＭＯＳＦＥＴのチャネルが形成される半導体領域である。
ｐ型半導体領域３２の一部には、底部がｎ−型単結晶シリコン層（ドレイン）３１に達する溝３４が形成されており、溝３４の内部には、パワーＭＯＳＦＥＴのゲート絶縁膜３５およびゲート電極３６が形成されている。ゲート絶縁膜３５は酸化シリコン膜からなり、ゲート電極３６はｎ型多結晶シリコン膜からなる。ゲート電極３６の上端部は溝３４の上方に突出しており、その両側には酸化シリコン膜からなるサイドウォールスペーサ３７が形成されている。また、ゲート電極３６の上部には、窒化シリコン膜３８および酸化シリコン膜３９が形成されている。
酸化シリコン膜３９の上部には、ソース電極４１およびゲート引出し電極４２が形成されている。ソース電極４１およびゲート引出し電極４２は、Ｔｉ膜とＴｉＮ膜の積層膜からなるバリアメタル膜４３の上部にＡｌ合金膜４４を堆積した導電膜で構成されている。ソース電極４１は、窒化シリコン膜３８および酸化シリコン膜３９に形成された接続孔４５を通じてパワーＭＯＳＦＥＴのソース（ｎ＋型半導体領域３３）と電気的に接続されている。また、ゲート引出し電極４２は、図には示さない領域の窒化シリコン膜３８および酸化シリコン膜３９に形成された接続孔を通じて、パワーＭＯＳＦＥＴのゲート電極３６と電気的に接続されている。
ソース電極４１およびゲート引出し電極４２の上部には、酸化シリコン膜と窒化シリコン膜との積層膜からなる表面保護膜４６が形成されている。ソース電極４１は、その上部を覆う表面保護膜４６の一部が除去され、半導体チップ１の表面に露出している。また、ゲート引出し電極４２は、その上部を覆う表面保護膜４６の一部が除去され、半導体チップ１の表面に露出している。ソース電極４１のうち、半導体チップ１の表面に露出した領域は、前記ソースパッド６を構成しており、ゲート引出し電極４２のうち、半導体チップ１の表面に露出した領域は、前記ゲートパッド５を構成している。図５には示さないが、ソースパッド６の表面には前記Ａｌリボン８がボンディングされており、ゲートパッド５の表面には前記Ａｕワイヤ７がボンディングされている。
図６は、上記半導体チップ１に形成されたゲート引出し電極４２、ゲートパッド５およびソースパッド６のレイアウトを示す平面図である。
この半導体チップ１の平面形状は、長辺＝１．６ｍｍ、短辺＝１．０ｍｍの長方形である。また、２個のソースパッド６（６ａ、６ｂ）のそれぞれの平面形状は、長辺＝１．０２ｍｍ、短辺＝０．２２５ｍｍの長方形であり、ゲートパッド５の平面形状は、１辺＝０．１２ｍｍの正方形である。
ゲート引出し電極４２は、半導体チップ１の主面の外周部と中央部とに配置されており、ゲートパッド５は、半導体チップ１の中央部に配置されたゲート引出し電極４２の一端に配置されている。半導体チップ１の主面上でゲート引出し電極４２およびゲートパッド５をこのように配置した場合は、図７（図６の符号Ｂで示す領域におけるゲート電極３６のレイアウトを示す斜視図）に示すように、パワーＭＯＳＦＥＴのそれぞれのゲート電極３６の一端がゲート引出し電極４２に向かって直線状に延在し、ゲート引出し電極４２と電気的に接続される。これにより、半導体チップ１の全体でゲート電極３６の長さを最短化することができるので、例えば半導体チップ１の中央部に１個のソースパッド６を配置し、周辺部にゲートパッド５を配置したレイアウトに比べてゲート抵抗（Ｒｇ）が半分以下に低減され、パワーＭＯＳＦＥＴのスイッチング特性が向上する。
一方、半導体チップ１の中央部にゲート引出し電極４２を配置したことにより、このゲート引出し電極４２と同層の導電膜で構成されるソース電極４１は、このゲート引出し電極４２を挟んでその両側に形成される。従って、ソースパッド６もこのゲート引出し電極４２を挟んでその両側に１個ずつ配置される。
このように、本実施の形態のＦＬＰは、パワーＭＯＳＦＥＴのスイッチング特性を向上させるために、半導体チップ１の中央部にゲート引出し電極４２を配置し、このゲート引出し電極４２に接続されるゲート電極３６の長さを最短化することによって、ゲート抵抗（Ｒｇ）の低減を図っている。また、これにより、ソースパッド６は、ゲート引出し電極４２を挟んでその両側に１個ずつ配置される。従って、ソースポスト３Ｓと半導体チップ１とを電気的に接続するＡｌリボン８の一端は、２個のソースパッド６のそれぞれの表面にボンディングされている。
ここで、一般的なリボンボンディング装置のウェッジツールを使って、上記半導体チップ１の２個のソースパッド６にＡｌリボン８をボンディングする場合の問題点について説明する。
２個のソースパッド６にＡｌリボン８をボンディングするには、まず、図８に示すように、Ａｌリボン８の先端部を半導体チップ１の第１のソースパッド６上に位置決めした後、ウェッジツール２０の圧着面をＡｌリボン８に圧接し、数Ｗ程度のエネルギーの超音波振動を印加する。これにより、ウェッジツール２０の圧着面と接する領域のＡｌリボン８が潰されて第１のソースパッド６の表面にボンディングされる。次に、ウェッジツール２０を第２のソースパッド６上に移動させた後、図９に示すように、ウェッジツール２０の圧着面をＡｌリボン８に圧接し、数Ｗ程度のエネルギーの超音波振動を印加する。これにより、ウェッジツール２０の底面と接する領域のＡｌリボン８が潰されて第２のソースパッド６の表面にボンディングされる。
前述したように、２個のソースパッド６の間には、ゲートパッド５に接続されるゲート引出し電極４２が配置されている。従って、上記ウェッジツール２０を使って２個のソースパッド６にＡｌリボン８をボンディングする際は、図９に示すように、２個のソースパッド６の間のＡｌリボン８にループを形成し、ゲート引出し電極４２にボンディングダメージが及ばないようにする。なお、この時にループの高さを低くすると、半導体チップ１をモールド樹脂２で封止する際に、半導体チップ１の表面とＡｌリボン８との隙間にモールド樹脂２が入り込めず、空隙（ボイド）が生じる恐れがある。このようなボイドは、そこに水分が溜まり、本半導体装置を配線基板に実装する際の半田付けリフローで水分が体積膨張することで、パッケージクラック等の不具合を引き起こす原因となることが多い。従って、このような不具合を避けるためには、半導体チップ１とＡｌリボン８との間にモールド樹脂２が入り込めるように、ループの高さを調整する必要がある。
ところが、本実施の形態のＦＬＰは、半導体チップ１の外形寸法が非常に小さいために、２個のソースパッド６の間隔が非常に狭くなっている。従って、２個のソースパッド６を跨ぐＡｌリボン８にループを形成するためには、Ａｌリボン８の厚さを０．１ｍｍ以下、好ましくは０．０５ｍｍ程度まで薄くしなければならない。
しかし、Ａｌリボン８をこのように薄くすると、ソースパッド６の表面にＡｌリボン８をボンディングした時に、ウェッジツール２０によって潰された箇所の厚さが極めて薄くなるために、Ａｌリボン８の幅方向の両端部（図９の矢印で示す箇所）に亀裂が発生し、この亀裂が両端部から内側に進行してＡｌリボン８が断線することがある。
また、間隔が狭い２個のソースパッド６の間にループを形成すると、ループの立ち上がりが非常に急峻になるために、ループが立ち上がる領域のＡｌリボン８に強い曲げ応力が加わる。従って、近接して配置された２個のソースパッド６に極めて薄いＡｌリボン８をボンディングする場合は、特に、第１のソースパッド６上でＡｌリボン８が断線し易い。
そこで、本実施の形態では、次のようなウェッジツールを使ってＡｌリボン８のボンディングを行う。
図１０（ａ）は、本実施の形態で使用するウェッジツールを下方から見た平面図、（ｂ）は、このウェッジツールの圧着面を示す平面図、図１１（ａ）は、このウェッジツールの先端部を示す斜視図、（ｂ）は、このウェッジツールの先端部を示す側面図である。また、図１１（ｂ）には、このウェッジツールが圧接された時のＡｌリボンの断面構造も示されている。
本実施の形態で使用するウェッジツール１０は、ステンレス鋼（ＳＵＳ３０４）などの金属で構成されており、その圧着面は、長方形の平面形状を有している。圧着面の長辺の長さはＡｌリボン８の幅よりも大きく、かつソースパッド６の長辺よりも短い（例えば０．８９ｍｍ〜０．９ｍｍ程度）。また、短辺の長さは、ソースパッド６の短辺よりも短い（例えば０．０９ｍｍ程度）。
また、本実施の形態で使用するウェッジツール１０は、圧着面の長辺方向の両端部に凹部１０ａ（第１の凹部）が設けられている。一方、圧着面の中央部には、２つの浅い凹溝１０ｂ（第２の凹部）を挟んで３つの凸部１０ｃが設けられている。ここで、図１１（ｂ）に示す凸部１０ｃと凹部１０ａとの段差Ｌａは、Ａｌリボン８の厚さよりも大きくなるように設定されており、例えばＡｌリボン８の厚さを０．０５ｍｍとした場合、凸部１０ｃと凹部１０ａとの段差は、０．０６ｍｍ程度である。従って、このウェッジツール１０の圧着面をＡｌリボン８に圧接した時に、圧着面の両端部は、Ａｌリボン８と接触しない。
つまり、図１１（ｂ）に示すように、ウェッジツール１０の圧着面の両端部に設けられている凹部１０ａは、Ａｌリボン８の幅方向の両端部（厚膜部８ａ）に対向する領域である。従って、ウェッジツール１０の圧着面をＡｌリボン８に圧接した時、Ａｌリボン８の幅方向の両端部（厚膜部８ａ）は、ウェッジツール１０と接触しないということになる。
ウェッジツール１０の圧着面の中央部に設けられた２つの浅い凹溝１０ｂは、この圧着面をＡｌリボン８に圧接した時に、Ａｌリボン８の中央部（薄膜部８ｃ）に加わる応力を周囲（厚膜部８ａ、８ｂ）に逃がすための溝である。この浅い凹溝１０ｂの溝の深さ、すなわち図１１（ｂ）に示す凸部１０ｃと凹部１０ｂとの段差Ｌｂは、前述の凸部１０ｃと凹部１０ａとの段差Ｌａよりも段差量が小さい（段差Ｌａ＞段差Ｌｂ）。すなわち、Ａｌリボン８の厚膜部８ｂおよび薄膜部８ｃは、それぞれウェッジツール１０の浅い凹溝１０ｂおよび凸部１０ｃによって形成された部分であり、Ａｌリボン８の厚さは、厚膜部８ａ＞厚膜部８ｂ＞薄膜部８ｃの順となっている。
なお、圧着面の浅い凹溝１０ｂは、必須のものではなく、例えば図１２に示すように、中央部全体を凸部１０ｃにしてもよい。あるいは、図１３に示すように、中央部に一箇所だけ浅い凹溝１０ｂを設けてもよい。いずれの場合においても、圧着面の両端部に凹部１０ａを設けることにより、Ａｌリボン８の両端部（厚膜部８ａ）に亀裂が入らなくなるので、亀裂がリボンの内側に進行して、Ａｌリボン８が断線することを防止することができる。
図１４は、リボンボンディング装置に装着された上記ウェッジツール１０の先端部近傍を示す側面図である。図１４に示すように、ウェッジツール１０の一方の側面には、Ａｌリボン８をウェッジツール１０の圧着面に送り出すためのリボンガイド１１が取り付けられる。また、ウェッジツール１０のもう一方の側面には、ボンディング完了後にＡｌリボン１０を切断するためのカッター１２が上下動可能に取り付けられる。
次に、上記ウェッジツール１０を使ったＡｌリボン８のボンディング工程を含むＦＬＰの製造方法を説明する。図１５は、ＦＬＰの製造工程を示す全体フロー図である。
本実施の形態のＦＬＰを製造するには、まず、図１６および図１７に示すように、Ａｇペーストや半田などの導電性接着剤４を使用してリードフレームＬＦのダイパッド部３Ｄ上に半導体チップ１を搭載する（ダイボンディング）。
次に、図１８および図１９に示すように、リボンガイド１１から送り出されたＡｌリボン８の先端部を半導体チップ１の第１のソースパッド６上に位置決めした後、ウェッジツール１０の圧着面をＡｌリボン８に圧接し、数Ｗ程度のエネルギーの超音波振動を印加する。これにより、ウェッジツール１０の圧着面に形成された凸部１０ｃと接する領域のＡｌリボン８が潰されて第１のソースパッド６の表面にボンディングされる。前述したように、ウェッジツール１０の圧着面の両端部には凹部１０ａが設けられているので、ソースパッド６にボンディングされたＡｌリボン８の幅方向の両端部は、ウェッジツール１０の圧着面と接触しない。そのため、Ａｌリボン８の両端部に亀裂が入らなくなるので、亀裂がリボンの内側に進行して、Ａｌリボン８が断線することを防止することができる。
次に、ウェッジツール１０を第２のソースパッド６上に移動させながら、２個のソースパッド６の間のＡｌリボン８にループを形成した後、図２０および図２１に示すように、ウェッジツール１０の圧着面をＡｌリボン８に圧接し、数Ｗ程度のエネルギーの超音波振動を印加する。これにより、ウェッジツール１０の圧着面に形成された凸部１０ｃと接する領域のＡｌリボン８が潰されて第２のソースパッド６の表面にボンディングされる。この時も、第２のソースパッド６にボンディングされたＡｌリボン８の幅方向の両端部は、ウェッジツール１０の圧着面と接触しない。そのため、第２のソースパッド６におけるボンディングにおいても、Ａｌリボン８の両端部に亀裂が入らなくなるので、亀裂がリボンの内側に進行して、Ａｌリボン８が断線することを防止することができる。
前述したように、２個のソースパッド６の間でＡｌリボン８にループを形成すると、ループの立ち上がりが非常に急峻になるために、ループが立ち上がる領域のＡｌリボン８に強い曲げ応力が加わる。Ａｌリボン８は、この強い曲げ応力がかかることにより、断線する場合もある。この曲げ応力を緩和する対策として、図２２に示すように、ウェッジツール１０の圧着面に形成された凹溝１０ｂのうち、ソースポスト３Ｓに近い側（ループに近い側）に位置する角部の曲率半径（Ｒ１）を、Ａｌリボン８の先端側に位置する角部の曲率半径（Ｒ２）よりも大きくする（Ｒ１＞Ｒ２）ことが有効である。このようにした場合は、Ａｌリボン８の厚膜部８ｂの角部のうち、ソースポスト３Ｓに近い側（ループに近い側）に位置する角部の曲率半径が、対向する側（Ａｌリボン８の先端側）に位置する角部の曲率半径よりも大きくなるので、Ａｌリボン８に加わる曲げ応力が分散される。一方、Ａｌリボン８の先端側に位置する角部の曲率半径（Ｒ２）を小さくすることにより、Ａｌリボン８とソースパッド６の接合面積を確保することができる。
次に、図２３に示すように、ウェッジツール１０をリードフレームＬＦのソースポスト３Ｓ上に移動させた後、ウェッジツール１０の圧着面をＡｌリボン８に圧接し、上記の同様の方法でＡｌリボン８をソースポスト３Ｓの表面にボンディングする。続いて、図２４に示すように、Ａｌリボン８をカッター１２で切断することにより、ソースポスト３Ｓと２個のソースパッド６をＡｌリボン８によって電気的に接続するリボンボンディング工程が完了する。
このようにして、上記のリボンボンディング工程を繰り返し、図２５に示すように、リードフレームＬＦ上に搭載された全ての半導体チップ１のソースパッド６とソースポスト３ＳをＡｌリボン８によって電気的に接続した後、図２６に示すように、周知のボールボンディング装置を用いて、リードフレームＬＦ上に搭載された全ての半導体チップ１のゲートパッド５とゲートポスト３ＧとをＡｕワイヤ７によって電気的に接続する。
なお、Ａｌリボン８のボンディング工程とＡｕワイヤ７のボンディング工程は、上記と逆の順序で行うこともできる。すなわち、Ａｕワイヤ７のボンディング後にＡｌリボン８のボンディングを行うこともできる。ただし、Ａｌリボン８のリボン幅およびリボン厚は、Ａｕワイヤ７のワイヤ径よりも大きいので、Ａｌリボン８のボンディング時に半導体チップ１に加わる振動エネルギーは、Ａｕワイヤ７のボンディング時に半導体チップ１に加わる振動エネルギーよりも大きい。従って、Ａｕワイヤ７のボンディング後にＡｌリボン８のボンディングを行うと、Ａｌリボン８のボンディング時の振動エネルギーによって、Ａｕワイヤ７とゲートパッド５との接着強度が低下し、場合によっては、Ａｕワイヤ７がゲートパッド５から外れてしまう恐れがある。また、Ａｌリボン８のボンディングに使用するウェッジツール１０がＡｕワイヤ７に接触し、ワイヤに傷を付けたり、切断したりする恐れもある。従って、Ａｌリボン８とＡｕワイヤ７のボンディング順序は、Ａｌリボン８のボンディング後にＡｕワイヤ７のボンディングを行うことが望ましい。
次に、半導体チップ１、Ａｌリボン８、Ａｕワイヤ７、リード３の一部、およびダイパッド部３Ｄの一部をモールド樹脂２で封止し、続いて、モールド樹脂２の表面にレーザーマーキング法で製品名などを印刷した後、モールド樹脂２の外部に露出した不要なリードフレームＬＦの切断と樹脂バリの除去を行い、最後に、製品の良・不良を判別する選別工程を経ることにより、前記図１〜図４に示す本実施の形態のＦＬＰが完成する。
このように、本実施の形態では、ウェッジツール１０の圧着面の両端部に凹部１０ａを設け、Ａｌリボン８の幅方向の両端部がウェッジツール１０の圧着面と接触しないようにしたので、近接して配置された２個のソースパッド６に極めて薄いＡｌリボン８をボンディングした場合においても、Ａｌリボン８とソースパッド６との接続強度を保ちながら、Ａｌリボン８の断線を防止することが可能となる。
また、ウェッジツール１０の圧着面の角部の曲率半径（Ｒ１）を大きくしたことにより、ループの急峻な立ち上がりに起因してＡｌリボン８に加わる曲げ応力を抑制することができるので、Ａｌリボン８の断線をより確実に防止することができる。
また、ウェッジツール１０の圧着面の両端部をＡｌリボン８と非接触にしたことにより、ウェッジツール１０を繰り返し使用した場合でも、Ａｌリボン８から発生するＡｌ粉末の付着に起因する圧着面の劣化が抑制されるので、ウェッジツール１０の長寿命化を図ることができる。
（実施の形態２）
図２７に示すように、本実施の形態のＦＬＰは、パワーＭＯＳＦＥＴのオン抵抗をさらに低減するために、半導体チップ１のソースパッド６とソースポスト３Ｓを複数本のＡｌリボン８で接続してもよい。ここでは、ソースパッド６とソースポスト３Ｓを２本のＡｌリボン８で接続した例を示している。なお、ソースパッド６とソースポスト３Ｓを接続するＡｌリボン８の本数は、３本以上であってもよい。
ＦＬＰは、品種あるいは世代によって半導体チップ１の寸法が異なり、これに伴ってソースパッド６の寸法も異なってくる。しかし、ソースパッド６の寸法に応じて、その都度、幅の異なる複数種類のＡｌリボン８を用意すると、Ａｌリボン８の管理が煩雑になる。これに対して、本実施の形態のように、比較的幅の狭いＡｌリボン８を１種類用意し、ソースパッド６の寸法に応じてＡｌリボン８の接続本数を変えるようにした場合は、Ａｌリボン８の管理が煩雑になることはない。
本実施の形態のＦＬＰを製造する場合でも、Ａｌリボン８のボンディング工程において前述したウェッジツール１０を使用することにより、前記実施の形態１と同様の効果を得ることができる。
（実施の形態３）
一般に、ＦＬＰを含む樹脂封止型半導体装置の製造工程では、前記図１６に示したような、複数のダイパッド部３Ｄを設けたリードフレームＬＦが使用される。
このようなリードフレームＬＦに搭載された複数個の半導体チップ１のソースパッド６とソースポスト３ＰをＡｌリボン８で接続する際には、図２８に示すように、複数本のウェッジツール１０を連結し、複数個の半導体チップ１のソースパッド６に同時にＡｌリボン８を接続することにより、ボンディング時間を短縮することができる。
この場合も、前記実施の形態１と同様、前述したウェッジツール１０を使用することにより、前記実施の形態１と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、ソースパッドとソースポストを接続する導電材料としてＡｌリボンを用いたが、ＡｕあるいはＣｕ合金のような電気抵抗の小さい他の金属材料で構成されたリボンを用いる場合にも適用することができる。また、ゲートポストとゲートパッドを接続する導電材料として、Ａｕワイヤ以外の材料、例えばＡｌワイヤやＣｕワイヤを用いてもよい。
また、前記実施の形態では、Ａｇペーストを使ってダイパッド部上に半導体チップを搭載したが、Ａｇペースト以外のペレット付け材料、例えば半田ペーストや半田リボンなどを使うこともできる。また、ダイパッド部３Ｄのチップを搭載する部分に、半田メッキを施してもよい。半田リボンや半田メッキで半田付けを行う場合は、フラックス等の活性剤を併用することで、半田濡れ性を確保できる。なお、半導体チップを半田で接続させる場合、半田付け面（チップの裏面）にＮｉ／Ａｕ等のメタライズを施しておくことにより、半田の濡れ性および半田との接続性を確保できる。
前記実施の形態では、パワーＭＯＳＦＥＴが形成された半導体チップを封止する樹脂パッケージとしてＦＬＰを例示したが、例えばＳＯＰ−８などに適用することもできる。
図２９は、ＳＯＰ−８の上面を示す平面図である。ＳＯＰ−８は、ＦＬＰと同じく小型面実装パッケージの一種であり、モールド樹脂２２の外部に露出した８本のリード２３のピン配置もＦＬＰと同じであるが、リード２３のそれぞれがガルウィング状に成形されている。図３０は、前記実施の形態１で使用した半導体チップ１をモールド樹脂２２で封止したＳＯＰ−８の内部構造を示す平面図である。この場合も、ソースパッド６とソースポスト２３ＳをＡｌリボン８で接続する際に前記実施の形態のウェッジツールを使用することにより、Ａｌリボン８のボンディング強度を保ちつつ、Ａｌリボン８の断線を防止することができる。
また、前記実施の形態では、２個（複数個）のソースパッドを有する半導体チップにＡｌリボンをボンディングする場合について説明したが、図３１に示すように、１個のソースパッド６を有する半導体チップ１にＡｌリボン８をボンディングする場合にも適用することができる。すなわち、半導体チップのサイズが極めて小さくなると、ソースパッドとソースポストの間隔も狭くなり、かつソースパッドとソースポストの間に形成されるＡｌリボンのループも急峻になるので、Ａｌリボンのボンディング強度を保ちつつ、Ａｌリボンの断線を防止するためには、前記実施の形態のウェッジツールを使用することが有効である。
また、前記実施の形態では、パワーＭＯＳＦＥＴが形成された半導体チップのソースパッドにＡｌリボンをボンディングしたが、Ａｌリボンをボンディングすることのできるパッドを有する半導体チップであれば、パワーＭＯＳＦＥＴ以外の素子が形成された半導体チップであっても使用することができる。例えば絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:ＩＧＢＴ）が形成された半導体チップの場合は、ＩＧＢＴのオン抵抗を低減するために、エミッタパッドをゲートパッドよりも広い面積で構成するので、エミッタパッドにＡｌリボンをボンディングする場合にも、本発明を適用することができる。
本発明は、半導体チップのボンディングパッドとリードフレームを金属リボンで接続する半導体装置に適用することができる。
１ 半導体チップ
２ モールド樹脂
３ リード
３Ｄ ダイパッド部
３Ｇ ゲートポスト
３Ｓ ソースポスト
４ 導電性接着剤
５ ゲートパッド
６ ソースパッド
７ Ａｕワイヤ
８ Ａｌリボン
８ａ 厚膜部
８ｂ 厚膜部
８ｃ 薄膜部
１０ ウェッジツール
１０ａ 凹部
１０ｂ 凹溝
１０ｃ 凸部
１１ リボンガイド
１２ カッター
２０ ウェッジツール
２２ モールド樹脂
２３ リード
２３Ｓ ソースポスト
３０ ｎ＋型単結晶シリコン基板
３１ ｎ−型単結晶シリコン層
３２ ｐ型半導体領域
３３ ｎ＋型半導体領域（ソース）
３４ 溝
３５ ゲート絶縁膜
３６ ゲート電極
３７ サイドウォールスペーサ
３８ 窒化シリコン膜
３９ 酸化シリコン膜
４１ ソース電極
４２ ゲート引き出し電極
４３ バリアメタル膜
４４ Ａｌ合金膜
４５ 接続孔
４６ 表面保護膜
ＬＦ リードフレーム
Ｌａ、Ｌｂ 段差

Claims (20)

  1. 主面と、前記主面とは反対側の裏面とを有する半導体チップと、
    前記半導体チップの前記主面に形成されたパッドと、
    前記半導体チップの近傍に配置された第１導体と、
    前記パッドと前記第１導体とを電気的に接続する金属リボンと、を有する半導体装置であって、
    前記半導体チップの前記パッドに接続された前記金属リボンの幅方向における両端部の厚さは、前記両端部の内側のいずれの部分の厚さよりも厚いことを特徴とする半導体装置。
  2. 前記金属リボンの前記両端部の内側には、前記両端部よりも厚さが薄い薄膜部が設けられていることを特徴とする請求項１記載の半導体装置。
  3. 前記薄膜部は、複数設けられていることを特徴とする請求項２記載の半導体装置。
  4. それぞれの前記薄膜部に挟まれた厚膜部分の前記第１導体に近い側の角部の曲率半径は、対向する角部の曲率半径よりも大きいことを特徴とする請求項３記載の半導体装置。
  5. 前記半導体チップの前記主面には、前記パッドが複数個形成されており、前記金属リボンは、前記複数個のパッドのそれぞれと電気的に接続されていることを特徴とする請求項４記載の半導体装置。
  6. 前記半導体チップの前記主面には、パワー素子が形成されていることを特徴とする請求項５記載の半導体装置。
  7. 前記パワー素子は、パワーＭＯＳＦＥＴであり、前記複数個のパッドのそれぞれは、前記パワーＭＯＳＦＥＴのソースパッドであることを特徴とする請求項６記載の半導体装置。
  8. 前記半導体チップの前記主面には、前記ソースパッドよりもパッド面積が小さいゲートパッドがさらに形成され、
    前記半導体チップの近傍には、第２導体がさらに配置され、
    前記ゲートパッドと前記第２導体は、金属ワイヤを介して電気的に接続されていることを特徴とする請求項７記載の半導体装置。
  9. 前記ゲートパッドは、前記複数個のソースパッドの間に形成されたゲート引き出し配線を介して前記パワーＭＯＳＦＥＴのゲート電極と電気的に接続されていることを特徴とする請求項８記載の半導体装置。
  10. 前記複数個のソースパッドのそれぞれを接続する前記金属ワイヤには、ループが形成されていることを特徴とする請求項９記載の半導体装置。
  11. 前記半導体チップが搭載されたダイパッド部をさらに有し、
    前記第１および第２導体は、リードであって、
    前記半導体チップ、前記金属リボン、前記金属ワイヤ、前記リードの一部、および前記ダイパッド部の一部は、樹脂によって封止されていることを特徴とする請求項１０記載の半導体装置。
  12. 前記金属リボンは、アルミニウムからなることを特徴とする請求項１１記載の半導体装置。
  13. 半導体チップの主面に形成されたパッドに金属リボンをボンディングする工程を含む半導体装置の製造方法であって、
    前記ボンディング工程で用いるウェッジツールは、前記金属リボンの幅方向の両端部に対向する圧着面の両端部に第１の凹部が設けられていることを特徴とする半導体装置の製造方法。
  14. 前記圧着面の両端部の内側には、さらに第２の凹部が設けられていることを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記第１の凹部の段差量は、前記第２の凹部の段差量よりも大きいことを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第２の凹部は、前記金属リボンの幅方向に延在する２辺を有し、
    前記２辺に沿った前記圧着面の端部は、それらの曲率半径が互いに異なっていることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記圧着面の両端部の内側には、前記第２の凹部が複数個設けられていることを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記半導体チップの前記主面には、前記パッドが複数個形成されており、前記金属リボンは、前記複数個のパッドのそれぞれと電気的に接続されることを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記複数個のパッドのそれぞれの前記金属リボンにループを形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記金属リボンをボンディングする工程の後に、さらに金属ワイヤをボンディングする工程を有することを特徴とする請求項１９に記載の半導体装置の製造方法。
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