JP2010238823A - 差動配線体 - Google Patents

Abstract

【課題】小型化が可能で、高周波信号の伝送特性を向上させることができる差動配線体を提供する。
【解決手段】差動配線体は、誘電体層と、誘電体層の内部に設けられる第１配線導体１６と、誘電体層の内部に設けられ、第１配線導体と誘電体層の厚み方向に並設される第２配線導体１７と、誘電体層の内部に設けられ、第１配線導体または第２配線導体の少なくとも一方に対して並設される接地配線導体１４と、を具備する。
【選択図】図３

Description

本発明は、高速で作動する半導体素子および光半導体素子などの半導体集積回路を搭載するのに好適な差動配線体に関する。

従来、高速で作動するＩＣ、ＬＳＩ等の半導体素子を実装封止したパッケージ実装部品や表面実装対応の電子部品の内部配線構造においては、高速の高周波信号を正確かつ効率よく伝播させることを目的として差動伝送線路構造を採用することが多い。差動伝送線路構造は、信号用配線導体対の各々における電圧もしくは電流を互いに逆相とし、かつその差を負荷で消費させる構成をとることにより、負荷への電圧もしくは電流の供給を倍増できる。また、信号用配線導体対の各々に対してそれぞれ等しい外来雑音が印加されるような場合において、負荷において電圧もしくは電流の差をとることから、印加された外来雑音が相殺されるという利点をも有しており、高速パルスを伝送する有効な手段である。

特許文献１に開示されるように、従来の差動伝送を実現する配線構造としては主に、支持体および絶縁体を兼ねた誘電体基板の一主面上に二本を一対とする配線導体対が並置されるような、いわゆる結合マイクロストリップ線路や、あるいは積層構造を用いることにより誘電体基板内において配線導体対を並置するような、いわゆる結合ストリップ線路構造が用いられてきたが、信号用配線導体対を並置するために配線占有面積が増大してしまう、あるいは配線幅が著しく微細化することにより損失が増大してしまうという構造的な課題がある。

ＬＳＩの接続端子ピッチの微細化は今後も進むことが予想され、前述のような並行敷設された構成の結合線路では十分な差動伝送性能を実現することが難しくなる。さらなる狭ピッチ化のためには、たとえば上下の接地導体間に配設される積層された少なくとも３層の誘電体層からなる多層配線基板の中間層を介して、基板の厚み方向に互いに対向する配線導体対によって構成される差動伝送構造、すなわちブロードサイド結合ストリップ線路が有効であると考えられる。この構成を採用することにより誘電体層数は増えるものの、基板主面に投影した場合の配線占有面積は、配線導体対を並置する構造に比べて半減させることができ、さらに一つの配線導体対における結合度も配線導体対を並置する構造に比べて密にできることから、配線導体対間のアイソレーションを高くすることができるために、高密度配線におけるクロストーク性能の向上も期待できる。

特開平１−１７９５０１号公報

ブロードサイド結合ストリップ線路は、信号配線となる配線導体対の上下を複数の誘電体層で挟持し、さらに一対の接地導体層でこれらを挟持する構造となる。しかしながら、実際の基板製品においてソルダレジスト層を最外層に形成しようとすると、ソルダレジスト層の直下に接地導体層を設けることになるために層数がかさみ、製品として大型化してしまうという問題がある。

また、配線導体対の特性インピーダンスは、一対の接地導体層および配線導体同士の影響を受けるために、配線の敷設可能な面積や誘電体層の材質などが制限されると、配線導体対の寸法、配線導体と接地導体層との距離が制限されることになり、配線導体対の特性インピーダンスの設計自由度が小さく、十分な伝送特性が発揮できないおそれがある。

本発明の目的は、小型化が可能で、高周波信号の伝送特性を向上させることができる差動配線体を提供することである。

本発明の一形態にかかる差動配線体は、誘電体層と、前記誘電体層の内部に設けられる第１配線導体と、前記誘電体層の内部に設けられ、前記第１配線導体と前記誘電体層の厚み方向に並設される第２配線導体と、前記誘電体層の内部に設けられ、前記第１配線導体または前記第２配線導体の少なくとも一方に対して並設される接地配線導体と、を具備する。

本発明の一形態にかかる差動配線体は、前記第１配線導体および前記第２配線導体のそれぞれに対して並設されることが好ましい。

本発明の一形態にかかる差動配線体は、前記誘電体層上に設けられる接地導体層と、前記接地導体層上に設けられる基体と、をさらに具備し、前記第２の配線導体と前記接地導体層との距離が、前記前記第１の配線導体と前記接地導体層との距離よりも遠く、前記接地配線導体が前記第２配線導体に対して並設されることが好ましい。

本発明の一形態にかかる差動配線体は、前記誘電体層が、前記接地導体層に隣接して設けられる第１誘電体層と、前記第１誘電体層に隣接して設けられる第２誘電体層と、前記第２誘電体層に隣接して設けられるソルダレジスト層とを含み、
前記第１配線導体は、前記第１誘電体層と、前記第２誘電体層との間に設けられ、
前記第２配線導体および前記接地配線導体は、前記第２誘電体層と、前記ソルダレジスト層との間に設けられる。

本発明の一形態にかかる差動配線体は、前記ソルダレジスト層の比誘電率が、前記第１誘電体層および前記第２誘電体層の比誘電率よりも小さく、第２配線導体の幅が第１配線導体の幅よりも大きい。

本発明の一形態にかかる差動配線体は、前記ソルダレジスト層の比誘電率が、前記第１誘電体層および前記第２誘電体層の比誘電率よりも大きく、第２配線導体の幅が第１配線導体の幅よりも小さい。

本発明の一形態にかかる差動配線体は、前記誘電体層の内部に設けられ、前記第１配線導体に対して前記基体の主面と平行に設けられる接地配線導体をさらに具備する。

本発明の一形態にかかる差動配線体は、前記第１配線導体および前記第２配線導体は、延伸方向に直交する断面形状が矩形状であり、それぞれの矩形の長辺同士が対向するように並設される。

本実施形態によれば、誘電体層の内部には、第１配線導体と、第２配線導体と、接地配線導体とが設けられる。

前記第１配線導体と第２配線導体とは、前記誘電体層の厚み方向に並設される。接地配線導体は、前記第１配線導体または前記第２配線導体に対して前記基体の主面と平行に設けられる。

このような構成により、第１配線導体と前記第２配線導体とは、ブロードサイド結合ストリップ線路として構成される。

従来のブロードサイド結合ストリップ線路では、第２配線導体の上方に、電磁界の遮蔽と接地とを兼ねた接地導体層を設けていたが、本発明では、このような接地導体層を設けなくとも、差動配線体の外部への放射を抑制することができる。したがって、従来のブロードサイド結合ストリップ線路を有する配線基板に比べて、誘電体層と導体層の数を低減することができ、差動配線体を小型化することができる。

また、接地配線導体との結合により、第２配線導体単体の特性インピーダンスの設計において、第１配線導体の影響を抑制することが可能となる。そして、第２配線導体単体の特性インピーダンスの自由度が増すことにより、第１配線導体および第２配線導体の配線導体対としての差動インピーダンスの設計自由度が増すことになる。そして、差動インピーダンスの設計自由度が増すことにより、高周波信号の伝送特性を向上させることができる。

本発明の実施の一形態である光モジュール１の構成の一部を示す概略図である。 光モジュール１の平面図である。 光モジュール１の平面図である。 図２Ｂの切断面線Ｘ−Ｘにおける伝送線路１０の構成を示す断面図である。 図２Ｂの切断面線Ｙ−Ｙにおける光導波路層１１の構成を示す断面図である。 本発明の第２実施形態である高周波モジュール２１の構成の一部を示す概略図である。 高周波モジュール２１の差動伝送線路３３の構成を示す断面図である。 差動伝送線路４０の他の構成を示す断面図である。 差動伝送線路５０の他の構成を示す断面図である。 差動伝送線路６０の他の構成を示す断面図である。

図１は、本発明の第１実施形態である光モジュール１の構成の一部を示す概略図である。図２Ａおよび図２Ｂは、光モジュール１の平面図である。図２Ａは、光モジュール１の全体を示し、図２Ｂは、図２Ａの領域Ａを拡大した拡大図である。

光モジュール１は、光電気配線基板２の表面にＶＣＳＥＬ３、ＰＩＮ−ＰＤ４、ドライバＩＣ５、レシーバＩＣ６およびＬＳＩ７が実装されて構成される。

光電気配線基板２は、ビルドアップ基板８の表面に光信号を伝送するための光伝送路９と電気信号を伝送するための伝送線路１０とが一体的に設けられたものである。

ビルドアップ基板８は、コア基体とコア基体の両主面を挟持するビルドアップ層とから構成される誘電体基板である。

光伝送路９は、ビルドアップ基板８上に設けられ、ビルドアップ基板８の主面と平行に延びるように設けられる光導波路層１１と、この光導波路層１１の光軸方向に対して傾斜した光路変換面を有する光路変換ミラー１２とを有する。光路変換ミラー１２は、たとえば光軸方向に対して４５度に傾斜する光路変換面によって光導波路層１１内を伝搬する光の光路方向を９０度変換し、ビルドアップ基板８の主面に垂直な法線方向へと光路を変更させる。

光路変換ミラー１２には、略４５度の断面を持つダイシングブレードで光導波路層１１をビルドアップ基板８の主面に直交するようにカットし、略４５度の斜面に金や銀や銅、あるいはアルミニウムやニッケルなどの金属を薄く膜付け及び塗布して光路変換面が設けられる。

光導波路層１１は下部クラッド層１１Ａ、コア層１１Ｂ、上部及び側面クラッド層１１Ｃによって同軸構造に構成されており、コア層１１Ｂの屈折率がクラッド層１１Ａ、１１Ｃよりも数％以上高いため、コア層１１Ｂに光信号を閉じ込めて低損失で伝搬することができる。

ＶＣＳＥＬ３、ＰＩＮ−ＰＤ４は、光電気配線基板２上に実装される光半導体素子であり、光導波路層１１のコア層１１Ｂと光学的に結合する。ＶＣＳＥＬ３は、面発光レーザ素子であり、ＶＣＳＥＬ３から光電気配線基板２の主面と直交する方向に出射された光が、光路変換ミラー１２で９０°光路変換され、光導波路層１１内のコア層１１Ｂを伝送する。光導波路層１１は、光モジュール１の外周部において、光ファイバと結合し、光導波路層１１内のコア層１１Ｂを伝送する光信号が光ファイバへと入射される。

その一方で、光ファイバを伝送する光信号は光モジュール１の外周部において、他の光導波路層１１と結合し、光導波路層１１内のコア層１１Ｂに光信号が入射される。光ファイバから入射された光信号は、光導波路層１１内のコア層１１Ｂを伝送し、光路変換ミラー１２で９０°光路変換され、光電気配線基板２の主面と直交する方向に出射される。この出射光は、面受光素子であるＰＩＮ−ＰＤ４で受光される。

光導波路層１１の具体的な寸法としては、下部クラッド層１１Ａの厚みが１５〜２５μｍ、コア層１１Ｂの断面サイズが３５〜１００μｍ角、上部クラッド層１１Ｃの厚みが１５〜２５μｍであり、光導波路層１１の層厚みとしては７５μｍ程度に構成される。

また、コア層１１Ｂのピッチは、光ファイバとの結合部では１２５μｍであり、ＶＣＳＥＬ３またはＰＩＮ−ＰＤ４との接続部では２５０μｍである。

ＶＣＳＥＬ３は、駆動回路であるドライバＩＣ５により駆動されてレーザを出射し、ドライバＩＣ５の動作は、電子集積回路であるＬＳＩ７によって制御される。ＶＣＳＥＬ３とドライバＩＣ５、ドライバＩＣ５とＬＳＩ７とは、電気信号を伝送する伝送線路１０によって電気的に接続される。ＰＩＮ−ＰＤ４で受光した光信号に基づく電気信号は、駆動回路であるレシーバＩＣ６に出力され、レシーバＩＣ６の出力はＬＳＩ７に入力される。ＰＩＮ−ＰＤ４とレシーバＩＣ６、レシーバＩＣ６とＬＳＩ７とは、電気信号を伝送する伝送線路１０によって電気的に接続される。

ここで、伝送線路１０は、光信号により伝送される高速・短パルスのディジタル情報を伝送するに十分な帯域をもつ必要があるため、差動伝送線路によって構成される。

本実施形態では、差動伝送線路として、誘電体層を挟んで誘電体層の厚み方向に結合するブロードサイド結合ストリップ線路を用いる。

図３は、図２Ｂの切断面線Ｘ−Ｘにおける伝送線路１０の構成を示す断面図である。図３に示す図では、ブロードサイド結合ストリップ線路を構成する１つの配線導体対についてのみを示しているが、伝送線路１０に含まれる他の配線導体対も同様の構成である。図４は、図２Ｂの切断面線Ｙ−Ｙにおける光導波路層１１の構成を示す断面図である。図４に示す図では、光導波路層１１を構成する導波路についてのみを示しているが、光導波路層１１に含まれる他の導波路も同様の構成である。

ブロードサイド結合ストリップ線路である伝送線路１０（以下では「差動伝送線路１０」という）は、ビルドアップ基板８の一方主面上に設けられ、第１配線導体１６と第２配線導体１７とが、光導波路層１１を挟んで光導波路層１１の厚み方向に結合するように構成される。すなわち、差動伝送線路１０は、一対の配線導体対である第１配線導体１６と第２配線導体１７とが、光導波路層１１を誘電体層として厚み方向に結合したブロードサイド結合ストリップ線路である。

第１配線導体１６は、光導波路層１１とビルドアップ基板８との間に設けられ、第２配線導体１７は、光導波路層１１を挟んで第１配線導体１６とは反対側に設けられる。さらに、第２配線導体１７および光導波路層１１の第２配線導体１７が設けられた表面を被覆するようにソルダレジスト層１８が設けられる。ソルダレジスト層１８は、第２配線導体１７の一部、たとえば、ＶＣＳＥＬ３、ＰＩＮ−ＰＤ４、ドライバＩＣ５、レシーバＩＣ６およびＬＳＩ７との接続ランドが露出するように、接続ランドに対応する位置に開口部が設けられる。ソルダレジスト層１８は、たとえば、エポキシ樹脂などの樹脂材料からなる液状またはフィルム状材料を光導波路層１１の表面に塗布または貼り付けることで形成される。

第１配線導体１６と第２配線導体１７とは、光電気配線基板２を上面視したとき、少なくとも２つの配線導体の一部が重なるように配置される。

本実施形態では、ビルドアップ基板８は、コア基体１３の一方主面に、ビルドアップ層１５を設け、コア基体１３と、ビルドアップ層１５との間に接地導体層１４を設けている。さらに、上記のようにビルドアップ層１５上に、光導波路層１１を設けている。光電気配線基板２の最外層には、ソルダレジスト層１８を設けている。

本実施の形態では、第１誘電体層であるビルドアップ層１５、第２誘電体層である光導波路層１１および第３誘電体層であるソルダレジスト層１８が、差動伝送線路１０の誘電体層を構成する。

なお、ビルドアップ基板８を用いる場合、図３には図示していないが、光電気配線基板２の反りなどを防ぐために、コア基体１３の両主面に対して同じ層を形成するとよい。すなわち、ビルドアップ層１５、光導波路層１１およびソルダレジスト層１８に相当する層を、コア基体１３の他方主面にも設けている。

ビルドアップ基板８のコア基体１３は、たとえば厚みが４００〜８００μｍであり、ビルドアップ層１５は、厚みが５０〜１００μｍであり、１または複数のビルドアップ層からなる。

本実施形態の差動伝送線路１０は、接地導体層１４との距離が第１配線導体１６よりも遠い第２配線導体１７に対して、コア基体１３の一方主面と平行に設けられる接地配線導体１９，２０を有する。

具体的には、図３に示すように、第１配線導体１６が、ビルドアップ層１５と、光導波路層１１との間に設けられ、第２配線導体１７および接地配線導体１９，２０は、光導波路層１１と、ソルダレジスト層１８との間に設けられる。また、接地配線導体１９，２０は、第２配線導体１７を挟むように設けられ、第２配線導体１７と接地配線導体１９との距離および、第２配線導体１７と接地配線導体２０との距離が等しくなるように第２配線導体１７および接地配線導体１９，２０がそれぞれ配置される。

このような配置により、第２配線導体１７を１つの伝送線路とみなしたときに、第２配線導体１７は、接地配線導体１９，２０とともにコプレーナ線路に類似の構成を有することになる。

本実施形態の差動伝送線路１０では、第２配線導体１７から接地配線導体１９，２０に向かって電界が分布することにより、電磁界のエネルギーの大部分が第２配線導体１７と両側の接地配線導体１９，２０との間に閉じ込められる。これにより、従来のブロードサイド結合ストリップ線路のように、第２配線導体１７の上方、本実施形態でいえばソルダレジスト層１８上に、外部からの電磁界の遮蔽と接地とを兼ねた接地導体層を設けなくとも、光電気配線基板２の外部への放射が少ない差動伝送線路を実現できる。ただし、電気配線を有する基体１３など、基体側からノイズの影響が大きい場合、図３に示される差動配線体のように、基体１３とビルドアップ層１５との間の界面の全面に接地導体層１４が設けられることが好ましい。

本実施形態の差動伝送線路１０では、基体１３がない、いわゆるコアレスタイプのものでもよい。

また第２配線導体１７をシングルエンド線路とみなすと、第２配線導体１７単体の特性インピーダンスに対して設計自由度が増えると同時に、接地導体層１４を基準とした設計ではなく、第２配線導体１７および接地配線導体１９，２０の寸法とこれらの配線導体同士の位置関係とにより第２配線導体１７の特性インピーダンスの設計が可能となる。すなわち第２配線導体１７単体の特性インピーダンスの設計において、第１配線導体１６の影響を抑制することが可能となる。そして、第２配線導体１７単体の特性インピーダンスの自由度が増すことにより、第１配線導体１６および第２配線導体１７の配線導体対としての差動インピーダンスの設計自由度が増すことになる。

以上のように、本実施形態の光電気配線基板２は、上記のような構造の差動伝送線路１０を有することにより、従来のブロードサイド結合ストリップ線路を有する配線基板に比べて、誘電体層と導体層の数を低減することができ、光電気配線基板２を小型化することができる。また、差動インピーダンスの設計自由度が増すことにより、高周波信号の伝送特性を向上させることができる。

また、図３に示すように、第１配線導体１６と第２配線導体１７とは、その延伸方向に直交する断面形状、すなわち図３における紙面に平行な面の断面形状が、矩形状に形成されており、第１配線導体１６と第２配線導体１７とそれぞれの矩形の長辺同士が対向するように並設される。このように対向させて設けることで、第１配線導体１６と第２配線導体１７とは、幅方向に広がる面同士が対向することになり、信号伝送時により強い結合を得ることができる。接地配線導体１９，２０も延伸方向に直交する断面形状が矩形状に形成されており、第２配線導体１７と接地配線導体１９，２０とはそれぞれの矩形の短辺同士が対向するように並設される。

第１配線導体１６と第２配線導体１７を伝送する高周波信号において、電圧もしくは電流を互いに逆相とし、かつその差を負荷で消費させることにより、負荷への電圧もしくは電流の供給を倍増できるとともに、第１配線導体１６と第２配線導体１７の各々に対してそれぞれ等しい外来雑音が印加されるような場合に、負荷において電圧または電流の差をとることから、印加された外来雑音が相殺される。

したがって、高密度配線であってもクロストークノイズに強く、高周波信号の伝送特性を向上させることができる。

光導波路層１１とソルダレジスト層１８はいずれもエポキシ樹脂を主成分とする有機材料を用い、それらの比誘電率は２〜５である。誘電体材料の誘電率が層によって著しく異ならないことから、光導波路層１１において差動配線対となる第１配線導体１６および第２配線導体１７が互いに対向する領域に、差動信号として伝送される電磁波のエネルギーが集中する。これにより、差動配線対を近接させて複数の差動配線対を並走させて配設したような場合でも、それぞれの差動配線対に伝送させるべき差動信号である電磁波のエネルギーを、第１配線導体１６と第２配線導体１７とが対向する領域に効率よく閉じ込めることが可能となり、アイソレーション性能の良好な高密度配線として使用することができる。

第１配線導体１６および第２配線導体１７の配線幅は、３５〜５０μｍであり、配線ピッチは、１２５μｍである。本実施形態では、このような、狭配線幅、狭ピッチの伝送線路であっても１０ＧＨｚ以上の高周波信号を伝送することが可能である。

第１配線導体１６および第２配線導体１７の特性インピーダンスは、たとえば、それぞれ５０Ωとなるように構成される。

光導波路層１１は、ビルドアップ基板８の製造プロセスとほぼ同様であり、ビルドアップ製造プロセスとの親和性が高い。したがって、光導波路層１１を差動伝送線路１０の誘電体層として利用することで、差動伝送線路１０および光導波路層１１を形成する際に、製造プロセスの一部を共通化することができ、本実施形態の光電気配線基板２による製造プロセスの短縮も可能となる。

従来の光電気配線基板では、コア基体１３の主面上にビルドアップ層を設け、これを誘電体層とする差動伝送線路を形成し、このビルドアップ層の表面に光導波路層を設ける構成である。したがって、光電気配線基板の総厚みとしては、差動伝送線路を設けるためのビルドアップ層の厚みに、光導波路層の厚みが加わり、さらにこれらと同じ層がコア基体の反対側主面上にも形成された厚みとなる。

これに対して、本実施形態では、光導波路層１１を差動伝送線路１０の誘電体層として利用するため、光電気配線基板２の総厚みとしては、実質的にコア基体１３の主面上に光導波路層１１が設けられただけの厚みとなる。

このように、本実施形態の光電気配線基板２は、従来の光電気配線基板に比べて総厚みを低減することができ、さらなる薄型化および小型化が可能となる。

また、差動伝送線路１０と、ＶＣＳＥＬ３、ＰＩＮ−ＰＤ４、ドライバＩＣ５、レシーバＩＣ６およびＬＳＩ７との接続を考えると、本実施形態の光電気配線基板２は、接続に要する貫通導体長さを従来の光電気配線基板に比べて短くすることができる。

従来の光電気配線基板では、差動伝送線路を設けたビルドアップ層の上に光導波路層を設けるために、差動伝送線路を構成する配線導体のうち、光導波路層に近い側の配線導体の場合、貫通導体長さは、差動伝送線路を構成する誘電体層の１層と光導波路層とを貫通するだけの長さが必要であり、差動伝送線路を構成する配線導体のうち、ビルドアップ基板に近い側の配線導体の場合、貫通導体長さは、差動伝送線路を構成する誘電体層の２層と光導波路層とを貫通するだけの長さが必要である。

これに対して、本実施形態の光電気配線基板２は、差動伝送線路１０を構成する配線導体のうち、接地導体層１４に近い側の第１配線導体１６の場合、貫通導体長さは、光導波路層１１を貫通するだけの長さだけでよく、差動伝送線路１０を構成する配線導体のうち、接地導体層１４から遠い側の第２配線導体１７の場合、表層に設けられるので貫通導体長さは、０である。

このように、本実施形態の光電気配線基板２は、従来の光電気配線基板に比べて、各半導体素子と差動伝送線路１０の配線導体とを接続するための貫通導体長さを短くすることができる。貫通導体長さが短くなることにより、貫通導体の自己インダクタンスを小さくすることができ、高周波信号の反射を低減して伝送損失を低減することができる。

光電気配線基板２の製造方法について簡単に説明する。

上記のように、基本的にはビルドアップ基板の製造方法と光導波路層の製造方法とを組み合わせることで製造可能であり、ビルドアップ基板の製造方法と光導波路層の製造方法とは類似の製造方法であって、公知の製造方法を使用できる。

まず、ビルドアップ基板８を準備し、その主面上に、第１配線導体１６をパターニングして形成する。パターニングされた第１配線導体１６を覆うように、下部クラッド層１１Ａとなるエポキシ樹脂フィルムを積層する。これを露光して硬化させ、コア層１１Ｂとなるエポキシ樹脂フィルムを積層して導波路パターンに露光し、現像してパターニングされたコア層１１Ｂを形成する。パターニングされたコア層１１Ｂを覆うように上部クラッド層１１Ｃとなる樹脂フィルムを積層する。

第１配線導体１６と接続する貫通導体を形成するために、下部クラッド層１１Ａおよび上部クラッド層１１Ｃに貫通孔を空け、貫通孔の内周面をめっきして貫通導体を形成する。

上部クラッド層１１Ｃ上に、第１配線導体１６と対となる第２配線導体１７をパターニングして形成する。その後、上部クラッド層１１Ｃおよび第２配線導体１７を覆うようにソルダレジスト層１８を設け、第２配線導体１７の接続ランドに対応する位置に開口部を形成する。

以上のようにして光電気配線基板２が得られる。さらに、光電気配線基板２表面にＶＣＳＥＬ３、ＰＩＮ−ＰＤ４、ドライバＩＣ５、レシーバＩＣ６およびＬＳＩ７の各半導体素子を実装することで光モジュール１が得られる。光電気配線基板２と各半導体素子との電気的接続は、ソルダレジスト層１８の開口を介して各半導体素子の接続パッドと、第２配線導体１７の接続ランドとをはんだボールなどの接続導体によって接続する。

図５は、本発明の第２実施形態である高周波モジュール２１の構成の一部を示す概略図である。高周波モジュール２１は、光モジュール１とは異なり、ＶＣＳＥＬ３、ＰＩＮ−ＰＤ４などの受発光素子を設けず、差動配線体３０に、ＬＳＩ３１やドライバＩＣ３２などの半導体素子のみを実装する。本実施形態では、実装されたＬＳＩ３１とドライバＩＣ３２との間を差動伝送線路３３によって電気的に接続する。

図６は、高周波モジュール２１の差動伝送線路３３の構成を示す断面図である。本実施形態について、図１〜４で示した第１実施形態と同じ構成の部位については、同じ参照符号を付して詳細な説明は省略する。

本実施形態の差動伝送線路３３が、第１実施形態の差動伝送線路１０と異なるのは、第２誘電体層が、第１実施形態の差動伝送線路１０では、光導波路層１１であったのに対して、本実施形態の差動伝送線路３３では、ビルドアップ層など光導波路層ではない一般的な誘電体層であることである。以下では、第２誘電体層をビルドアップ層３４とする。

差動伝送線路３３では、第１配線導体１６と第２配線導体１７とが、ビルドアップ層３４を挟んでビルドアップ層３４の厚み方向に結合するように構成される。

本実施の形態では、第１誘電体層であるビルドアップ層１５、第２誘電体層であるビルドアップ層３４および第３誘電体層であるソルダレジスト層１８が、差動伝送線路３３の誘電体層を構成する。

図６に示すように、第１配線導体１６が、ビルドアップ層１５と、ビルドアップ層３４との間に設けられ、第２配線導体１７および接地配線導体１９，２０は、ビルドアップ層３４と、ソルダレジスト層１８との間に設けられる。また、接地配線導体１９，２０は、第２配線導体１７を挟むように設けられ、第２配線導体１７と接地配線導体１９との距離および、第２配線導体１７と接地配線導体２０との距離が等しくなるように第２配線導体１７および接地配線導体１９，２０がそれぞれ配置される。

本実施形態の差動配線体３０は、上記のような構造の差動伝送線路３３を有することにより、従来のブロードサイド結合ストリップ線路を有する配線基板に比べて、誘電体層と導体層の数を低減することができ、差動配線体３０を小型化することができる。また、差動インピーダンスの設計自由度が増すことにより、高周波信号の伝送特性を向上させることができる。

次に、差動伝送線路の他の実施形態について説明する。以下では、第２実施形態である差動配線体３０に設けた差動伝送線路を例として説明するが、第２誘電体層が異なるだけで、第１実施形態の光電気配線基板２にも同様に適用することができる。

図７は、差動伝送線路４０の他の構成を示す断面図である。図７に示す実施形態では、第１配線導体１６と第２配線導体１７および接地配線導体１９，２０の配置は、図６に示す実施形態と同じであるが、さらに、接地配線導体４１，４２を設けている。

本実施形態の差動伝送線路４０は、接地配線導体４１，４２を、第１配線導体１６に対して、コア基体１３の一方主面と平行に設けている。

具体的には、図７に示すように、第１配線導体１６および接地配線導体４１，４２が、ビルドアップ層１５と、ビルドアップ層３４との間に設けられ、第２配線導体１７および接地配線導体１９，２０は、ビルドアップ層３４と、ソルダレジスト層１８との間に設けられる。

また、接地配線導体４１，４２は、第１配線導体１６を挟むように設けられ、第１配線導体１６と接地配線導体４１との距離および、第１配線導体１６と接地配線導体４２との距離が等しくなるように第１配線導体１６および接地配線導体４１，４２がそれぞれ配置される。

このような配置により、第１配線導体１６を１つの伝送線路とみなしたときに、第１配線導体１６は、接地導体層１４および接地配線導体４１，４２とともに接地層付きコプレーナ線路に類似の構成を有することになる。

また第１配線導体１６をシングルエンド線路とみなすと、第１配線導体１６単体の特性インピーダンスの設計において、第２配線導体１７の影響を抑制することが可能となる。そして、第１配線導体１６単体の特性インピーダンスの自由度が増すことにより、第１配線導体１６および第２配線導体１７の配線導体対としての差動インピーダンスの設計自由度がさらに増すことになる。配線導体対としての差動インピーダンスの設計自由度が増すことにより、高周波信号の伝送特性をさらに向上させることができる。

さらに、図７に示される差動配線体は、接地導体層１４を設けているが、接地導体層１４の役割を接地配線導体４１，４２が果たすことができるため、接地導体層１４を除去することができる。これにより、差動配線体を低背化することができる。

図８は、差動伝送線路５０の他の構成を示す断面図である。図８に示す実施形態では、第１配線導体５１と第２配線導体５２とで第２配線導体５２の配線幅が、第１配線導体５１の配線幅よりも小さいこと以外は、図６に示す実施形態と同じである。

このとき、ソルダレジスト層１８の比誘電率が、ビルドアップ層１５，３４の比誘電率よりも大きく、たとえば、ソルダレジスト層１８の比誘電率が４であり、ビルドアップ層１５，３４の比誘電率が３．３である。

差動伝送線路３３において、ソルダレジスト層１８の比誘電率が大きい場合、第２配線導体１７と、接地配線導体１９，２０との結合が強くなり、容量成分が増加するため第１配線導体１６に対して第２配線導体１７の特性インピーダンスが小さくなる。このような特性インピーダンスの差異を解消して第１配線導体１６と第２配線導体１７の特性インピーダンスを整合させるために、本実施形態では第２配線導体５２の配線幅を小さくしてインダクタンス成分を増加させる。

図９は、差動伝送線路６０の他の構成を示す断面図である。図９に示す実施形態では、第１配線導体６１と第２配線導体６２とで第２配線導体６２の配線幅が、第１配線導体６１の配線幅よりも大きいこと以外は、図６に示す実施形態と同じである。

このとき、ソルダレジスト層１８の比誘電率が、ビルドアップ層１５，３４の比誘電率よりも小さく、たとえば、ソルダレジスト層１８の比誘電率が３．５であり、ビルドアップ層１５，３４の比誘電率が４である。

差動伝送線路３３において、ソルダレジスト層１８の比誘電率が小さい場合、第２配線導体１７と、接地配線導体１９，２０との結合が弱くなり、容量成分が減少するため第１配線導体１６に対して第２配線導体１７の特性インピーダンスが大きくなる。このような特性インピーダンスの差異を解消して第１配線導体１６と第２配線導体１７の特性インピーダンスを整合させるために、本実施形態では第２配線導体６２の配線幅を大きくしてインダクタンス成分を減少させる。

以上のように、第１配線導体５１，６１と第２配線導体５２，６２の配線幅を異ならせることで、製造工程において、積層ずれなどが発生した場合であっても、平面視したときの第１配線導体５１，６１と第２配線導体５２，６２との重なり部分を確保することができ、第１配線導体５１，６１と第２配線導体５２，６２とを十分に結合させることができる。

１ 光モジュール
２ 光電気配線基板
３ ＶＣＳＥＬ
４ ＰＩＮ−ＰＤ
５ ドライバＩＣ
６ レシーバＩＣ
７ ＬＳＩ
８ ビルドアップ基板
９ 光伝送路
１０ 伝送線路
１１ 光導波路層
１１Ａ 下部クラッド層
１１Ｂ コア層
１１Ｃ 上部クラッド層
１４ 接地導体層
１５，３４ ビルドアップ層
１６ 第１配線導体
１７ 第２配線導体
１８ ソルダレジスト層
１９，２０，４１，４２ 接地配線導体

Claims (8)

1. 誘電体層と、
   前記誘電体層の内部に設けられる第１配線導体と、
   前記誘電体層の内部に設けられ、前記第１配線導体と前記誘電体層の厚み方向に並設される第２配線導体と、
   前記誘電体層の内部に設けられ、前記第１配線導体または前記第２配線導体の少なくとも一方に対して並設される接地配線導体と、
   を具備する差動配線体。
2. 前記接地配線導体が、前記第１配線導体および前記第２配線導体のそれぞれに対して並設される請求項１記載の差動配線体。
3. 前記誘電体層上に設けられる接地導体層と、
   前記接地導体層上に設けられる基体と、をさらに具備し、
   前記第２の配線導体と前記接地導体層との距離が、前記前記第１の配線導体と前記接地導体層との距離よりも遠く、
   前記接地配線導体が前記第２配線導体に対して並設される請求項１記載の差動配線体。
4. 前記誘電体層が、前記接地導体層に隣接して設けられる第１誘電体層と、前記第１誘電体層に隣接して設けられる第２誘電体層と、前記第２誘電体層に隣接して設けられるソルダレジスト層とを含み、
   前記第１配線導体は、前記第１誘電体層と、前記第２誘電体層との間に設けられ、
   前記第２配線導体および前記接地配線導体は、前記第２誘電体層と、前記ソルダレジスト層との間に設けられる請求項３記載の差動配線体。
5. 前記ソルダレジスト層の比誘電率が、前記第１誘電体層および前記第２誘電体層の比誘電率よりも小さく、第２配線導体の幅が第１配線導体の幅よりも大きい請求項４記載の差動配線体。
6. 前記ソルダレジスト層の比誘電率が、前記第１誘電体層および前記第２誘電体層の比誘電率よりも大きく、第２配線導体の幅が第１配線導体の幅よりも小さい請求項４記載の差動配線体。
7. 前記誘電体層の内部に設けられ、前記第１配線導体に対して前記基体の主面と平行に設けられる接地配線導体をさらに具備する請求項３〜６のいずれか１つに記載の差動配線体。
8. 前記第１配線導体および前記第２配線導体は、延伸方向に直交する断面形状が矩形状であり、それぞれの矩形の長辺同士が対向するように並設される請求項１〜６のいずれか１つに記載の差動配線体。

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