JP2010237906A - 設計支援装置、設計支援方法及び設計支援プログラム - Google Patents
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Abstract
【解決手段】半導体装置の物理設計を行う設計支援装置において、表示装置と、配線を前記表示装置に表示する際に、各配線の消費電力に関する要素に基づく強調表示と、各配線の設計変更の難易度に関する要素に基づく強調表示の少なくとも一方を前記表示装置に表示させる演算処理装置を備えるようにする。
【選択図】図4
Description
W=1/2×a×f×C×V×V
なる式で求められる。ここで、aは信号の動作率、fは動作周波数、Cは配線の寄生容量(Parasitic Capacitance)、Vは電圧を示す。
SignalA 2.8
SignalB 2.7
SignalC 2.6
SignalA 0.4
SignalB 0.3
SignalC 0.1
SignalA 0.4
SignalB 0.6
SignalC 0.0
SignalA (0, 0)-(10, 1) Layer1
SignalB (10, 8)-(11, 3) Layer2
SignalC (20, 20)-(50, 21) Layer3
ステップS14により算出される配線容量は、例えば次のようなものである。
SignalA 5.4
SignalB 1.4
SignalC 3.0
ハッチングパターン毎の消費電力条件:
Power>0.5 Hatching1
0.5 >= Power > 0.1 Hatching2
0.1 >= Power Hatching 3
色の濃度毎のディレイ余裕度条件:
Slack > 0.4 Shade1
0.4 >= Slack > 0.2 Shade2
0.2 >= Slack Shade3
SignalA Hatching3 Shade2
SignalB Hatching1 Shade2
SignalC Hatching2 Shade1
SignalA Color1
SignalB Color2
SignalC Color3
Layer1: Color1
Layer2: Color2
Layer3: Color3
0.4 <= Power Hatching1
0.2 <= Power < 0.4 Hatching2
Power < 0.2 Hatching3
又、ステップS16は、ステップS15で求めた消費電力に基づいてハッチングパターンデータベース15Aから配線毎の消費電力のハッチングパターンを求める。
0.4 <= Slack Shade1
0.2 <= Slack < 0.4 Shade2
Slack < 0.2 Shade3
(付記1)
半導体装置の物理設計を行う設計支援装置であって、
表示装置と、
配線を前記表示装置に表示する際に、各配線の消費電力に関する要素に基づく強調表示と、各配線の設計変更の難易度に関する要素に基づく強調表示の少なくとも一方を前記表示装置に表示させる演算処理装置を備えた、設計支援装置。
(付記2)
各配線の消費電力に関する要素は、各配線の配線容量、及び各配線の動作率の少なくとも1つである、付記1記載の設計支援装置。
(付記3)
各配線の設計変更の難易度に関する要素は、各配線を信号が伝播するのに要する時間を示す配線ディレイの最小値に対する余裕度である、付記1又は2記載の設計支援装置。
(付記4)
前記演算処理装置は、複数の配線層を互いに異なる色で前記表示装置に表示させると共に、複数の配線の異なる要素を互いに異なる表示形式で前記表示装置に表示させる、付記1乃至3のいずれか1項記載の設計支援装置。
(付記5)
前記表示形式は、色の濃淡、色パターン、ハッチングパターン、及び点滅パターンを含む、付記4記載の設計支援装置。
(付記6)
半導体装置の物理設計を行う情報処理装置による設計支援方法であって、
配線を表示装置に表示する際に、各配線の消費電力に関する要素に基づく強調表示と、各配線の設計変更の難易度に関する要素に基づく強調表示の少なくとも一方を前記表示装置に表示させる強調表示ステップを含む、設計支援方法。
(付記7)
各配線の消費電力に関する要素は、各配線の配線容量、及び各配線の動作率の少なくとも1つである、付記6記載の設計支援方法。
(付記8)
各配線の設計変更の難易度に関する要素は、各配線を信号が伝播するのに要する時間を示す配線ディレイの最小値に対する余裕度である、付記6又は7記載の設計支援方法。
(付記9)
複数の配線層を互いに異なる色で前記表示装置に表示させるステップを更に含み、
前記強調表示ステップは、複数の配線の異なる要素を互いに異なる表示形式で前記表示装置に表示させる、付記6乃至8のいずれか1項記載の設計支援方法。
(付記10)
前記表示形式は、色の濃淡、色パターン、ハッチングパターン、及び点滅パターンを含む、付記9記載の設計支援方法。
(付記11)
情報処理装置に、半導体装置の物理設計を行う際に前記半導体装置の配線情報を表示装置に表示させる設計支援プログラムであって、
配線を前記表示装置に表示する際に、各配線の消費電力に関する要素に基づく強調表示と、各配線の設計変更の難易度に関する要素に基づく強調表示の少なくとも一方を前記表示装置に表示させる強調表示手順を前記情報処理装置に実行させるための設計支援プログラム。
(付記12)
各配線の消費電力に関する要素は、各配線の配線容量、及び各配線の動作率の少なくとも1つである、付記11記載の設計支援プログラム。
(付記13)
前記配線容量を、配線層及び座標データベースに格納された配線層毎の座標及び配線層のデータから算出する手順を前記情報処理装置に更に実行させる、付記12記載の設計支援プログラム。
(付記14)
前記動作率を、論理シミュレーションの結果である配線毎の動作率を格納した動作率データベースから求める手順を前記情報処理装置に更に実行させる、付記12又は13記載の設計支援プログラム。
(付記15)
各配線の設計変更の難易度に関する要素は、各配線を信号が伝播するのに要する時間を示す配線ディレイの最小値に対する余裕度である、付記11乃至14のいずれか1項記載の設計支援プログラム。
(付記16)
複数の配線層を互いに異なる色で前記表示装置に表示させる色表示手順を前記情報処理装置に更に実行させ、
前記強調表示手順は、複数の配線の異なる要素を互いに異なる表示形式で前記表示装置に表示させる、付記11乃至15のいずれか1項記載の設計支援プログラム。
(付記17)
前記表示形式は、色の濃淡、色パターン、ハッチングパターン、及び点滅パターンを含む、付記16記載の設計支援プログラム。
(付記18)
前記色表示手順は、任意の1つの配線層中の各配線を定義データベースにより予め定義された単一の色で前記表示装置に表示させる、付記16又は17記載の設計支援プログラム。
22 ディレイ余裕度算出部
23 動作率算出部
24 配線容量算出部
25 消費電力算出部
26 ハッチングパターン決定部
27 色及び描画位置決定部
28 濃淡決定部
29 描画部
100 コンピュータシステム
101 本体部
102 ディスプレイ
102a 表示画面
103 キーボード
104 マウス
105 モデム
110 ディスク
200 バス
201 CPU
202 メモリ部
203 ディスクドライブ
204 HDD
Claims (6)
- 半導体装置の物理設計を行う設計支援装置であって、
表示装置と、
配線を前記表示装置に表示する際に、各配線の消費電力に関する要素に基づく強調表示と、各配線の設計変更の難易度に関する要素に基づく強調表示の少なくとも一方を前記表示装置に表示させる演算処理装置を備えた、設計支援装置。 - 半導体装置の物理設計を行う情報処理装置による設計支援方法であって、
配線を表示装置に表示する際に、各配線の消費電力に関する要素に基づく強調表示と、各配線の設計変更の難易度に関する要素に基づく強調表示の少なくとも一方を前記表示装置に表示させる強調表示ステップを含む、設計支援方法。 - 情報処理装置に、半導体装置の物理設計を行う際に前記半導体装置の配線情報を表示装置に表示させる設計支援プログラムであって、
配線を前記表示装置に表示する際に、各配線の消費電力に関する要素に基づく強調表示と、各配線の設計変更の難易度に関する要素に基づく強調表示の少なくとも一方を前記表示装置に表示させる強調表示手順を前記情報処理装置に実行させるための設計支援プログラム。 - 各配線の消費電力に関する要素は、各配線の配線容量、及び各配線の動作率の少なくとも1つである、請求項3記載の設計支援プログラム。
- 各配線の設計変更の難易度に関する要素は、各配線を信号が伝播するのに要する時間を示す配線ディレイの最小値に対する余裕度である、請求項3又は4項記載の設計支援プログラム。
- 複数の配線層を互いに異なる色で前記表示装置に表示させる色表示手順を前記情報処理装置に更に実行させ、
前記強調表示手順は、複数の配線の異なる要素を互いに異なる表示形式で前記表示装置に表示させる、請求項3乃至5のいずれか1項記載の設計支援プログラム。
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0347463A (ja) * | 1989-07-14 | 1991-02-28 | Zexel Corp | 燃料噴射装置 |
JPH0447463A (ja) * | 1990-06-13 | 1992-02-17 | Hitachi Ltd | 数値データの編集方法及び情報処理装置 |
JPH0589194A (ja) * | 1991-09-30 | 1993-04-09 | Nec Home Electron Ltd | 回路画像表示システム |
JPH11119854A (ja) * | 1997-10-20 | 1999-04-30 | Fujitsu Ltd | クロックパス生成方法および装置 |
JP2005149273A (ja) * | 2003-11-18 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路のフロアプラン装置及びフロアプラン方法 |
JP2006323643A (ja) * | 2005-05-19 | 2006-11-30 | Nec Electronics Corp | 半導体集積回路のフロアプラン設計プログラム、フロアプラン設計装置、および設計方法 |
JP2007233455A (ja) * | 2006-02-27 | 2007-09-13 | Fujitsu Ltd | レイアウトエディタ装置、配線表示方法、及び配線表示プログラム |
JP2008242713A (ja) * | 2007-03-27 | 2008-10-09 | Fujitsu Ltd | 消費電力解析プログラム及び方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07106424A (ja) | 1993-10-01 | 1995-04-21 | Mitsubishi Electric Corp | レイアウトエディタ装置 |
US5872952A (en) * | 1995-04-17 | 1999-02-16 | Synopsys, Inc. | Integrated circuit power net analysis through simulation |
JP2002197138A (ja) * | 2000-12-25 | 2002-07-12 | Sony Corp | 設計回路の検証方法 |
JP2005182632A (ja) | 2003-12-22 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路の寄生情報表示装置および寄生情報表示方法 |
US20050278664A1 (en) * | 2004-05-27 | 2005-12-15 | International Business Machines Corporation | Predicting power consumption for a chip |
US7346869B2 (en) * | 2004-10-29 | 2008-03-18 | Synopsys, Inc. | Power network analyzer for an integrated circuit design |
-
2009
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0347463A (ja) * | 1989-07-14 | 1991-02-28 | Zexel Corp | 燃料噴射装置 |
JPH0447463A (ja) * | 1990-06-13 | 1992-02-17 | Hitachi Ltd | 数値データの編集方法及び情報処理装置 |
JPH0589194A (ja) * | 1991-09-30 | 1993-04-09 | Nec Home Electron Ltd | 回路画像表示システム |
JPH11119854A (ja) * | 1997-10-20 | 1999-04-30 | Fujitsu Ltd | クロックパス生成方法および装置 |
JP2005149273A (ja) * | 2003-11-18 | 2005-06-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路のフロアプラン装置及びフロアプラン方法 |
JP2006323643A (ja) * | 2005-05-19 | 2006-11-30 | Nec Electronics Corp | 半導体集積回路のフロアプラン設計プログラム、フロアプラン設計装置、および設計方法 |
JP2007233455A (ja) * | 2006-02-27 | 2007-09-13 | Fujitsu Ltd | レイアウトエディタ装置、配線表示方法、及び配線表示プログラム |
JP2008242713A (ja) * | 2007-03-27 | 2008-10-09 | Fujitsu Ltd | 消費電力解析プログラム及び方法 |
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---|---|
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