JP2010232685A - 配線基板の製造方法 - Google Patents
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Abstract
【課題】電気回路として機能する導電膜の基板への接着が十分な配線基板の製造を可能とする配線基板の製造方法を提供する。
【解決手段】基板11の一方の面11aに第一の導電膜13を形成する工程Aと、基板11に貫通孔14を形成し、その内壁面および第一の絶縁膜12の貫通孔14に対向している面に第二の絶縁膜15を成膜し、貫通孔14に対向している面に成膜した第一の絶縁膜12および第二の絶縁膜15を除去する工程Bと、貫通孔14内に導電性物質を充填して貫通電極16を形成する工程Cと、基板11の他方の面11bに貫通電極16と接するように第二の導電膜17を形成する工程Dと、第一の導電膜13および第二の導電膜17をパターン形成して、基板11の一方の面11aに電気回路19を設け、他方の面11bに電気回路18を設ける工程Eと、を備えた配線基板の製造方法を提供する。
【選択図】図4
【解決手段】基板11の一方の面11aに第一の導電膜13を形成する工程Aと、基板11に貫通孔14を形成し、その内壁面および第一の絶縁膜12の貫通孔14に対向している面に第二の絶縁膜15を成膜し、貫通孔14に対向している面に成膜した第一の絶縁膜12および第二の絶縁膜15を除去する工程Bと、貫通孔14内に導電性物質を充填して貫通電極16を形成する工程Cと、基板11の他方の面11bに貫通電極16と接するように第二の導電膜17を形成する工程Dと、第一の導電膜13および第二の導電膜17をパターン形成して、基板11の一方の面11aに電気回路19を設け、他方の面11bに電気回路18を設ける工程Eと、を備えた配線基板の製造方法を提供する。
【選択図】図4
Description
本発明は、ICチップなどのデバイスとプリント基板との間に介在させ、両者を電気的に接続するための配線基板の製造方法に関するものである。
近年、携帯電話などの電子機器の高機能化に伴い、これらに適用されるシステムLSIには、さらなる高速化、高機能化が要求されている。
従来、LSIの配線技術の設計ルール(配線の幅、間隔)は1μm前後である。一方、現在、多く用いられているプリント基板などのパッケージ技術の設計ルールは100μm〜1mm程度とされている。このように、ICチップとプリント基板との間には、配線の微細化に関して隔たりがあるため、両者の接合は制約されることがある。このような問題を解決する方法の1つとしては、ICチップとプリント基板との間に、配線基板(インターポーザー)を介在させ、両者を積層、接合する技術が提案されている。
図9は、従来の配線基板を用いた、電子部品のパッケージの一例を示す概略断面図である。
この電子部品のパッケージは、配線基板101と、この配線基板101を介して積層、接続されているICチップなどのチップ102と、プリント基板103とから概略構成されている。また、配線基板101は、セラミックスやシリコンなどの硬質材からなる基板104と、その一方の面104aに形成された配線回路105と、他方の面104bに形成された配線回路106と、基板104を貫通し、一方の配線回路105から他方の配線回路106に渡る貫通電極107とから構成されている。
この電子部品のパッケージは、配線基板101と、この配線基板101を介して積層、接続されているICチップなどのチップ102と、プリント基板103とから概略構成されている。また、配線基板101は、セラミックスやシリコンなどの硬質材からなる基板104と、その一方の面104aに形成された配線回路105と、他方の面104bに形成された配線回路106と、基板104を貫通し、一方の配線回路105から他方の配線回路106に渡る貫通電極107とから構成されている。
さらに、この電子部品パッケージでは、はんだバンプ108を介して、チップ102と配線回路105が電気的に接続され、はんだバンプ109を介して、プリント基板103と配線回路106が電気的に接続されることにより、チップ102とプリント基板103が電気的に接続されている。
この電子部品パッケージでは、配線基板101に設けられた一方の配線回路105をチップ102に設けられた配線(図示略)の幅、および間隔に対応するように形成し、配線基板101に設けられた他方の配線回路106をプリント基板103に設けられた配線(図示略)の幅、および間隔に対応するように形成することにより、チップ102の配線とプリント基板103の配線との間にある設計ルールの相違が解消されている。
次に、図10および図11を用いて、従来のシリコン基板を用いた配線基板の製造方法を説明する。
まず、図10(a)に示すように、シリコン基板111を用意する。
次いで、図10(b)に示すように、シリコン基板111に、一方の面111aから他方の面111bに達する貫通孔112を形成する。
まず、図10(a)に示すように、シリコン基板111を用意する。
次いで、図10(b)に示すように、シリコン基板111に、一方の面111aから他方の面111bに達する貫通孔112を形成する。
次いで、図10(c)に示すように、シリコン基板111の一方の面111aおよび他方の面111b、並びに、貫通孔112の内面112aを覆うように、絶縁膜113を形成する。
次いで、図10(d)に示すように、貫通孔112のシリコン基板111の他方の面111b側の開口端を覆うように、シリコン基板111の他方の面111bに形成された絶縁膜113上に、接着層114を介して銅箔115を貼着する。
次いで、図10(e)に示すように、接着剤層114の貫通孔112の開口端を覆っている部分を除去し、貫通孔112内に銅箔115を露出する。
次いで、図11(a)に示すように、めっきにより貫通孔112内に金属を充填し、貫通孔112内に露出している銅箔115から、シリコン基板111の一方の面111aに渡ってシリコン基板111を貫通する貫通電極116を形成する。
次いで、図11(b)に示すように、接着層114および銅箔115が設けられたシリコン基板111を研磨して、接着層114、銅箔115および貫通電極116の余分な部分を除去すると、シリコン基板111を貫通する貫通電極116を有する配線基板120が得られる。
さらに、図11(c)に示すように、配線基板120の一方の面120aに導電膜121を形成するともに、配線基板120の他方の面120bに導電膜122を形成した後、図11(d)に示すように、導電膜121、122を所定の回路パターンに形成することにより、配線基板120の一方の面120aと他方の面120bに、それぞれに電気回路123、電気回路124を設けることができる。
このように、貫通孔の一方の開口端にのみ銅箔を露出させた後、めっきにより貫通孔内に貫通電極を形成する方法では、開口端側(銅箔)から、金属が析出していくため、貫通電極内にボイドやシームと呼ばれる欠陥が形成され難いという利点がある。したがって、欠陥の形成を抑制するために、添加剤の利用や、パルスめっきの適用などといった複雑な工程を必要としない。このように、図10および図11に示した従来の配線基板の製造方法は、好適な方法である。
しかしながら、従来の配線基板の製造方法には、次のような問題がある。
貫通孔が形成されたシリコン基板に銅箔を接着する際、シリコン基板と銅箔の間に空気を巻き込み易く、接着後のシリコン基板と銅箔の界面には気泡が残留することがある。シリコン基板への銅箔の接着を十分なものとするためには、シリコン基板と銅箔の間に空気を巻き込まないようにする必要がある。そのため、配線基板の製造に用いられるシリコン基板の直径が大きくなるほど、空気を巻き込まずに、シリコン基板に銅箔を接着することが困難となる。シリコン基板と銅箔の間に空気を巻き込むと、シリコン基板と銅箔の接着が不十分となり、結果として、後段の貫通電極を形成する工程において、貫通電極が正常に形成されないという不具合が生じる。
貫通孔が形成されたシリコン基板に銅箔を接着する際、シリコン基板と銅箔の間に空気を巻き込み易く、接着後のシリコン基板と銅箔の界面には気泡が残留することがある。シリコン基板への銅箔の接着を十分なものとするためには、シリコン基板と銅箔の間に空気を巻き込まないようにする必要がある。そのため、配線基板の製造に用いられるシリコン基板の直径が大きくなるほど、空気を巻き込まずに、シリコン基板に銅箔を接着することが困難となる。シリコン基板と銅箔の間に空気を巻き込むと、シリコン基板と銅箔の接着が不十分となり、結果として、後段の貫通電極を形成する工程において、貫通電極が正常に形成されないという不具合が生じる。
また、シリコン基板に接着した銅箔を、めっきの下地層として利用するためには、貫通孔を覆っている接着層を除去しなければならない。この接着層をドライエッチングによって除去すると、揮発した樹脂成分によりシリコン基板が汚染されるおそれがある。
さらに、通常、銅箔の厚みは数十μmと厚く、めっき終了後に銅箔を除去することを考慮すると、材料の無駄が多く、結果的に製造コストが上昇するという問題がある。
MES2003論文集、pp.260−263
本発明は、前記事情に鑑みてなされたもので、電気回路として機能する導電膜の基板への接着が十分な配線基板の製造を可能とする配線基板の製造方法を提供することを目的とする。
本発明の配線基板の製造方法は、少なくとも一方の面に第一の絶縁膜が成膜された半導体基板に対して、前記第一の絶縁膜上に第一の導電膜を形成する工程Aと、前記半導体基板の他方の面から前記第一の絶縁膜に至る貫通孔を形成し、該貫通孔の内壁面および前記第一の絶縁膜の前記貫通孔に対向している面に前記第二の絶縁膜を成膜し、前記貫通孔に対向している面における前記第一の絶縁膜および前記第二の絶縁膜を除去する工程Bと、前記第一の導電膜を下地層としてめっきを施すことにより、前記貫通孔内に導電性物質を充填して、前記第一の導電膜に一端が接してなる貫通電極を形成する工程Cと、前記他方の面に、前記貫通電極の他端と接するように第二の導電膜を形成する工程Dと、前記第一の導電膜および前記第二の導電膜をパターン形成して、前記一方の面および前記他方の面に回路を設ける工程Eと、を備えたことを特徴とする。
前記工程Bにおいて、前記第二の絶縁膜を、プラズマCVD法、スパッタリング法または蒸着法により成膜することが好ましい。
前記工程Bにおいて、Deep−Reactive Ion Etching法により、前記半導体基板の他方の面から一方の面に至る貫通孔を形成することが好ましい。
前記工程Bにおいて、Reactive Ion Etching法により、前記貫通孔に対向している面における前記第一の絶縁膜および前記第二の絶縁膜を除去することが好ましい。
本発明の配線基板の製造方法によれば、基板の直径が大きい場合にも、導電膜と基板との界面に気泡が存在するという不具合が生じることがなく、電気回路として機能する導電膜の基板への接着が十分な配線基板を製造することができる。それとともに、導電膜を、貫通電極を形成する際の下地層および電気回路として利用することができるので、製造工程を簡略化することができる。また、接着層を設けないから、接着剤の揮発成分によって、配線基板を汚染することがない。さらに、下地層に用いる導電膜をスパッタリング法などによって形成するので、導電膜の厚みを1μm以下とすることが可能となるため、従来の製造方法と比べて大幅に材料の使用量を減らすことができる。その結果として、製造コストを大幅に削減することができる。
本発明の配線基板の製造方法の実施の形態について説明する。
なお、この実施の形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。
なお、この実施の形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。
(第一の実施形態)
図1および図2を用いて、本発明に係る配線基板の製造方法の第一の実施形態について説明する。
図1および図2は、本発明に係る配線基板の製造方法の第一の実施形態を示し、ダイシング加工された配線基板の略製造工程を示す概略断面図である。
図1および図2を用いて、本発明に係る配線基板の製造方法の第一の実施形態について説明する。
図1および図2は、本発明に係る配線基板の製造方法の第一の実施形態を示し、ダイシング加工された配線基板の略製造工程を示す概略断面図である。
まず、図1(a)に示すように、基板11を用意する。
基板11としては、シリコン基板、ガリウム−ヒ素(GaAs)などの半導体基板が用いられる。また、基板11の厚みは、配線基板の用途に応じて適宜設定される。
基板11としては、シリコン基板、ガリウム−ヒ素(GaAs)などの半導体基板が用いられる。また、基板11の厚みは、配線基板の用途に応じて適宜設定される。
次いで、図1(b)に示すように、基板11の一方の面11aに絶縁部をなす第一の絶縁膜12を成膜した後、第一の絶縁膜12上に第一の導電膜13を成膜する(工程A)。なお、この工程において、第一の導電膜13を、少なくとも基板11における貫通孔が形成される領域に成膜すればよい。
この工程Aにおいて、基板11としてシリコン基板を用いる場合、基板11を加熱して一方の面11aを熱酸化させ、酸化ケイ素(SiO2)からなる第一の絶縁膜12を形成する。この際、基板11の加熱時間や温度などを制御することによって、第一の絶縁膜12の厚みを制御することができる。
また、基板11として、ガリウム−ヒ素などの半導体基板を用いる場合、基板11の一方の面11aにプラズマCVD法、スパッタリング法、蒸着法などにより、酸化ケイ素などからなる絶縁性の酸化膜や、シリカ、窒化シリコン(Si3N4)などの絶縁材料からなる第一の絶縁膜12を形成する。この際、成膜時間などを制御することによって、第一の絶縁膜12の厚みを制御することができる。
また、基板11として、ガリウム−ヒ素などの半導体基板を用いる場合、基板11の一方の面11aにプラズマCVD法、スパッタリング法、蒸着法などにより、酸化ケイ素などからなる絶縁性の酸化膜や、シリカ、窒化シリコン(Si3N4)などの絶縁材料からなる第一の絶縁膜12を形成する。この際、成膜時間などを制御することによって、第一の絶縁膜12の厚みを制御することができる。
また、この工程Aにおいて、第一の導電膜13をクロム(Cr)−銅(Cu)で成膜する場合、スパッタリング法などにより、第一の絶縁膜12の上にクロムからなる膜、銅からなる膜を順に積層し、クロム−銅からなる導電膜を形成する。
なお、スパッタリング法を用いれば、第一の絶縁膜12との間に空気を巻き込むことなく、第一の絶縁膜12に対する十分な接着性を有する第一の導電膜13を形成することができるから、第一の導電膜13の厚みを薄くすることができる。この実施形態では、第一の導電膜13は、めっきの下地層、かつ、電気回路として機能する程度の厚みであればよいから、厚みを1μm以下とすることができる。
なお、スパッタリング法を用いれば、第一の絶縁膜12との間に空気を巻き込むことなく、第一の絶縁膜12に対する十分な接着性を有する第一の導電膜13を形成することができるから、第一の導電膜13の厚みを薄くすることができる。この実施形態では、第一の導電膜13は、めっきの下地層、かつ、電気回路として機能する程度の厚みであればよいから、厚みを1μm以下とすることができる。
次いで、基板11の他方の面11bに、後段の工程において、基板11をエッチングする際のマスク(以下、「エッチングマスク」と略す。)となる薄膜(図示略)をパターン形成する。
この実施形態では、このようなエッチングマスクとしては、例えば、200℃程度で成膜可能な低温PCVD酸化膜、低温PCVD窒化膜、あるいは、スピンオングラス(SOG)膜、フッ素樹脂などの回転塗布膜などが望ましい。
また、このエッチングマスクのパターンは、一般的に基板11がシリコン基板の場合、後段の工程の異方性エッチングの容易性から矩形パターンが望ましい。
また、このエッチングマスクのパターンは、一般的に基板11がシリコン基板の場合、後段の工程の異方性エッチングの容易性から矩形パターンが望ましい。
次いで、図1(c)に示すように、上記薄膜をエッチングマスクとして、エッチング法により、基板11の他方の面11bから第一の導電膜13に至る貫通孔14を形成する(工程B)。
この工程Bでは、貫通孔14を、第一の導電膜13内に配されるように形成する。
この工程Bでは、貫通孔14を、第一の導電膜13内に配されるように形成する。
また、この工程Bにおいて、第一の導電膜13が貫通孔14内に露出した時点で、貫通孔14の形成を停止する。
なお、この工程Bにおいて、第一の導電膜13を貫通孔14内に露出するとは、貫通孔14の大きさ(貫通孔14の長手方向と垂直な断面の面積)とほぼ等しい面積となるように、貫通孔14内に第一の導電膜13を露出することを示している。
なお、この工程Bにおいて、第一の導電膜13を貫通孔14内に露出するとは、貫通孔14の大きさ(貫通孔14の長手方向と垂直な断面の面積)とほぼ等しい面積となるように、貫通孔14内に第一の導電膜13を露出することを示している。
この工程Bでは、例えば、始めにディープ反応性イオンエッチング(Deep−Reactive Ion Etching、DRIE)法などのエッチング法により、基板11の他方の面11bから一方の面11aに至る貫通孔14を形成し、続いて、反応性イオンエッチング(Reactive Ion Etching、RIE)法により第一の絶縁膜12を除去する。最後に、クロム‐銅の積層膜からなる第一の導電膜13のうちクロムからなる膜を、硝酸第二セリウムアンモニウムを主成分とする酸溶液を用いるウェットエッチング法により除去する。
ここで、DRIE法とは、エッチングガスに六フッ化硫黄(SF6)を用い、高密度プラズマによるエッチングと、側壁へのパッシベーション成膜を交互に行うことにより(Boschプロセス)、シリコンからなる基板に深堀エッチングを施すものである。
また、RIE法とは、プラズマ中のラジカル以外にイオン衝撃を利用するエッチング法である。
なお、基板11に貫通孔14を形成する方法はDRIE法、RIE法に限定されず、水酸化テトラメチルアンモニウム(TMAH)水溶液、水酸化カリウム(KOH)水溶液などを用いるウェットエッチング法が望ましいが、反応性イオンエッチング法、ケミカルドライエッチング(CDE)法などのドライエッチング法、または、レーザを用いる方法などを適用することができる。
また、本発明では、貫通孔14の大きさ(貫通孔14の長手方向と垂直な断面の面積)は、基板11の厚みや、配線基板の用途に応じて適宜設定される。さらに、貫通孔14の断面形状は特に限定されない。貫通孔14の断面形状は、円形、楕円形、三角形、四角形、矩形、または、中太、中細などの異形であってもよい。
また、この工程Bでは、エッチングによる貫通孔14の形成において、第一の絶縁膜12をエッチングストッパーとして機能させることにより、安定に貫通孔14を形成することができる。すなわち、シリコンのエッチングにおいて使用するSF6ガスは第一の絶縁膜12に対するエッチングレートが小さいため、貫通孔14が完全に基板11を貫通してしまうような不具合を回避することができる。
また、第一の導電膜13内に配されるように、貫通孔14を容易に形成することができるから、貫通孔14内に導電性物質を充填してなる貫通電極の一方の端面全体を第一の導電膜13と完全に接合させることができる。したがって、第一の導電膜13と貫通電極との接合部において、配線抵抗を低下することができるなど、信頼性の高い電気的接続が可能となる。また、貫通電極の一方の端面全体を第一の導電膜13と完全に接合させることができるから、熱履歴による特性の劣化などが少ない配線基板を実現することができる。
次いで、図1(d)に示すように、基板11の他方の面11b、貫通孔14の内壁面14aおよび第一の導電膜13の貫通孔14に対向している面に絶縁部をなす第二の絶縁膜15を成膜する(工程B)。
この工程Bでは、例えば、テトラエトキシシラン(TEOS)を用いるプラズマCVD法により酸化ケイ素(SiO2)からなる第二の絶縁膜15を形成する。また、シラン(SiH4)を用いるプラズマCVD法や、他の絶縁材料、例えば窒化シリコン(Si3N4)を用いて形成することもできる。また、成膜方法もスパッタリング法、蒸着法などを用いることができる。
また、第二の絶縁膜15の厚みは、配線基板の用途に応じて適宜設定する。
この工程Bでは、例えば、テトラエトキシシラン(TEOS)を用いるプラズマCVD法により酸化ケイ素(SiO2)からなる第二の絶縁膜15を形成する。また、シラン(SiH4)を用いるプラズマCVD法や、他の絶縁材料、例えば窒化シリコン(Si3N4)を用いて形成することもできる。また、成膜方法もスパッタリング法、蒸着法などを用いることができる。
また、第二の絶縁膜15の厚みは、配線基板の用途に応じて適宜設定する。
次いで、図2(a)に示すように、第一の導電膜13の貫通孔14に対向している面に設けられた第二の絶縁膜15のみを選択的に除去する。
この工程では、標準的なフォトレジストを用いるフォトリソグラフィと、反応性イオンエッチングとを用いて、第二の絶縁膜15を除去する。
この工程では、標準的なフォトレジストを用いるフォトリソグラフィと、反応性イオンエッチングとを用いて、第二の絶縁膜15を除去する。
次いで、図2(b)に示すように、第一の導電膜13を下地層として電解めっきを施すことにより、貫通孔14内に導電性物質を充填して、第一の導電膜13に一端16aが接してなり、他端16bが第二の絶縁膜15の基板11と接する面とは反対の面15aと同一面上にある貫通電極16を形成する(工程C)。
貫通電極16を形成する導電性物質としては、電気配線として配線基板20に悪影響を及ぼさない金属であればいかなるものでも用いることができる。このような金属としては、例えば、銅(Cu)、ニッケル(Ni)などが挙げられる。
次いで、図2(c)に示すように、基板11の他方の面11b側において、第二の絶縁膜15の基板11と接する面とは反対の面15aに、貫通電極16の他端16bと接するように第二の導電膜17を形成する(工程D)。
次いで、図2(d)に示すように、第一の導電膜13および第二の導電膜17をパターン形成して、基板11の一方の面11aに電気回路19を設け、基板11の他方の面11bに電気回路18を設け(工程E)、配線基板20を得る。
この実施形態の配線基板の製造方法によれば、電気回路18,19として機能する第一の導電膜13、第二の導電膜17の基板11への接着が十分な配線基板20を製造することができるとともに、第一の導電膜13を、貫通電極16を形成する際の下地層および電気回路18として利用することができるので、製造工程を簡略化することができる。また、この実施形態の配線基板の製造方法によって得られた配線基板20は、基板11の一方の面11aおよび他方の面11bの両方に、貫通電極16と電気的に接続する電気回路18、19(第一の導電膜13、第二の導電膜17)が設けられているから、この配線基板20を介して、ICチップなどのデバイスとプリント基板との電気的な接続を効率的に行うことができる。
なお、この実施形態では、貫通孔14の内壁面14aおよび第一の導電膜13の貫通孔14に対向している面に絶縁部をなす第二の絶縁膜15を成膜すると同時に、基板11の他方の面11bに第二の絶縁膜15を成膜する例を示したが、本発明の配線基板の製造方法はこれに限定されない。本発明の配線基板の製造方法にあっては、あらかじめ基板の他方の面に絶縁部をなす絶縁膜などを設けておいてもよい。
(第二の実施形態)
図3および図4を用いて、本発明に係る配線基板の製造方法の第二の実施形態について説明する。
図3および図4は、本発明に係る配線基板の製造方法の第二の実施形態を示し、ダイシング加工された配線基板の略製造工程を示す概略断面図である。
なお、図3および図4において、図1および図2に示した第一の実施形態の構成要素と同じ構成要素には同一符号を付して、その説明を省略する。
図3および図4を用いて、本発明に係る配線基板の製造方法の第二の実施形態について説明する。
図3および図4は、本発明に係る配線基板の製造方法の第二の実施形態を示し、ダイシング加工された配線基板の略製造工程を示す概略断面図である。
なお、図3および図4において、図1および図2に示した第一の実施形態の構成要素と同じ構成要素には同一符号を付して、その説明を省略する。
まず、図3(a)に示すように、基板11を用意する。
次いで、図3(b)に示すように、基板11の一方の面11aに絶縁部をなす第一の絶縁膜12を成膜した後、第一の絶縁膜12上に第一の導電膜13を成膜する(工程A)。なお、この工程Aにおいて、第一の導電膜13を、少なくとも基板11における貫通孔が形成される領域に成膜すればよい。
次いで、基板11の他方の面11bに、後段の工程において、基板11のエッチングマスクとなる薄膜(図示略)をパターン形成する。
次いで、図3(c)に示すように、上記薄膜をエッチングマスクとして、エッチング法により、基板11の他方の面11bから第一の絶縁膜12に至る貫通孔14を形成する(工程B)。
この工程Bでは、貫通孔14を、第一の絶縁膜12内に配されるように形成する。
この工程Bでは、貫通孔14を、第一の絶縁膜12内に配されるように形成する。
また、この工程Bにおいて、第一の絶縁膜12が貫通孔14内に露出した時点で、貫通孔14の形成を停止する。
なお、この工程Bにおいて、第一の絶縁膜12を貫通孔14内に露出するとは、貫通孔14の大きさ(貫通孔14の長手方向と垂直な断面の面積)とほぼ等しい面積となるように、貫通孔14内に第一の絶縁膜12を露出することを示している。
なお、この工程Bにおいて、第一の絶縁膜12を貫通孔14内に露出するとは、貫通孔14の大きさ(貫通孔14の長手方向と垂直な断面の面積)とほぼ等しい面積となるように、貫通孔14内に第一の絶縁膜12を露出することを示している。
次いで、図3(d)に示すように、基板11の他方の面11b、貫通孔14の内壁面14aおよび第一の絶縁膜12の貫通孔14aに対向している面に絶縁部をなす第二の絶縁膜15を成膜する(工程B)。
次いで、図4(a)に示すように、第一の絶縁膜12の貫通孔14に対向している面に設けられた第二の絶縁膜15、および、第一の絶縁膜12の貫通孔14に対向している部分を選択的に除去する。
次いで、図4(b)に示すように、第一の導電膜13を下地層として電解めっきを施すことにより、貫通孔14内に導電性物質を充填して、第一の導電膜13に一端16aが接してなり、他端16bが第二の絶縁膜15の基板11と接する面とは反対の面15aと同一面上にある貫通電極16を形成する(工程C)。
次いで、図4(c)に示すように、基板11の他方の面11b側において、第二の絶縁膜15の基板11と接する面とは反対の面15aに、貫通電極16の他端16bと接するように第二の導電膜17を形成する(工程D)。
次いで、図4(d)に示すように、第一の導電膜13および第二の導電膜17をパターン形成して、基板11の一方の面11aに電気回路19を設け、基板11の他方の面11bに電気回路18を設け(工程E)、配線基板25を得る。
この実施形態の配線基板の製造方法によれば、電気回路18,19として機能する第一の導電膜13、第二の導電膜17の基板11への接着が十分な配線基板25を製造することができるとともに、第一の導電膜13を、貫通電極16を形成する際の下地層および電気回路18として利用することができるので、製造工程を簡略化することができる。また、この実施形態の配線基板の製造方法によって得られた配線基板25は、基板11の一方の面11aおよび他方の面11bの両方に、貫通電極16と電気的に接続する電気回路18、19(第一の導電膜13、第二の導電膜17)が設けられているから、この配線基板25を介して、ICチップなどのデバイスとプリント基板との電気的な接続を効率的に行うことができる。
なお、この実施形態では、貫通孔14の内壁面14aおよび第一の絶縁膜12の貫通孔14に対向している面に絶縁部をなす第二の絶縁膜15を成膜すると同時に、基板11の他方の面11bに第二の絶縁膜15を成膜する例を示したが、本発明の配線基板の製造方法はこれに限定されない。本発明の配線基板の製造方法にあっては、あらかじめ基板の他方の面に絶縁部をなす絶縁膜などを設けておいてもよい。
(第三の実施形態)
図5および図6を用いて、本発明に係る配線基板の製造方法の第三の実施形態について説明する。
図5および図6は、本発明に係る配線基板の製造方法の第三の実施形態を示し、ダイシング加工された配線基板の略製造工程を示す概略断面図である。
図5および図6を用いて、本発明に係る配線基板の製造方法の第三の実施形態について説明する。
図5および図6は、本発明に係る配線基板の製造方法の第三の実施形態を示し、ダイシング加工された配線基板の略製造工程を示す概略断面図である。
まず、図5(a)に示すように、基板31を用意する。
基板31としては、ガラス基板などの絶縁部材が用いられる。また、基板31の厚みは、配線基板の用途に応じて適宜設定される。
基板31としては、ガラス基板などの絶縁部材が用いられる。また、基板31の厚みは、配線基板の用途に応じて適宜設定される。
次いで、図5(b)に示すように、基板31の一方の面31aに第一の導電膜32を成膜する(工程A)。なお、この工程Aにおいて、第一の導電膜32を、少なくとも基板31における貫通孔が形成される領域に成膜すればよい。
また、この工程Aにおいて、第一の導電膜32をクロム(Cr)−銅(Cu)で成膜する場合、スパッタリング法などにより、基板31の一方の面31aにクロムからなる膜、銅からなる膜を順に積層し、クロム−銅からなる導電膜を形成する。
なお、スパッタリング法を用いれば、基板31の一方の面31aとの間に空気を巻き込むことなく、基板31の一方の面31aに対する十分な接着性を有する第一の導電膜32を形成することができるから、第一の導電膜32の厚みを薄くすることができる。この実施形態では、第一の導電膜32は、めっきの下地層、かつ、電気回路として機能する程度の厚みであればよいから、厚みを1μm以下とすることができる。
なお、スパッタリング法を用いれば、基板31の一方の面31aとの間に空気を巻き込むことなく、基板31の一方の面31aに対する十分な接着性を有する第一の導電膜32を形成することができるから、第一の導電膜32の厚みを薄くすることができる。この実施形態では、第一の導電膜32は、めっきの下地層、かつ、電気回路として機能する程度の厚みであればよいから、厚みを1μm以下とすることができる。
次いで、基板31の他方の面31bに、後段の工程において、基板31のエッチングマスクとなる薄膜(図示略)をパターン形成する。
この実施形態では、このようなエッチングマスクとしては、例えば、200℃程度で成膜可能な低温PCVD酸化膜、低温PCVD窒化膜、あるいは、スピンオングラス(SOG)膜、フッ素樹脂などの回転塗布膜などが望ましい。
次いで、図5(c)に示すように、上記薄膜をエッチングマスクとして、エッチング法により、基板31の他方の面31bから第一の導電膜32に至る貫通孔33を形成する(工程B)。
この工程Bでは、貫通孔33を、第一の導電膜32内に配されるように形成する。
この工程Bでは、貫通孔33を、第一の導電膜32内に配されるように形成する。
また、この工程Bにおいて、第一の導電膜32が貫通孔33内に露出した時点で、貫通孔33の形成を停止する。
なお、この工程Bにおいて、第一の導電膜32を貫通孔33内に露出するとは、貫通孔33の大きさ(貫通孔33の長手方向と垂直な断面の面積)とほぼ等しい面積となるように、貫通孔33内に第一の導電膜32を露出することを示している。
なお、この工程Bにおいて、第一の導電膜32を貫通孔33内に露出するとは、貫通孔33の大きさ(貫通孔33の長手方向と垂直な断面の面積)とほぼ等しい面積となるように、貫通孔33内に第一の導電膜32を露出することを示している。
次いで、図6(a)に示すように、第一の導電膜32を下地層として電解めっきを施すことにより、貫通孔33内に導電性物質を充填して、第一の導電膜32に一端34aが接してなり、他端34bが基板31の他方の面31bと同一面上にある貫通電極34を形成する(工程C)。
次いで、図6(b)に示すように、基板31の他方の面31bに、貫通電極34の他端34bと接するように第二の導電膜35を形成する(工程D)。
次いで、図6(c)に示すように、第一の導電膜32および第二の導電膜35をパターン形成して、基板31の一方の面31bに電気回路36を設け、基板31の他方の面31aに電気回路37を設け(工程E)、配線基板40を得る。
この実施形態の配線基板の製造方法によれば、基板31をガラス基板などの絶縁部材とするから、上記の第一の実施形態および第二の実施形態のように、貫通孔内に貫通電極を設けるための絶縁膜を成膜する必要がなくなるので、製造工程をより簡略化することができる。
また、このようにして得られた配線基板40は、基板31の一方の面31aおよび他方の面31bの両方に、貫通電極34と電気的に接続する電気回路36、37(第一の導電膜32、第二の導電膜35)が設けられているから、この配線基板40を介して、ICチップなどのデバイスとプリント基板との電気的な接続を効率的に行うことができる。
(他の実施形態)
図7は、本発明に係る配線基板の製造方法によって製造された配線基板の他の実施形態を示す概略断面図である。
図7において、図1および図2に示した第一の実施形態の構成要素と同じ構成要素には同一符号を付して、その説明を省略する。
図7は、本発明に係る配線基板の製造方法によって製造された配線基板の他の実施形態を示す概略断面図である。
図7において、図1および図2に示した第一の実施形態の構成要素と同じ構成要素には同一符号を付して、その説明を省略する。
この実施形態の配線基板50では、第一の絶縁膜12および電気回路19を覆うように絶縁層41が設けられ、この絶縁層41の一方の面41aを覆うように絶縁層44が設けられている。また、電気回路19を基端として絶縁層41を貫通する貫通電極42が設けられ、絶縁層41の一方の面41aには、貫通電極42と電気的に接続する電気回路43が設けられている。さらに、電気回路43を基端として絶縁層44を貫通する貫通電極45が設けられている。
絶縁層41、44は、ポリイミド、ベンゾシクロブテン(BCB)などの樹脂、SiO2、Si3N4などの絶縁薄膜などで形成されている。
貫通電極42、45は、貫通電極16を形成する導電性物質と同様のもので形成されている。
電気回路43は、銅、アルミニウムなどの金属材料、銅ペースト、銀ペーストなどの導電性ペーストなどで形成されている。
電気回路43は、銅、アルミニウムなどの金属材料、銅ペースト、銀ペーストなどの導電性ペーストなどで形成されている。
この配線基板50を製造するには、まず、第一の絶縁膜12および電気回路19を覆うよう、所定の厚みの絶縁層41を形成する。
次いで、エッチングにより、電気回路19が露出するように、絶縁層41の一方の面41aから電気回路19に向かって貫通孔41bを形成する。
次いで、エッチングにより、電気回路19が露出するように、絶縁層41の一方の面41aから電気回路19に向かって貫通孔41bを形成する。
次いで、めっきや法スパッタリングリング法などにより、貫通孔41b内に導電性物質を充填して、電気回路19を基端とし、電気回路19から絶縁層41の一方の面41aに渡る貫通電極42を形成する。
次いで、絶縁層41および貫通電極42を覆うように導電性の膜を形成した後、フォトリソグラフィおよびエッチングを用いて、所定の形状にパターニングし、電気回路43を形成する。
次いで、絶縁層41および電気回路43を覆うよう、所定の厚みの絶縁層44を形成する。
次いで、エッチングにより、電気回路43が露出するように、絶縁層44の一方の面44aから電気回路43に向かって貫通孔44bを形成する。
次いで、エッチングにより、電気回路43が露出するように、絶縁層44の一方の面44aから電気回路43に向かって貫通孔44bを形成する。
次いで、めっきや法スパッタリングリング法などにより、貫通孔44b内に導電性物質を充填して、電気回路43を基端とし、電気回路43から絶縁層44の一方の面44aに渡る貫通電極45を形成することにより、配線基板50を得る。
なお、この実施形態では、基板11の一方の面11a側に、電気回路19と電気回路43の二層を積層した構造の配線基板50を例示したが、本発明の配線基板の製造方法によって製造される配線基板はこれに限定されない。本発明の配線基板の製造方法によって製造される配線基板は、基板の一方の面側あるいは他方の面側のいずれか一方、または、基板の一方の面側および他方の面側の両方に、電気回路を二層以上設けてもよい。また、この実施形態では、貫通電極42と電気回路43を別々に形成したが、貫通電極42を形成するためのめっき、または、スパッタリングリングにより、同時に電気回路43を形成するための導電膜を作製することもできる。
図8は、本発明に係る配線基板の製造方法によって製造された配線基板の他の実施形態を示す概略断面図である。
図8において、図1および図2に示した第一の実施形態の構成要素と同じ構成要素には同一符号を付して、その説明を省略する。
図8において、図1および図2に示した第一の実施形態の構成要素と同じ構成要素には同一符号を付して、その説明を省略する。
この実施形態の配線基板60では、基板11の一方の面11a側に機能素子51が設けられている。
機能素子51としては、キャパシタや抵抗などの受動素子を形成でき、配線基板60は、いわゆる部品内蔵基板として機能する。
機能素子51としては、キャパシタや抵抗などの受動素子を形成でき、配線基板60は、いわゆる部品内蔵基板として機能する。
なお、この実施形態では、基板11の一方の面11a側に、機能素子51を設けた構造の配線基板60を例示したが、本発明の配線基板の製造方法によって製造される配線基板はこれに限定されない。本発明の配線基板の製造方法によって製造される配線基板は、基板の一方の面側あるいは他方の面側のいずれか一方に1つ以上の機能素子を設けてもよい。または、基板の一方の面側および他方の面側の両方にそれぞれ1つ以上の機能素子を設けてもよい。
本発明の配線基板の製造方法は、システムインパッケージ(STP)を構築するための貫通配線基板や、受動素子を内蔵した部品内蔵基板にも適用可能である。
11,31・・・基板、12・・・第一の絶縁膜、13,32・・・第一の導電膜、14,33・・・貫通孔、15・・・第二の絶縁膜、16,34,42,45・・・貫通電極、17,35・・・第二の導電膜、18,19,36,37・・・電気回路、20,25,40,50,60・・・配線基板、21,22,32,43・・・電気回路、33,41,44・・・絶縁層、51・・・機能素子。
Claims (4)
- 少なくとも一方の面に第一の絶縁膜が成膜された半導体基板に対して、前記第一の絶縁膜上に第一の導電膜を形成する工程Aと、
前記半導体基板の他方の面から前記第一の絶縁膜に至る貫通孔を形成し、該貫通孔の内壁面および前記第一の絶縁膜の前記貫通孔に対向している面に前記第二の絶縁膜を成膜し、前記貫通孔に対向している面における前記第一の絶縁膜および前記第二の絶縁膜を除去する工程Bと、
前記第一の導電膜を下地層としてめっきを施すことにより、前記貫通孔内に導電性物質を充填して、前記第一の導電膜に一端が接してなる貫通電極を形成する工程Cと、
前記他方の面に、前記貫通電極の他端と接するように第二の導電膜を形成する工程Dと、
前記第一の導電膜および前記第二の導電膜をパターン形成して、前記一方の面および前記他方の面に回路を設ける工程Eと、を備えたことを特徴とする配線基板の製造方法。 - 前記工程Bにおいて、前記第二の絶縁膜を、プラズマCVD法、スパッタリング法または蒸着法により成膜することを特徴とする請求項1に記載の配線基板の製造方法。
- 前記工程Bにおいて、Deep−Reactive Ion Etching法により、前記半導体基板の他方の面から一方の面に至る貫通孔を形成することを特徴とする請求項1または2に記載の配線基板の製造方法。
- 前記工程Bにおいて、Reactive Ion Etching法により、前記貫通孔に対向している面における前記第一の絶縁膜および前記第二の絶縁膜を除去することを特徴とする請求項1〜3のいずれか1項に記載の配線基板の製造方法。
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-
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JP2004095849A (ja) * | 2002-08-30 | 2004-03-25 | Fujikura Ltd | 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013219350A (ja) * | 2012-03-16 | 2013-10-24 | Dainippon Printing Co Ltd | インターポーザ基板の製造方法 |
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