JP2013219350A - インターポーザ基板の製造方法 - Google Patents
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Abstract
【解決手段】本発明の一実施の形態に係るインターポーザ基板の製造方法は、貫通孔の片側に、前記貫通孔の開口を塞ぐシード材が配設された基板を準備し、電解めっきにより前記貫通孔に導電材を充填する際に、第1めっき工程として、めっき電極間に印加する電圧を順方向にして電解めっきを行い、第2めっき工程として、前記第1めっき工程後に、めっき電極間に印加する電圧を順方向と逆方向とに交互に切り替えながら電解めっきを行う。
【選択図】図13
Description
本発明の一実施形態に係るインターポーザ基板の製造方法を図1A及び図1Bを参照して説明する。図1A(A)に示すように、まず、ウェハ110を用意する。ウェハ110の材料は、例えばシリコン(Si)である。また、ウェハ110の厚みは、例えば、400μmとすることができる。なお、このウェハ110の厚みは、特に限定するものではない。また、図1A(A)において、説明の便宜上、図中の上側をウェハ110の第1面側、下側をウェハ110の第2面側とする。次に、図1A(B)において、ウェハ110の第2面側に、ストッパ層120を形成する。ストッパ層120は、以後に貫通孔を形成する際のストッパとして機能する。このために、ストッパ層120の材料としては、ウェハ110を構成する材料に対してエッチング選択性がある材料であればよく、例えば、アルミニウム(Al)を選択することができる。ストッパ層120の成膜方法は、PVD、スパッタ法等から適宜選択できる。なお、ストッパ層120は、Alなどの薄膜をウェハ110の第2面側に貼り付けるようにしてもよい。
リソグラフィにより形成する。レジスト層130は、フォトレジスト、シリコン酸化物、シリコン窒化物、金属などから選択される1以上を用いることができる。次いで、図1A(D)において、レジスト層130を介してウェハ110の厚み方向にRIE法やD−RIE法などによるエッチングにより孔140を形成し、続いて、ストッパ層120及びレジスト層130を剥離することにより孔140を、ウェハ110の厚み方向に貫通する貫通孔140に形成する。貫通孔140は、上記に限らず、所定の深さまでD−RIEなどによるエッチングにより凹部を形成し、続いて第2面側から薄化していき開口させて形成してもよい。この場合、凹部の形成のためのエッチングにはストッパ層を用いなくてもよい。
電解めっき法においては、直流電流の電流密度を変化させてもよい。図3に、直流電流の電流密度を変化させた例を示す。図3において、「条件.1」として示す電流密度の変化は、電解めっき工程における直流電流の電流密度を変化させる例である。この例では、段階的に徐々に電流密度を上昇させることに特徴がある。この例では、開口径が50μm、深さが400μm、アスペクト比が8のホール形状の貫通孔に対して電解めっきを行っている。そして、図3に示すように、貫通孔に対するめっきの充填が終了するまでに20時間を要している。なお、このアスペクト比は、貫通孔の開口部における最大直径(開口径)に対する、開口端から貫通孔の端部を塞ぐAl層底部までの深さの比率である。図3には、電解めっき工程の時間の短縮を試みるため、同じ形状の貫通孔に対して「条件.2」による電解めっきを行った例も示されている。この「条件.2」による電解めっきを行った例では、電解めっき開始後から電流密度を線形に増加させ、約4.5時間経過後に電流密度を一定としている。これにより、この「条件.2」による電解めっきを行った例では、短時間に電流密度を上昇させることができ、約12時間で終了している。
続いて、硫酸銅めっき液の銅イオンCu2+濃度を変化させて電解めっきを行い、比較を行った例を示す。図5は、その結果得られたインターポーザ基板のX線透過写真を示す。図5において、(A)は銅イオンCu2+濃度を低く設定した場合、(B)は銅イオンCu2+濃度を高く設定した場合である。銅イオンCu2+濃度を低く設定した場合に貫通孔に充填されたCuの導電材160の側壁にボイド(空隙)が発生している。したがって、銅イオンCu2+濃度を単に変化させるだけでも、良好な貫通電極が得られない。
以下に、電解めっきにおける電流印加方式である直流(DC)方式とパルスリバース方式(以下、PR方式という)について、説明する。DC方式においては、めっき電極に順方向の直流電圧を印加し、一定の直流電流を連続して印加してCuを析出させてめっきを行う。このDC方式により上記アスペクト比が8程度のホール形状の貫通孔140に対して導電材160の充填した場合、めっき分布が悪く、Cuの析出分布異常が発生することが判明した。
上記PR方式におけるリバース電流の有無の比較結果により、ボイドの発生は、(1)電流密度の高いリバース電流と、(2)貫通孔内の銅イオンCu2+量と、に依存していると考えられる。そこで、貫通孔内でボイドが発生するプロセスについて考察すると以下のようになる。すなわち、図8は、貫通孔内でCuが充填されていく過程と、側壁エッチングが発生する過程と、を模式的に例示する図である。一方、図9は、銅イオンCu2+の供給律速によりボイドが発生する過程を模式的に例示する図である。
以上を踏まえて、ボイドの発生条件を抑えて電解めっきを高速化する方法について説明する。上記のようにリバース電流の印加による発生するボイドを抑制するためには、リバース電流の印加を止め、印加電圧を順方向としてプラス値の電流のみをパルス化して電流密度を高めることによりボイドの発生を回避できる。この場合、パルスとパルスとの間においては、めっき電極間に電圧を印加せず、めっき電極間に電流が流れないようにしてもよい。あるいは、パルスとパルスとの間において、めっき電極間に電圧を順方向に保ったまま減少させ、めっき電極間の電流の値をプラスに保ちつつ小さくしてもよい。
図11は、縦軸を、基板の第2面に沿った硫酸銅めっき液の流速とし、横軸を貫通孔あるいは未充填部分のアスペクト比としたグラフであり、貫通孔内の硫酸銅めっき液の流速のシミュレーション結果である。なお、このシミュレーションにおける硫酸銅めっき液の流速は、貫通孔内で析出されるCuの界面における流速である。基板の第2面に沿った硫酸銅めっき液の流速Vを、5.32[m/s],3.34[m/s],0.532[m/s]に設定し、貫通孔のアスペクト比を、8に設定した。また、図11において、グラフの左端側が、基板第2面側の貫通孔の出口付近、右端側が、基板第1面側の貫通孔の底付
近となる。したがって、図11において「ホールレシオ」とは、未充填の領域のアスペクト比を表わす。
すなわち、ホールレシオが1.5のときの流速に対して、ホールレシオが2の場合の流速は5分の1以下、ホールレシオが2.5以上の場合の流速は100分の1以下となる。また、ホールレシオが2以下となると、ホールレシオが2未満の区間と比べると貫通孔内で析出されるCuの界面における流速の変化が大きくなる。基板の第2面に沿った硫酸銅めっき液の流速Vに対する貫通孔内で析出されるCuの界面における流速の割合を計算すると、ホールレシオが2の場合にはV=5.32、3.34及び0.532それぞれにおいて1.2(%)、1.5(%)、3(%)となり、ホールレシオが2より大きくなるとさらに小さくなるのに対し、ホールレシオが1.5の場合、V=5.32、3.34及び0.532それぞれにおいては、18(%)、19(%)及び17(%)となり、流速がホールレシオに対して増大していることがわかる。本明細書においては、基板の第2面に沿った硫酸銅めっき液の流速Vに対する貫通孔内で析出されるCuの界面における流速の割合が1(%)より小さい場合に、析出されるCuの界面における流速が略一定であるとみなす。
Claims (6)
- 貫通孔の片側に、前記貫通孔の開口を塞ぐシード材が配設された基板を準備し、
電解めっきにより前記貫通孔に導電材を充填する際に、
第1めっき工程として、めっき電極間に印加する電圧を順方向にして電解めっきを行い、
第2めっき工程として、前記第1めっき工程後に、めっき電極間に印加する電圧を順方向と逆方向とに交互に切り替えながら電解めっきを行う
ことを特徴とするインターポーザ基板の製造方法。 - 前記第1めっき工程における電流密度(I1)が、前記第2めっき工程における電圧を逆方向に印加する際の電流密度(I2)より小さい(I1<I2)ことを特徴とする請求項1に記載のインターポーザ基板の製造方法。
- 前記貫通孔内における前記導電材の未充填の領域のアスペクト比が2以下に達した以降に、前記第2めっき工程を開始することを特徴とする請求項1または2に記載のインターポーザ基板の製造方法。
- 前記電解めっきにおいては、前記基板の表面に沿った電解めっき液の液流があり、
前記第1めっき工程においては、前記貫通孔内に前記導電材が充填される界面における前記電解めっきの電解めっき液の流速が略一定であることを特徴とする請求項1から3のいずれかに記載のインターポーザ基板の製造方法。 - 前記電解めっきにおいては、前記基板の表面に沿った電解めっき液の液流があり、
前記第第2めっき工程においては、前記貫通孔内に前記導電材が充填される界面における前記電解めっきの電解めっき液の流速が、前記第1めっき工程における前記貫通孔内に前記導電材が充填される界面における前記電解めっきの電解めっき液の流速より大きくなることを特徴とする請求項1から3のいずれかに記載のインターポーザ基板の製造方法。 - 前記導電材が析出する界面における前記電解めっきの電解めっき液の流速が上昇を開始以降に、前記第2めっき工程を開始することを特徴とする請求項4または5に記載のインターポーザ基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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JP2012060014 | 2012-03-16 | ||
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JP2013055066A JP5541386B2 (ja) | 2012-03-16 | 2013-03-18 | インターポーザ基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
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JP2013219350A true JP2013219350A (ja) | 2013-10-24 |
JP5541386B2 JP5541386B2 (ja) | 2014-07-09 |
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Country Status (1)
Country | Link |
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JP (1) | JP5541386B2 (ja) |
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JP2010232685A (ja) * | 2010-07-05 | 2010-10-14 | Fujikura Ltd | 配線基板の製造方法 |
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