JP2010232443A - 素子のはんだ付け方法 - Google Patents
素子のはんだ付け方法 Download PDFInfo
- Publication number
- JP2010232443A JP2010232443A JP2009078736A JP2009078736A JP2010232443A JP 2010232443 A JP2010232443 A JP 2010232443A JP 2009078736 A JP2009078736 A JP 2009078736A JP 2009078736 A JP2009078736 A JP 2009078736A JP 2010232443 A JP2010232443 A JP 2010232443A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- substrate
- led
- led element
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
- Led Device Packages (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
【課題】はんだ接合層のボイドによって素子が傾いて接合されることを防止することができる素子のはんだ付け方法を提供する。
【解決手段】基板2にはんだにより素子3を仮付けしておき、リフロー処理時に素子3を基板2の下方に配置した裏返し状態としてはんだを溶融した後、冷却して凝固・固化させることにより、はんだ溶融部13に発生するガスを素子3によって加圧しないようにするとともに、その浮力が素子3に作用しないようにした。
【選択図】 図1
【解決手段】基板2にはんだにより素子3を仮付けしておき、リフロー処理時に素子3を基板2の下方に配置した裏返し状態としてはんだを溶融した後、冷却して凝固・固化させることにより、はんだ溶融部13に発生するガスを素子3によって加圧しないようにするとともに、その浮力が素子3に作用しないようにした。
【選択図】 図1
Description
本発明は、基板にはんだペーストを介して素子を搭載してリフロー処理することによりはんだ付けする方法に関する。
一般に、LED(発光ダイオード)素子、GaAs光素子、GaAs高周波素子、熱電素子などの半導体素子と基板との接合、微細かつ高気密性が要求されるSAWフィルター、水晶発振子などのパッケージ封止などには、Agペースト、Au−Sn箔材、Auバンプ、Au−Sn合金はんだペーストなどが使用されている。
特に、大電圧が印加される高輝度LED(発光ダイオード)は温度が上昇するため、熱放出性に優れた接合材料が必要であり、その接合には接合信頼性の一層優れたAu−Sn合金はんだペーストが多く用いられる(特許文献1及び特許文献2参照)。Au−Sn合金はんだペーストは、Sn:15〜25質量%(好ましくはSn:20質量%)を含有し、残りがAuおよび不可避不純物からなる組成を有するAu−Sn共晶合金ガスアトマイズ粉末とロジン、活性剤、溶剤および増粘剤からなる市販のフラックスとを混合して作られる。
特に、大電圧が印加される高輝度LED(発光ダイオード)は温度が上昇するため、熱放出性に優れた接合材料が必要であり、その接合には接合信頼性の一層優れたAu−Sn合金はんだペーストが多く用いられる(特許文献1及び特許文献2参照)。Au−Sn合金はんだペーストは、Sn:15〜25質量%(好ましくはSn:20質量%)を含有し、残りがAuおよび不可避不純物からなる組成を有するAu−Sn共晶合金ガスアトマイズ粉末とロジン、活性剤、溶剤および増粘剤からなる市販のフラックスとを混合して作られる。
このAu−Sn合金はんだペーストを用いて基板と素子を接合するには、基板にAu−Sn合金はんだペーストを搭載または塗布し、このAu−Sn合金はんだペーストの上に素子を搭載した状態で加熱してリフロー処理を施した後冷却することにより行われる。Au−Sn合金はんだ接合層の周囲に形成されるフラックス残渣層は洗浄し除去される。
この場合、はんだペーストにおいては、リフロー処理時にペーストからガスが発生する。例えば、金属の溶融前は、フラックスの熱分解ガス、溶融後は、前記熱分解ガスおよびAuSn粉末表面の酸化膜との反応ガス(還元水)などが発生し、そのガスがボイドとなって接合部に残存し易く、このボイドが素子を持ち上げてしまい、素子が傾いた状態で接合されるという問題がある。LED素子においては、これが傾いて固定されると、光量のばらつきや色むら等の原因となる。
この場合、はんだペーストにおいては、リフロー処理時にペーストからガスが発生する。例えば、金属の溶融前は、フラックスの熱分解ガス、溶融後は、前記熱分解ガスおよびAuSn粉末表面の酸化膜との反応ガス(還元水)などが発生し、そのガスがボイドとなって接合部に残存し易く、このボイドが素子を持ち上げてしまい、素子が傾いた状態で接合されるという問題がある。LED素子においては、これが傾いて固定されると、光量のばらつきや色むら等の原因となる。
このボイドの発生を防止するために、特許文献3には、最初に基板にはんだペーストを塗布して素子を搭載しない状態で非酸化性雰囲気でリフロー処理を行い、これを冷却してフラックス残渣部分を洗浄して除去した後、再度リフロー処理ではんだ層を溶融させ、その上に素子を搭載する技術が提案されている。
特許文献3記載の技術は、最初のリフロー処理によって基板表面にはんだ溶融部を形成し、フラックス残渣を除去した後、再度リフロー処理して素子を搭載するので、フラックスから発生するガスの影響を受けることなく素子を接合することができるため、ボイドの発生を有効に防止できる。
しかしながら、中間で一旦ペーストを溶融させる工程があること、フラックス残渣部分を洗浄除去する工程が必要であることにより、作業が煩雑であり、より簡便なはんだ付け方法が要望される。
本発明は、このような事情に鑑みてなされたもので、はんだ接合層のボイドによって素子が傾いて接合されることを防止することができる素子のはんだ付け方法の提供を目的とする。
しかしながら、中間で一旦ペーストを溶融させる工程があること、フラックス残渣部分を洗浄除去する工程が必要であることにより、作業が煩雑であり、より簡便なはんだ付け方法が要望される。
本発明は、このような事情に鑑みてなされたもので、はんだ接合層のボイドによって素子が傾いて接合されることを防止することができる素子のはんだ付け方法の提供を目的とする。
本発明者は、リフロー処理中に溶融したはんだペースト内で発生するガスの挙動に着目した。つまり、はんだペーストが溶融するに際してはんだ溶融部から発生したガスは浮力の作用ではんだ溶融部の厚さの範囲内で上側に移動し易い。通常、はんだペーストの上に素子を搭載し、この状態で加熱してリフロー処理を施すが、この状態でははんだ溶融部の上に素子が被さっているために、はんだ溶融部は素子の重力によって加圧された状態となり、その内部に発生したガスは、素子の裏面に当接して素子からの圧力によって押されることから周辺の気泡を凝集して大きい気泡となり易い。本発明者は、この大きくなった気泡の浮力が素子に作用するために素子が傾くと考え、その浮力が素子に作用しないようにすることに思い至った。
すなわち、本発明に係る素子のはんだ付け方法は、基板にはんだペーストにより素子を仮付けしておき、前記素子を前記基板の下方に配置した状態として前記はんだペーストを溶融した後、冷却して凝固・固化させることを特徴とする。
この発明は、気泡の発生自体は避けられないとの認識の下、気泡の浮力が素子に作用しないように裏返した状態としてリフロー処理するのである。この場合、裏返してもペーストが有する粘着力で素子は落下しない。この裏返し状態ではんだペーストが溶融すると、素子は下方に重力が作用し、一方、はんだ溶融部からガスが発生した場合には、そのガスは浮力によってはんだ溶融部を上昇して基板の下面に到達するが、はんだ溶融部には素子の重力が加圧方向に作用していないので気泡が凝集することはなく、小さい気泡のまま凝固・固化するため、小さいボイドが分散した状態となる。
また、はんだペーストが溶融状態のときには、はんだ溶融部の表面張力によって素子を保持することになるとともに、はんだ溶融部と素子との接合面に鉛直下向きの重力が均等に作用し、しかも素子の付近には気泡が存在していないため、素子は、水平姿勢で保持される。したがって、これらの相乗作用により、素子は傾くことなく、基板に平行に固定される。
なお、ボイドが小さく、しかもはんだ接合層内で基板との接合面の方に寄って存在しているので、使用時に素子で発生した熱は、この素子の接合面の全面に密着しているはんだ接合層に速やかに伝達し、ボイドの間を通って基板に伝わり、放熱特性にも優れるものとなる。
また、はんだペーストが溶融状態のときには、はんだ溶融部の表面張力によって素子を保持することになるとともに、はんだ溶融部と素子との接合面に鉛直下向きの重力が均等に作用し、しかも素子の付近には気泡が存在していないため、素子は、水平姿勢で保持される。したがって、これらの相乗作用により、素子は傾くことなく、基板に平行に固定される。
なお、ボイドが小さく、しかもはんだ接合層内で基板との接合面の方に寄って存在しているので、使用時に素子で発生した熱は、この素子の接合面の全面に密着しているはんだ接合層に速やかに伝達し、ボイドの間を通って基板に伝わり、放熱特性にも優れるものとなる。
本発明のはんだ付け方法において、前記基板へのはんだ接合層の接合面を前記素子への接合面よりも大きくするとよい。
前述した小さいボイドが大きい接合面に分散するので、はんだ接合部から基板への熱伝達面積を大きく確保することができ、さらに放熱特性を向上させることができる。はんだ接合層の接合面を大きくするには、基板に設けられる導体パッドの面積を素子の接合面の平面積より大きくしておけばよい。
前述した小さいボイドが大きい接合面に分散するので、はんだ接合部から基板への熱伝達面積を大きく確保することができ、さらに放熱特性を向上させることができる。はんだ接合層の接合面を大きくするには、基板に設けられる導体パッドの面積を素子の接合面の平面積より大きくしておけばよい。
本発明に係る素子のはんだ付け方法によれば、裏返した状態でリフロー処理することにより素子を基板に平行に固着し得て、平坦性を高めることができるとともに、ボイドを小さく分散させるので、素子から基板へ速やかに熱伝達させることができる。したがって、LED素子のはんだ付けに用いれば、光量の面方向のばらつきや色むら等の不具合の発生を防止し、かつ放熱特性も向上する。
以下、本発明のはんだ付け方法をLED装置に適用した実施形態について図面を参照しながら説明する。
まず、本発明のはんだ付け方法が適用されるLED装置について図2により簡単に説明する。図2に示すように、このLED装置1は表面実装型のパッケージであり、シリコン、アルミナ等のセラミックス、樹脂などからなる基板2の上にLED素子3が固着されているとともに、このLED素子3の回りを囲むようにリフレクタ−4が基板2と一体に設けられている。また、基板2の上面から側面を経由して下面に至る複数の入出力用パターン導体5,6が配設されており、そのパターン導体5,6の表面にはAuめっき(図示略)等のめっき処理がなされている。LED素子3は、一部のパターン導体5のパッド7にはんだによって固着されるとともに、パターン導体6にボンディングワイヤ8によって接続されている。符号9がはんだ接合層を示す。なお、LED素子3が固着されるパターン導体5のパッド7は、LED素子3の接合面の平面積よりも広い面積に形成される。
まず、本発明のはんだ付け方法が適用されるLED装置について図2により簡単に説明する。図2に示すように、このLED装置1は表面実装型のパッケージであり、シリコン、アルミナ等のセラミックス、樹脂などからなる基板2の上にLED素子3が固着されているとともに、このLED素子3の回りを囲むようにリフレクタ−4が基板2と一体に設けられている。また、基板2の上面から側面を経由して下面に至る複数の入出力用パターン導体5,6が配設されており、そのパターン導体5,6の表面にはAuめっき(図示略)等のめっき処理がなされている。LED素子3は、一部のパターン導体5のパッド7にはんだによって固着されるとともに、パターン導体6にボンディングワイヤ8によって接続されている。符号9がはんだ接合層を示す。なお、LED素子3が固着されるパターン導体5のパッド7は、LED素子3の接合面の平面積よりも広い面積に形成される。
また、リフレクタ−4は、リング枠状に形成され、その内周面が上方に向けて広がるテーパ状の反射面4aとされている。そして、このリフレクタ4−の反射面4aによって囲まれたキャビティ内には、LED素子3を埋めるように蛍光体を分散した樹脂10が封止される。
なお、基板2の下方には放熱のためのヒートシンク(図示略)が取り付けられる。
なお、基板2の下方には放熱のためのヒートシンク(図示略)が取り付けられる。
このように構成されるLED装置1を製造する場合、リフレクタ−4を一体に設けた基板2を製作しておき、この基板2の上面のパターン導体5のパッド7にはんだペースト11を介してLED素子3を搭載する。そして、後述のようにリフロー処理によってはんだペースト11を溶融状態とし、これを冷却固化することによりLED素子3を基板2のパッド7に固着する。
はんだペースト11としては、Sn:15〜25質量%を含有し、残りがAuおよび不可避不純物からなる組成を有するAu−Sn合金粉末とフラックスとを混合して得られたAu−Sn合金はんだペーストが好適である。
はんだペースト11としては、Sn:15〜25質量%を含有し、残りがAuおよび不可避不純物からなる組成を有するAu−Sn合金粉末とフラックスとを混合して得られたAu−Sn合金はんだペーストが好適である。
以下に、上記製造方法のうちのはんだ付け作業の詳細を説明する。
<素子仮止め工程>
図1(a)に示すように、基板2のパターン導体5のパッド7の上にピン転写法等によりはんだペースト11を塗布し、そのはんだペースト11の上に矢印で示すようにLED素子3を載置して、これを若干押し付けることにより、図1(a)に示すように、基板2の上にはんだペースト11を介してLED素子3を仮止めする。この状態では、はんだペースト11の粘着性によってLED素子3が保持される。
<素子仮止め工程>
図1(a)に示すように、基板2のパターン導体5のパッド7の上にピン転写法等によりはんだペースト11を塗布し、そのはんだペースト11の上に矢印で示すようにLED素子3を載置して、これを若干押し付けることにより、図1(a)に示すように、基板2の上にはんだペースト11を介してLED素子3を仮止めする。この状態では、はんだペースト11の粘着性によってLED素子3が保持される。
<リフロー処理工程>
図1(b)に示すように、LED素子3を仮止めした基板2を裏返した状態、つまりLED素子3を基板2の下方に向けた状態として熱処理炉(図示略)内に供給する。この場合、基板2はメッシュ状のトレー12に載置されるが、基板2の片面にはリフレクタ−4が一体に設けられており、このリフレクタ−4の高さがLED素子3より十分に大きいので、基板2を裏返した状態でトレー12に載置すると、リフレクタ−4がスペーサの役割を果たし、トレー12の上方でLED素子3を基板2から吊り下げた状態に支持する。
図1(b)に示すように、LED素子3を仮止めした基板2を裏返した状態、つまりLED素子3を基板2の下方に向けた状態として熱処理炉(図示略)内に供給する。この場合、基板2はメッシュ状のトレー12に載置されるが、基板2の片面にはリフレクタ−4が一体に設けられており、このリフレクタ−4の高さがLED素子3より十分に大きいので、基板2を裏返した状態でトレー12に載置すると、リフレクタ−4がスペーサの役割を果たし、トレー12の上方でLED素子3を基板2から吊り下げた状態に支持する。
そして、この裏返し状態で全体が加熱されることにより、はんだペースト11が溶融する。このはんだペースト11が溶融した状態では、図1(c)に示すように、そのはんだ溶融部13の表面張力によってLED素子3が保持される。
また、はんだペースト11の溶融によってガスが発生する場合があるが、そのガスによる気泡Aは、浮力によってはんだ溶融部13内を図1(c)の破線矢印で示すように上方に移動する。つまり、気泡AはLED素子3の表面ではなく、LED素子3から離れた基板2の下面に到達する。
また、はんだペースト11の溶融によってガスが発生する場合があるが、そのガスによる気泡Aは、浮力によってはんだ溶融部13内を図1(c)の破線矢印で示すように上方に移動する。つまり、気泡AはLED素子3の表面ではなく、LED素子3から離れた基板2の下面に到達する。
また、LED素子3には図1(c)の実線矢印で示すように下向きに重力が作用しているため、はんだ溶融部13には自身の表面張力とLED素子3の下向きの重力とが作用し、若干の引っ張り応力状態となっている。このため、発生したボイドAは、基板2やLED素子3等から加圧されずに、凝集することなく小さい状態のまま基板2の下面付近に分散する。また、はんだ溶融部13には表面張力が作用しているとともに、LED素子3との接合面には鉛直下向きの重力が均等に作用しており、しかも、LED素子3の付近には気泡Aが存在していないので、LED素子3は、はんだ溶融部13に水平姿勢で保持される。
そして、この裏返し状態ではんだが冷却固化されると、気泡Aは基板2の下面付近ではんだ接合層9に閉じ込められてボイドとなる。一方、裏返しのために下側に配置されていたLED素子3は、基板2と平行に固定されるとともに、はんだとの接合面にはボイドがなく、はんだが隙間なく接合した状態となる。つまり、はんだ接合層9の厚さの範囲内において、LED素子3との接合面よりも基板2との接合面の方に接近してボイドが存在することになる。
そして、この裏返し状態ではんだが冷却固化されると、気泡Aは基板2の下面付近ではんだ接合層9に閉じ込められてボイドとなる。一方、裏返しのために下側に配置されていたLED素子3は、基板2と平行に固定されるとともに、はんだとの接合面にはボイドがなく、はんだが隙間なく接合した状態となる。つまり、はんだ接合層9の厚さの範囲内において、LED素子3との接合面よりも基板2との接合面の方に接近してボイドが存在することになる。
<ワイヤボンディング工程、封止工程>
次いで、LED素子3をパターン導体6にボンディングワイヤ8によって接続し、リフレクタ−4の内側のキャビティを樹脂10により封止すると、図2に示すLED装置1として完成する。
このように製造されたLED装置1においては、前述したように裏返し状態でリフロー処理したことから、LED素子3が基板2と平行に固定され、極めて平坦性に優れるものとなっており、LED素子3からの光量の面方向のばらつきや色むらの発生が少ないLED装置1となる。
また、LED素子3の傾きが小さいことから、はんだ接合層9は、その厚さが左右均等に形成され、しかも、その周辺部に形成されるフィレット9aもなだらかな曲面となって安定しており、高い接合強度を発揮することができる。
次いで、LED素子3をパターン導体6にボンディングワイヤ8によって接続し、リフレクタ−4の内側のキャビティを樹脂10により封止すると、図2に示すLED装置1として完成する。
このように製造されたLED装置1においては、前述したように裏返し状態でリフロー処理したことから、LED素子3が基板2と平行に固定され、極めて平坦性に優れるものとなっており、LED素子3からの光量の面方向のばらつきや色むらの発生が少ないLED装置1となる。
また、LED素子3の傾きが小さいことから、はんだ接合層9は、その厚さが左右均等に形成され、しかも、その周辺部に形成されるフィレット9aもなだらかな曲面となって安定しており、高い接合強度を発揮することができる。
また、はんだ接合層9に残存するボイドは、基板2付近に小さく分散しているとともに、LED素子3の接合面には接触していないので、LED素子3からの熱は、このLED素子3に隙間なく接合したはんだ接合層9の接合面全面から速やかにはんだに伝わり、このはんだから基板2を経由して外部に放出される。この場合、基板2の接合面はLED素子3の平面積よりも大きく形成され、その広い接合面に小さいボイドが分散しているので、そのボイドの間を経由する熱伝達面積を広く確保することができる。また、LED素子3の接合強度も高くすることができる。
因みに、LED素子を基板の上方に配置してリフロー処理したとすると、前述したように、はんだ溶融部内で発生したガスがLED素子の下面に到達し、LED素子の加圧力によって凝集して大きくなり、この大きい気泡がLED素子に接触して固化されるため、LED素子の裏面に大きいボイドによる断熱部が接触状態に形成され、放熱性が損なわれる。
図3は、本実施形態のはんだ付け方法及び従来の通常のリフロー処理によるはんだ付け方法によって接合したときのはんだ接合層の部分を示す拡大断面写真である。(a)が本実施形態の方法による実施例品、(b)が従来の方法による比較例品を示している。この図3にも図1及び図2で用いた符号と同じ符号を付して説明する。
いずれも、基板2は、アルミナ製基板を用いて、導体部分にAuめっきを施した。
はんだペーストとしては、Sn:20質量%を含有し、残部がAuからなる成分組成を有し平均粒径:10μmを有するAu−Sn合金はんだ粉末を用意し、このAu−Sn合金はんだ粉末を市販のロジン系フラックスに、ロジン系フラックス:7質量%を含有し、残部がAu−Sn合金はんだ粉末の配合組成となるように配合し、混合して得られるAu−Sn合金はんだペーストを使用した。
いずれも、基板2は、アルミナ製基板を用いて、導体部分にAuめっきを施した。
はんだペーストとしては、Sn:20質量%を含有し、残部がAuからなる成分組成を有し平均粒径:10μmを有するAu−Sn合金はんだ粉末を用意し、このAu−Sn合金はんだ粉末を市販のロジン系フラックスに、ロジン系フラックス:7質量%を含有し、残部がAu−Sn合金はんだ粉末の配合組成となるように配合し、混合して得られるAu−Sn合金はんだペーストを使用した。
この図3に明らかなように、(a)に示す本実施例の場合は、LED素子3と基板2との間のボイドVが小さく分散しているが、(b)に示す比較例の場合は、大きいボイドVが複数発生しているとともに、LED素子3が傾いて固着されている。
また、はんだ接合層9の周縁部でLED素子3の外側にはみ出しているフィレット9aも、本実施例の場合は、左右ほぼ対称でなだらかな曲線となっているが、比較例の場合は、一方(図の左側)のみにフィレット9aが形成され、他方(右側)にはほとんど存在していない、極めて不均一な仕上がりとなっている。このため、はんだ接合層9の接合強度も本実施例は比較例のものより十分に大きなものとなり、LED素子3を強固に固定できることがわかる。
また、はんだ接合層9の周縁部でLED素子3の外側にはみ出しているフィレット9aも、本実施例の場合は、左右ほぼ対称でなだらかな曲線となっているが、比較例の場合は、一方(図の左側)のみにフィレット9aが形成され、他方(右側)にはほとんど存在していない、極めて不均一な仕上がりとなっている。このため、はんだ接合層9の接合強度も本実施例は比較例のものより十分に大きなものとなり、LED素子3を強固に固定できることがわかる。
なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態ではAu−Sn合金はんだペーストを用いたが、他のはんだペーストを用いる場合にも本発明を適用することができる。
また、LED素子の例で説明したが、LED素子以外の各種電子部品に用いられる素子に適用することができる。LED素子のようにリフレクタ−を有さない場合には、リフロー処理時に素子を浮かした状態とするために基板の下にスペーサを配置するとよい。
例えば、上記実施形態ではAu−Sn合金はんだペーストを用いたが、他のはんだペーストを用いる場合にも本発明を適用することができる。
また、LED素子の例で説明したが、LED素子以外の各種電子部品に用いられる素子に適用することができる。LED素子のようにリフレクタ−を有さない場合には、リフロー処理時に素子を浮かした状態とするために基板の下にスペーサを配置するとよい。
1 LED装置
2 基板
3 LED素子
4 リフレクタ−
4a 反射面
5,6 パターン導体
7 パッド
8 ボンディングワイヤ
9 はんだ接合層
10 樹脂
11 はんだペースト
12 トレー
13 はんだ溶融部
A 気泡
V ボイド
2 基板
3 LED素子
4 リフレクタ−
4a 反射面
5,6 パターン導体
7 パッド
8 ボンディングワイヤ
9 はんだ接合層
10 樹脂
11 はんだペースト
12 トレー
13 はんだ溶融部
A 気泡
V ボイド
Claims (2)
- 基板にはんだにより素子を仮付けしておき、前記素子を前記基板の下方に配置した状態として前記はんだを溶融した後、冷却して凝固・固化させることを特徴とする素子のはんだ付け方法。
- 前記基板へのはんだの接合面を前記素子への接合面よりも大きくすることを特徴とする請求項1記載の素子のはんだ付け方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009078736A JP2010232443A (ja) | 2009-03-27 | 2009-03-27 | 素子のはんだ付け方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009078736A JP2010232443A (ja) | 2009-03-27 | 2009-03-27 | 素子のはんだ付け方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010232443A true JP2010232443A (ja) | 2010-10-14 |
Family
ID=43047990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009078736A Withdrawn JP2010232443A (ja) | 2009-03-27 | 2009-03-27 | 素子のはんだ付け方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010232443A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150124651A (ko) * | 2014-04-29 | 2015-11-06 | 엘에스산전 주식회사 | 전력용 반도체 모듈의 조립 도구 |
-
2009
- 2009-03-27 JP JP2009078736A patent/JP2010232443A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150124651A (ko) * | 2014-04-29 | 2015-11-06 | 엘에스산전 주식회사 | 전력용 반도체 모듈의 조립 도구 |
KR101589371B1 (ko) | 2014-04-29 | 2016-01-27 | 엘에스산전 주식회사 | 전력용 반도체 모듈의 조립 도구 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4924920B2 (ja) | Au−Sn合金はんだペーストを用いて素子の接合面全面を基板に接合する方法 | |
JP5363789B2 (ja) | 光半導体装置 | |
JP4788119B2 (ja) | 電子機器および半導体装置および半導体モジュール | |
JP3757881B2 (ja) | はんだ | |
JP4096992B2 (ja) | 半導体モジュールの製造方法 | |
JP2007110001A (ja) | 半導体装置 | |
JP2006269751A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP5657145B2 (ja) | 半導体装置 | |
JP5542470B2 (ja) | はんだバンプ、半導体チップ、半導体チップの製造方法、導電接続構造体、および導電接続構造体の製造方法 | |
JP4877046B2 (ja) | 半導体装置およびその製造方法 | |
JP2015188004A (ja) | パッケージ、半導体装置及び半導体モジュール | |
JP2003197982A (ja) | 金スズ接合ペルチェ素子熱電変換モジュール | |
JP5062710B2 (ja) | Au−Sn合金はんだペーストを用いた基板と素子の接合方法 | |
JP2010232443A (ja) | 素子のはんだ付け方法 | |
JP2007061857A (ja) | Au−Sn合金はんだペーストを用いた基板と素子の接合方法 | |
JP2010232444A (ja) | 素子のはんだ付け方法 | |
JP4709563B2 (ja) | 半導体装置の製造方法 | |
JP2020518461A (ja) | はんだ材及びダイアタッチメント方法 | |
JP2008034514A (ja) | 半導体装置 | |
JP2008021716A (ja) | パワーモジュール用基板の製造方法およびパワーモジュール用基板並びにパワーモジュール | |
JP2006041363A (ja) | 樹脂封止型半導体装置 | |
JP2015088683A (ja) | 熱接合シート、及びプロセッサ | |
JP2014036165A (ja) | 半導体装置 | |
JPH05235098A (ja) | フリップチップ実装方法 | |
JP2007123465A (ja) | 電子部品収納用パッケージおよび電子装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20120605 |