JP2010219100A

JP2010219100A - 半導体装置

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Publication number: JP2010219100A
Application number: JP2009061003A
Authority: JP
Inventors: Toshihisa Nagata; 敏久永田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-03-13
Filing date: 2009-03-13
Publication date: 2010-09-30
Anticipated expiration: 2029-03-13
Also published as: JP5417912B2

Abstract

【課題】定電圧回路の再配線抵抗値が所望の範囲内であるかを、テスタによって容易にしかも精度良く検出できるようにした半導体装置を提供すること。
【解決手段】出力用の第１パッドＣｏｕｔ１と外部端子電圧測定用の第２パッドＣｏｕｔ２を有する半導体チップ１０と、外部端子Ｏｕｔを有するパッケージ２０とを備え、半導体チップ１０の第１パッドと第２パッドとパッケージの外部端子Ｏｕｔを再配線２１，２２により接続し、第１パッドＣｏｕｔ１および第２パッドＣｏｕｔ２を介して、外部端子Ｏｕｔの電圧を測定する。第１パッドおよび第２パッドとテスト用パッドＣｔｓｔは、スイッチ手段ＳＷ２、ＳＷ４を介して接続される。半導体装置の外部に設けたテスタ３によって外部端子Ｏｕｔの電圧測定が可能となる。これにより、第１パッドと第２パッド間の再配線抵抗値を容易に検出でき所望の範囲内であるかを精度良く検出できるようになった。
【選択図】図１

Description

本発明は、半導体チップと、再配線を有するパッケージを備えた半導体装置において、再配線抵抗値の検査に関し、容易に精度良く測定可能なテスト回路を内蔵した半導体装置に関する。

図５は、従来の定電圧回路を内蔵した半導体装置の測定回路図である。
同図において、１は半導体装置、２は半導体装置１内の定電圧回路に接続されている負荷、３は半導体装置１を検査するためのテスタである。さらに半導体装置１は半導体チップ１０と再配線を有するパッケージ２０で構成されている。

半導体チップ１０は、基準電圧Ｖref、誤差増幅回路１１、出力トランジスタＭ１、出力電圧検出抵抗Ｒ１とＲ２で構成された定電圧回路と、スイッチ手段ＳＷ１からＳＷ３を備えている。さらに、半導体チップ１０には定電圧回路の出力用パッドＣｏｕｔ１、テスト用パッドＣｔｓｔと、外部端子に接続されたパッドＣｏｕｔ２が設けてある。

出力用パッドＣｏｕｔ１はパッケージ２０上の配線２１を介して半導体装置１の外部端子Ｏｕｔに接続されており、テスト用パッドＣｔｓｔはパッケージ２０上の配線２３を介して半導体装置１の外部端子ＴＳＴに接続されている。

配線２１には、半導体チップ１０のパッドとパッケージ２０上の電極を接続するためのワイヤボンディングや、パッケージ２０に施されたスルーホールなども含まれている。パッドＣｏｕｔ２はパッケージの外部端子Ｏｕｔに配線２２を介して接続されている。

スイッチ手段ＳＷ１〜ＳＷ３の一端は全て共通接続されてテスト用パッドＣｔｓｔに接続されている。スイッチ手段ＳＷ１の他端には信号Ｓ１が接続され、スイッチ手段ＳＷ２の他端はパッドＣｏｕｔ2に接続されている。スイッチ手段ＳＷ３の他端には信号Ｓ３が接続されている。

スイッチ手段ＳＷ１からＳＷ３は図示しない制御回路によって、テスタの測定項目と同期して選択的にオン／オフ制御されている。信号Ｓ１〜Ｓ３は、半導体チップ１０の検査に必要な信号であり、半導体チップ１０内で生成される電圧、電流、抵抗値などの電気情報信号である。図５では３つしか示していないが、いくつあっても構わない。

定電圧回路の出力電圧を測定する場合は、スイッチ手段ＳＷ２オンにすると、テスト用パッドＣｔｓｔに外部端子が接続されるので、外部端子ＴＳＴを介してテスタ３は定電圧回路の外部出力端子電圧を測定することができる。

上記のように、半導体チップ内部に設けたスイッチ手段を介して、定電圧回路の出力電圧を測定する方法は、特許文献１（特開２００７−２３４８１６号公報）に開示されている。

しかしながら、半導体チップと、再配線を有するパッケージを備えた半導体装置において、再配線膜厚の製造ばらつきは、±2０％〜3０％と大きく定電圧回路から定格電流を出力した場合の出力電圧を測定する場合は、出力用パッドＣｏｕｔ１から外部端子Ｏｕｔまでの

配線２１による電圧降下ばらつきが大きくなる。出力用パッドＣｏｕｔ１から外部端子Ｏｕｔまでの配線抵抗を０.１Ωとし、定電圧回路の定格負荷電流を３００ｍＡとすると、配線２１の抵抗による電圧降下は３０ｍＶになるはずであるが、２１ｍＶ〜３９ｍＶと１８ｍＶばらつくことになる。さらに定格電流が大きくなると電圧降下も比例して大きくなる。

また、定電圧回路自体の出力電圧降下量（負荷安定度）の製造ばらつきも±１０％〜３０％あることからパッケージ外部出力端子電圧の降下を測定しても再配線膜厚のばらつきを正確には検出できない。

近年、半導体装置の動作電圧の低電圧化が進むと共に、負荷として接続される半導体装置の動作電圧範囲も狭くなり、±８０ｍＶという厳しいものも出てきた。このような動作範囲の場合は、上記の配線２１で生ずる電圧降下ばらつきも無視できなくなってきた。

このとき、再配線長を極力短くし電圧降下量を小さくすることは可能であるが
定電圧回路は、位相余裕を出力コンデンサＣｏｕｔとその直列等価抵抗ＥＳＲで確保しているため、再配線抵抗値のばらつきにより所定の抵抗値を下回った場合は、発振という致命的な不具合が発生することになるため再配線の抵抗値は小さければ良いわけでもない。なお、再配線技術については、必要ならば特許文献２（特許第３８５６３０４号公報）を参照されたい。

本発明は、上述した実情を考慮してなされたものであって、定電圧回路の再配線抵抗値が所望の範囲内であるかを、テスタによって容易にしかも精度良く検出できるようにした半導体装置を提供することを目的とする。

本発明は、上記の目的を達成するために、次のような構成を採用した。
ａ）本発明は、少なくとも第１パッドと第２パッドを有する半導体チップと、１つの外部端子を有するパッケージとを備えた半導体装置において、前記半導体チップの前記第１パッドと第２パッドと前記パッケージの１つの外部端子を再配線により接続し、前記第１パッドおよび第２パッドを介して、前記外部端子の電圧を測定するようにしたこと、また前記第１パッドは出力用パッドであり、前記第２パッドは外部端子電圧測定用端子であることを特徴としている。これにより、定電圧回路などの出力電圧と外部端子の正確な電圧を測定することが可能になった。

ｂ）また、前記半導体チップは、さらにテスト用パッドを有し、前記第１パッドあるいは第２パッドは、前記テスト用パッドと接続されていることを特徴としている。これにより、半導体装置の外部に設けたテスタによって外部端子の正確な測定が可能である。

ｃ）また、前記半導体チップはスイッチ手段を有し、前記第１パッドおよび第２パッドと前記テスト用パッドは、前記スイッチ手段を介して接続されることを特徴としている。これにより、半導体装置の外部に設けたテスタによって外部端子の電圧測定が可能である。

ｄ）また、前記スイッチ手段は、前記第１パッドまたは前記第２パッドのいずれかを選択的に前記半導体チップのテスト用パッドに接続することを特徴としている。これにより、スイッチ手段により前記第１パッドまたは前記第２パッドを選択して半導体装置の外部に設けたテスタによって外部端子の電圧測定が可能である。

ｅ）また、前記第２パッドと前記外部端子とを接続する配線に流れる電流による電圧降下は、前記第１パッドと前記外部端子とを接続する配線に流れる電流による電圧降下より小さいことを特徴としている。これにより、第２パッドと外部端子とを接続する配線に流れる電流による電圧降下の影響をできるだけ小さくできる。

ｆ）また、前記第１パッドと前記外部端子間の配線と、前記第２パッドと前記外部端子間の配線は一部共通する部分を備えたこと、さらに、前記共通する部分が、パッケージ上のスルーホールを含む配線であることを特徴としている。パッケージの大きさや外部端子のレイアウトによっては一部共通する部分が存在するが、スルーホールを含む配線とすることで、できるだけ少なくしている。

ｇ）また、前記半導体チップは電子回路を内蔵し、前記第１パッドは前記電子回路の出力に接続されていることを特徴としている。この場合、前記第２パッドと外部端子間には電流がほとんど流れない。

ｈ）また、前記半導体チップは電子回路を複数内蔵し、前記電子回路毎に、前記第１パッドと前記第２パッドと前記スイッチ手段と同様の構成を備えること、さらには、前記電子回路を定電圧回路にすることを特徴としている。このようにすることで、所望の電子回路（定電圧回路）の出力電圧と外部出力端子電圧が、半導体装置の外部に設けたテスタによって測定可能である。これにより定電圧回路から、外部負荷へ出力電流が出力された際、その定電圧回路の出力電圧と外部出力端子電圧が測定でき、さらにはその間の再配線抵抗値を容易に検出することができるようになる。

本発明によれば、第１パッド（出力電圧測定用パッド）と第２パッド（パッケージ外部出力端子電圧測定用パッド）とを、スイッチ手段を介して、テスタに接続するためのテスト用パッドに接続するようにしたので、第１パッド（出力電圧測定用パッド）と第２パッド（パッケージ外部出力端子電圧測定用パッド）間の再配線抵抗値を容易に検出できるようになり、該再配線抵抗値が所望の範囲内であるかを、テスタによって容易にしかも精度良く検出できるようになった。これにより再配線膜厚が大きくばらついても、規格外のものを確実にリジェクトできるようになった。

本発明の実施例を示す半導体装置の測定回路図である。半導体装置１の第１の構成を示す実施例である。半導体装置１の第２の構成を示す実施例である。半導体装置１の第３の構成を示す実施例である。従来の定電圧回路を内蔵した半導体装置の測定回路図である。

以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の実施例を示す半導体装置の測定回路図である。図５と異なる部分は、半導体チップ１０にスイッチ手段ＳＷ4が追加され、パッドＣｏｕｔ１とパッドＣｏｕｔ2を、スイッチ手段ＳＷ4を介してさらにスイッチ手段ＳＷ2に接続したことである。

定電圧回路から外部負荷2へ大電流を供給した場合は、パッドＣｏｕｔ１から外部端子Ｏｕｔ間の第１の配線２１に大きな電圧降下が生ずるが、パッドＣｏｕｔ2と外部端子Ｏｕｔ間の第２の配線２２には電流が流れないため、電圧降下発生しない。

そのため、パッドＣｏｕｔ2の電圧は外部端子Ｏｕｔ同じ電圧となり、この電圧がスイッチ手段ＳＷ４、スイッチ手段ＳＷ２、パッドＣｔｓｔ、および外部端子ＴＳＴを介してテスタに入力することによって正確な外部端子Ｏｕｔの出力電圧を測定することができる。

このとき、さらに、パッドＣｏｕｔ１の電圧をスイッチ手段ＳＷ４、スイッチ手段ＳＷ２、パッドＣｔｓｔ、および外部端子ＴＳＴを介してテスタ３に入力するようにすれば、パッドＣｏｕｔ１の電圧を測定できるようになる。以上の測定結果を用いて再配線抵抗値を容易にかつ正確に検出できる。

図２は、半導体装置１の第１の構成を示す実施例である。図１と同じ機能部品には同じ番号および記号を付与している。

図２において、半導体装置１は、半導体チップ１０およびパッケージ２０を有する。パッケージ２０は、その上面に半導体チップ１０を積載しており、その裏面には外部端子であるバンプＯｕｔが形成されている。半導体チップ１０は、その上面に出力用パッドＣｏｕｔ１および外部端子電圧測定用パッドＣｏｕｔ２が形成されている。

さらに、半導体装置１０は、第１の配線および第２の配線２２を有する。
第１の配線２１は、第１のワイヤボンディング３１と、パッケージ２０の上面に形成された再配線と、第１のスルーホール３３とを有し、半導体チップ１０の上面に形成された出力用パッドＣｏｕｔ１と、パッケージ２０の裏面に形成された外部端子Ｏｕｔとを結合する。

第２の配線２２は、第２のワイヤボンディング３２と、第２のスルーホール３４と、パッケージ２０の裏面に形成された再配線とを有し、半導体チップ１０の上面に形成された外部端子電圧測定用パッドＣｏｕｔ２と、パッケージ２０の裏面に形成された外部端子Ｏｕｔとを結合する。

上記から明らかなように、第１の配線２１および第２の配線２２は、夫々独立しており、外部端子Ｏｕｔに接続されている以外は共通部分を有さない。従って、第１の配線２１の電圧降下の影響は第２の配線２２には及ばない。定格電流出力時の定電圧回路の定格電圧を正確に測定するためには、このような構造が最も望ましい。

図３は、半導体装置１の第２の構成を示す実施例である。図２と同じ機能部品には同じ番号および記号を付与している。

図３において、半導体装置００は、半導体チップ１０およびパッケージ２０を有する。パッケージ２０は、その上面に半導体チップ１０を積載しており、その裏面には外部端子であるバンプＯｕｔが形成されている。半導体チップ１０は、その上面に出力用パッドＣｏｕｔ１および外部端子電圧測定用パッドＣｏｕｔ２を形成されている。

さらに、半導体装置１０は、第１の配線および第２の配線２２を有する。第１の配線２１は、第１のワイヤボンディング３１と、パッケージ２０の上面に形成された再配線と、共通スルーホール４１とを有し、半導体チップ１０の上面に形成された出力用パッドＣｏｕｔ１と、パッケージ２０の裏面に形成された外部端子Ｏｕｔとを結合する。

第２の配線２２は、第２のワイヤボンディング３２と、パッケージ２０の上面に形成された再配線と、共通スルーホール４１とを有し、半導体チップ１０の上面に形成された外部端子電圧測定用パッドＣｏｕｔ２と、パッケージ２０の裏面に形成された外部端子Ｏｕｔとを結合する。

図３の半導体装置が図２と異なる部分は、第１の配線２１および第２の配線２２が同一の共通スルーホール４１を共用していることである。スペース等の問題により配線の一部を共通とせざるを得ない場合、その共通部分を共通スルーホールとすることで、可能な限り共通部分を小さくすることができる。この場合、第２の配線２２でも電圧降下は発生するが、定電圧回路に接続される負荷の動作電圧範囲が比較的大きい場合には無視することができる程度であり、再配線抵抗の検出が可能である。

図４は、半導体装置１の第３の構成で、ＣＳＰ(chip size package)に応用した場合の実施例である。図２と同じ機能部品には同じ番号および記号を付与している。

本例では、半導体チップ１０の上面に設けたパッドＣｏｕｔ１とＣｏｕｔ2は、パッケージ２０の下面の配線と接続され、それぞれスルーホール１とスルーホール２を介してパッケージ上面に導かれ、上面に設けた外部端子Ｏｕｔに接続されている。

さらに詳しく述べると、図４において、半導体装置１は、半導体チップ１０およびパッケージ２０を有し、ＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）で構成されている。半導体チップ１０は、その上面に出力用パッドＣｏｕｔ１および外部端子電圧測定用パッドＣｏｕｔ２が形成されている。

パッケージ２０は、半導体チップ１０の上面に出力用パッドＣｏｕｔ１および外部端子電圧測定用パッドＣｏｕｔ２を覆うように積載され、その上面には外部端子であるバンプＯｕｔが形成されている。

さらに、パッケージ２０は、第１の配線２１および第２の配線２２を有する。
第１の配線２１は、パッケージ２０の上面に形成された再配線と、第３のスルーホール５１と、パッケージ２０の裏面に形成された再配線とを有し、パッケージ２０の上面に形成された外部端子Ｏｕｔと、半導体チップ１０の上面に形成された出力用パッドＣｏｕｔ１とを結合する。

第２の配線２２は、第４のスルーホール５２と、パッケージ１２０の裏面に形成された再配線とを有し、パッケージ１２０の上面に形成された外部端子Ｏｕｔと、半導体チップ１１０の上面に形成された外部端子電圧測定用パッドＣｏｕｔ２とを結合する。

このように、本発明の半導体装置は、ＣＳＰで構成されることも可能である。構造をＣＳＰとしたことにより、図２および３に示した構造とは異なり、ワイヤボンディングが不要となる。従って、ワイヤボンディングを使用した場合に比べ、パッドと外部端子を結合する第１の配線２１および第２の配線２２の抵抗は小さくなるので、第１の配線２１および第２の２２で発生する電圧降下も小さくなる。ただし、図４に示した構造では、図２と同じく、第１の配線２１および第２の配線２２が、外部端子Ｏｕｔに接続されている以外は共通部分を有さないので、第２の配線２２では電圧降下が発生しない。

上記のように本発明によれば、定電圧回路の出力測定用パッドとパッケージに設けた外部出力端子測定用パッド電圧が測定でき、さらには再配線抵抗値を容易に検出することができる。

なお、本発明は、上述した実施例に限定されるものではない。例えば、本発明の半導体装置は、図２、３および４に示したような構造に限らず、特許請求の範囲の適用範囲内で多種多様な構造をとることが可能である。

また、上記実施例では、半導体チップ１に一つの定電圧回路が内蔵され、その出力が出力用パッドＣｏｕｔ１に接続された例を示したが、図１と同様な定電圧回路を２つ以上内蔵し、その出力をそれぞれに対応して設けられた出力用パッドに接続するようにしてもよい。

また、上記実施例では、出力電圧を測定する電子回路として定電圧回路を例として説明したが、本発明は定電圧回路に限るものではなく、その出力電圧を正確に測定する必要がある如何なる回路にも適用することができる。

１：半導体装置
２：負荷
３：テスタ
１０：半導体チップ
１１：誤差増幅回路
２０：パッケージ
２１〜２３：配線
３０：定電圧回路
３１，３２：ワイヤボンディング
３３，３４，４１，５１，５２：スルーホール
Vref：基準電圧
Ｍ１：出力トランジスタ
Ｒ１，Ｒ２：抵抗
ＳＷ１〜ＳＷ４：スイッチ手段
Ｏｕｔ：
ＴＳＴ：外部端子
Ｃｔｓｔ，Ｃｏｕｔ１，Ｃｏｕｔ２：パッド

特開２００７−２３４８１６号公報特許第３８５６３０４号公報

Claims

少なくとも第１パッドと第２パッドを有する半導体チップと、１つの外部端子を有するパッケージとを備えた半導体装置において、
前記半導体チップの前記第１パッドと第２パッドと前記パッケージの１つの外部端子を再配線により接続し、前記第１パッドおよび第２パッドを介して、前記外部端子の電圧を測定することを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記第１パッドは出力用パッドであり、前記第２パッドは外部端子電圧測定用端子であることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記半導体チップは、さらにテスト用パッドを有し、
前記第１パッドは、前記テスト用パッドと接続されていることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記半導体チップは、さらにテスト用パッドを有し、
前記第２パッドは、前記テスト用パッドと接続されていることを特徴とする半導体装置。
請求項３または４記載の半導体装置において、
前記半導体チップはスイッチ手段を有し、
前記第１パッドおよび第２パッドと前記テスト用パッドは、前記スイッチ手段を介して接続されることを特徴とする半導体装置。
請求項５記載の半導体装置において、前記スイッチ手段は、前記第１パッドまたは前記第２パッドのいずれかを選択的に前記半導体チップのテスト用パッドに接続することを特徴とする半導体装置。
請求項１から６のいずれかに記載の半導体装置において、
前記第２パッドと前記外部端子とを接続する配線に流れる電流による電圧降下は、前記第１パッドと前記外部端子とを接続する配線に流れる電流による電圧降下より小さいことを特徴とする半導体装置。
請求項１から７のいずれかに記載の半導体装置において、
前記第１パッドと前記外部端子間の配線と、前記第２パッドと前記外部端子間の配線は一部共通する部分を備えたことを特徴とする半導体装置。
請求項８記載の半導体装置において、
前記共通する部分は、前記パッケージ上のスルーホールを含む配線であることを特徴とする半導体装置。
請求項１から９のいずれかに記載の半導体装置において、
前記半導体チップは電子回路を内蔵し、前記第１パッドは前記電子回路の出力に接続されていることを特徴とする半導体装置。
請求項１０記載の半導体装置において、
前記半導体チップは電子回路を複数内蔵し、
前記電子回路毎に、前記第１パッドと前記第２パッドと前記スイッチ手段と同様の構成を備えることを特徴とする半導体装置。
請求項１０または１１記載の半導体装置において、
前記電子回路は、定電圧回路であることを特徴とする半導体装置。